KR20160003421A - 발광 소자 - Google Patents
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Abstract
실시 예는 기판, 상기 기판 상에 배치되는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 발광 구조물, 상기 제1 도전형 반도체층 상에 배치되는 제1 전극, 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하며, 상기 제1 전극은 상기 제1 도전형 반도체층 상에 배치되고, 투명 전도성 산화물로 이루어지는 오믹 접촉층; 상기 오믹 접촉층 상에 배치되는 반사층; 및 상기 반사층 상에 배치되는 확산 방지층을 포함하며, 상기 오믹 접촉층의 두께는 10nm이하이다.
Description
실시 예는 발광 소자에 관한 것이다.
GaN 등의 Ⅲ-Ⅴ족 질화물 반도체는, 우수한 물리적, 화학적 특성으로 인해 발광 다이오드(LED), 레이저 다이오드(LD), 태양 전지 등의 반도체 광소자의 핵심 소재로 각광을 받고 있다.
Ⅲ-Ⅴ족 질화물 반도체 광소자는 청색 및 녹색광 대역을 포함하며, 큰 휘도와 높은 신뢰성을 가질 수 있어, 발광 소자의 구성 물질로 각광을 받고 있다.
일반적으로 발광 소자는 발광 구조물, 및 발광 구조물에 전원으로 공급하는 p형 전극 및 n형 전극을 포함할 수 있다.
발광 구조물은 n형 질화물 반도체층, 활성층, 및 p형 질화물 반도체층을 포함할 수 있으며, p형 전극은 p형 질화물 반도체층과 전기적으로 연결될 수 있고, n형 전극은 n형 질화물 반도체층과 전기적으로 연결될 수 있다.
실시 예는 오믹 특성을 향상시키고, 광량을 향상시킬 수 있는 발광 소자를 제공한다.
실시 예에 따른 발광 소자는 기판; 상기 기판 상에 배치되는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하며, 상기 제1 전극은 상기 제1 도전형 반도체층 상에 배치되고, 투명 전도성 산화물로 이루어지는 오믹 접촉층; 상기 오믹 접촉층 상에 배치되는 반사층; 및 상기 반사층 상에 배치되는 확산 방지층을 포함하며, 상기 오믹 접촉층의 두께는 10nm이하이다.
상기 제1 도전형 반도체층은 n형 도펀트를 포함하고, 상기 n형 도펀트의 농도는 5.0E+18cm-3 ~ 6.0E+18cm-3일 수 있다.
상기 오믹 접촉층은 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony tin Oxide), 또는 GZO(Gallium Zinc Oxide) 중 적어도 하나를 포함할 수 있다.
상기 오믹 접촉층은 터널링 효과에 의하여 전자를 통과시킬 수 있다.
상기 발광 소자는 상기 제2 도전형 반도체층 상에 배치되는 전도층을 더 포함하며, 상기 제2 전극은 상기 전도층 상에 배치되고 상기 전도층은 투명 전도성 산화물로 이루어질 수 있다.
상기 제2 전극은 상기 확산 방지층 상에 배치되는 본딩층을 더 포함할 수 있다.
상기 반사층은 Ag, Al, 또는 Rh를 포함하거나, Ag, Al, 또는 Rh를 포함하는 함금으로 이루어질 수 있다.
상기 확산 방지층은 Ni, Cr, Ti, Pd, Pt, W, Co, 또는 Cu 중 적어도 하나를 포함할 수 있다.
상기 제2 전극은 상기 제1 전극과 동일한 구성을 가질 수 있다.
실시 예는 오믹 특성을 향상시키고, 광량을 향상시킬 수 있다.
도 1은 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 AB 방향 단면도를 나타낸다.
도 3은 실시 예에 대한 동작 전압, 발광 파장, 및 광량에 대한 실험 결과를 나타낸다.
도 4a는 도 3의 실시 예의 동작 전압에 대한 산포를 나타낸다.
도 4b는 도 3의 실시 예에 대한 산포를 나타낸다.
도 4c는 도 3의 실시 예의 광량에 대한 산포를 나타낸다.
도 5는 어닐링 처리를 하지 않은 오믹 접촉층의 두께에 따른 오믹 특성을 나타낸다.
도 6은 어닐링 처리를 수행한 오믹 접촉층의 두께에 따른 오믹 특성을 나타낸다.
도 7은 어닐링 온도에 따른 오믹 접촉층의 오믹 특성에 대한 실험 결과를 나타낸다.
도 8은 실시 예에 따른 발광 소자 패키지를 나타낸다.
도 9는 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.
도 10은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 AB 방향 단면도를 나타낸다.
도 3은 실시 예에 대한 동작 전압, 발광 파장, 및 광량에 대한 실험 결과를 나타낸다.
도 4a는 도 3의 실시 예의 동작 전압에 대한 산포를 나타낸다.
도 4b는 도 3의 실시 예에 대한 산포를 나타낸다.
도 4c는 도 3의 실시 예의 광량에 대한 산포를 나타낸다.
도 5는 어닐링 처리를 하지 않은 오믹 접촉층의 두께에 따른 오믹 특성을 나타낸다.
도 6은 어닐링 처리를 수행한 오믹 접촉층의 두께에 따른 오믹 특성을 나타낸다.
도 7은 어닐링 온도에 따른 오믹 접촉층의 오믹 특성에 대한 실험 결과를 나타낸다.
도 8은 실시 예에 따른 발광 소자 패키지를 나타낸다.
도 9는 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.
도 10은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
도 1은 실시 예에 따른 발광 소자(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자(100)의 AB 방향 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(100)는 기판(110), 버퍼층(115), 발광 구조물(120), 전도층(130), 제1 전극(142), 및 제2 전극(144)을 포함한다.
기판(110)은 반도체를 성장시키기에 적합한 기판으로서, 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다.
예를 들어 기판(110)은 사파이어 기판, 실리콘(Si) 기판, 산화아연(ZnO) 기판, 질화물 반도체 기판 중 어느 하나일 수 있다. 또는 기판(110)은 GaN, InGaN, AlGaN, AlInGaN 중에서 적어도 어느 하나가 적층된 템플레이트(Template) 기판일 수 있다.
기판(110)의 상면에는 광 추출을 위하여 요철(미도시)이 형성될 수 있다. 예컨대, 기판(110)은 PSS(Patterned Sapphire Substrate)일 수 있다.
발광 구조물(120)은 기판(110) 상에 배치되며, 빛을 발생한다.
기판(110)과 발광 구조물(120) 간의 격자 상수의 차이를 줄이기 위하여 버퍼층(115)은 기판(110)과 발광 구조물(120) 사이에 배치될 수 있다. 버퍼층(115)은 2족 내지 6족 원소의 화합물 반도체로 이루어질 수 있으며, 초격자(superlattice) 구조를 포함할 수 있다.
발광 구조물(120)은 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)을 포함할 수 있다.
예컨대, 발광 구조물(120)은 기판(110) 상에 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)이 순차적으로 적층된 구조일 수 있다.
제1 도전형 반도체층(122)은 기판(110) 상에 배치될 수 있으며, 3족-5족, 2족-6족 등의 화합물 반도체일 수 있고, 제1 도전형 도펀트가 도핑될 수 있다.
제1 도전형 반도체층(122)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제1 도전형 반도체층(122)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, n형 도펀트(예: Si, Ge, Se, Te 등)가 도핑될 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치될 수 있고, 제1 도전형 반도체층(122) 및 제2 도전형 반도체층(126)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.
활성층(124)은 반도체 화합물, 예컨대, 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조일 수 있다.
활성층(124)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가질 수 있다. 활성층(124)이 양자우물구조인 경우, 활성층(122)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층(미도시) 및 InaAlbGa1 -a- bN(0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층(미도시)을 포함할 수 있다.
우물층 및 장벽층은 적어도 1회 이상 교대로 적층될 수 있으며, 우물층의 에너지 밴드 갭은 장벽층의 에너지 밴드 갭보다 작을 수 있다.
제2 도전형 반도체층(126)은 활성층(124) 상에 배치될 수 있고, 3족-5족, 2족-6족 등의 반도체 화합물일 수 있고, 제2 도전형 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, p형 도펀트(예: Mg, Zn, Ca,Sr, Ba)가 도핑될 수 있다.
활성층(124)과 제1 도전형 반도체층(122) 사이, 또는 활성층(124)과 제2 도전형 반도체층(126) 사이에는 도전형 클래드층(clad layer)이 배치될 수도 있으며, 도전형 클래드층은 질화물 반도체(예컨대, AlGaN, GaN, 또는 InAlGaN)일 수 있다.
다른 실시 예에서 발광 구조물(120)은 제2 도전형 반도체층(126)과 전도층들(140) 사이에 제3 반도체층(미도시)을 더 포함할 수 있으며, 제3 반도체층은 제2 도전형 반도체층(126)과 반대의 극성을 가질 수 있다.
또한 다른 실시 예에서 제1 도전형 반도체층(122)은 p형 반도체층으로, 제2 도전형 반도체층(126)은 n형 반도체층으로 구현될 수 있고, 이에 따라 발광 구조물(120)은 N-P 접합, P-N 접합, N-P-N 접합, 또는 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
발광 구조물(120)은 메사 식각(mesa etching)에 의해 형성되는 제1 도전형 반도체층(122)의 일부를 노출하는 홈(201)을 구비할 수 있다.
전도층(130)은 발광 구조물(120), 예컨대, 제2 도전형 반도체층(126) 상에 배치된다.
전도층(130)은 전반사를 감소시킬 뿐만 아니라, 투광성이 좋기 때문에 활성층(124)으로부터 제2 도전형 반도체층(126)으로 방출되는 빛의 추출 효율을 증가시킬 수 있다.
전도층(130)은 투명 전도성 산화물, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx,RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 이루어질 수 있다.
제1 전극(142)은 제1 도전형 반도체층(122) 상에 배치된다. 예컨대, 제1 전극(142)은 홈(201)에 의하여 노출되는 제1 도전형 반도체층(122)의 일부 영역 상에 배치될 수 있다.
제1 전극(142)은 와이어가 본딩되는 제1 패드부(162), 및 제1 패드부(162)로부터 연장되는 적어도 하나의 제1 가지 전극(163, 164)을 포함할 수 있다.
제1 전극(142)은 오믹 접촉층(151), 반사층(152), 확산 방지층(153), 및 본딩층(154)을 포함할 수 있다.
예컨대, 오믹 접촉층(151), 반사층(152), 확산 방지층(153), 및 본딩층(154)은 제1 도전형 반도체층(122)에서 제2 도전형 반도체층(126) 방향으로 순차적으로 적층될 수 있다. 오믹 접촉층(151)과 제1 도전형 반도체층(122) 사이의 접촉 경계면은 편평할 수 있다. 예컨대, 오믹 접촉층(151)과 제1 도전형 반도체층(122) 간의 경계면은 제1 도전형 반도체층(122)의 상부면과 평행할 수 있다.
오믹 접촉층(151)은 홈(201)에 의하여 노출되는 제1 도전형 반도체층(122)의 일부 영역 상에 배치될 수 있으며, 제1 도전형 반도체층(122)의 오믹 특성을 향상시키는 역할을 할 수 있다.
오믹 접촉층(151)은 투명 전도성 산화물, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony tin Oxide), 또는 GZO(Gallium Zinc Oxide) 중 적어도 하나를 포함할 수 있고, 단층 또는 다층으로 형성될 수 있다.
오믹 접촉층(151)의 두께(t)는 10nm이하일 수 있다. 예컨대, 오믹 접촉층(151)의 두께(t)는 5nm일 수 있다.
오믹 접촉층(151)의 두께(t)를 10nm 이하로 하는 이유는 터널링 효과에 의하여 오믹 접촉층(151)은 제1 전극(142)으로부터 제1 도전형 반도체층(122)으로 캐리어(carrier), 예컨대, 전자를 통과 또는 이동시킴으로써, 오믹 특성을 향상시키고, 동작 전압을 낮추기 위함이다.
또한 오믹 접촉층(151)의 두께(t)가 10nm를 초과할 경우에는 오믹 특성이 나타나지 않을 수 있다.
제1 도전형 반도체층(122) 상에 투명 전도성 산화물을 증착시킨 후, 200℃ ~ 300℃의 온도로 어닐링 공정을 수행함으로써, 오믹 접촉층(151)을 형성할 수 있다. 바람직하게는 250℃의 어닐링(Anealing) 공정을 수행할 수 있다.
투명 전도성 산화물을 제1 도전형 반도체층(122)에 증착하면, 로컬라이즈드 스테이트(Localized State)에 의하여 일렉트론 트랩(electron trap)이 발생하며, 이로 인하여 전기 전도도가 떨어진다. 실시 예는 오믹 접촉층(151)을 형성한 후에 250℃의 어닐링 공정을 수행함으로써, 로컬라이즈드 스테이트 밴드(Localized State Band)를 제거할 수 있고, 이로 인하여 전기 전도도를 향상시킬 수 있다.
또한 실시 예는 오믹 접촉층(151)에 어닐링 공정을 수행함으로써, 오믹 접촉층(151)과 반사층(152) 간의 접착력을 향상시킬 수 있다.
또한 제1 도전형 반도체층(122)에 포함되는 제1 도전형(예컨대, n형) 도펀트(예컨대, Si)의 농도는 1.0E+19cm-3 이하일 수 있다. 바람직하게, 제1 도전형 반도체층(122)에 포함되는 제1 도전형 도펀트(예컨대, Si)의 농도는 5.0E+18cm-3 ~ 6.0E+18cm-3일 수 있다.
일반적으로 반도체층의 열 이온 방출 전류(thermionic emission current)는 반도체층에 도핑되는 도펀트의 농도에 비례하여 증가할 수 있고, 오믹 특성은 향상될 수 있다.
제1 도전형 반도체층(122)에 포함되는 제1 도전형 도펀트의 농도가 1.0E+19cm-3 일 때, 발광 소자는 제1 동작 전압을 가질 수 있다. 이하 제1 도전형 반도체층(122)에 포함되는 제1 도전형 도펀트의 제1 농도를 1.0E+19cm-3라 한다.
오믹 접촉층(151)의 터널링에 의하여 오믹 특성 및 동작 전압을 향상시킬 수 있기 때문에, 실시 예는 제1 도전형 반도체층(122)의 제1 도전형 도펀트의 농도를 낮추더라도, 제1 동작 전압과 유사한 동작 전압을 얻을 수 있다.
도 3은 실시 예에 대한 동작 전압, 발광 파장, 및 광량에 대한 실험 결과를 나타내고, 도 4a는 도 3의 실시 예의 동작 전압에 대한 산포를 나타내고, 도 4b는 도 3의 실시 예의 발광 파장에 대한 산포를 나타내고, 도 4c는 도 3의 실시 예의 광량에 대한 산포를 나타낸다.
Case 1은 오믹 접촉층(151)을 구비하지 않고, 제1 농도의 도펀트를 포함하는 제1 도전형 반도체층을 구비하는 일반적인 발광 소자에 대한 실험 결과를 나타낸다.
Case 2는 오믹 접촉층(151) 및 제1 도전형 반도체층(122)을 구비하는 실시 예에 대한 실험 결과를 나타낸다. 도 3에서 Case 1은 일반적인 발광 소자를 구비하는 웨이퍼의 반쪽 부분만을 도시한 것이고, Case 2는 실시 예에 따른 발광 소자를 구비하는 웨이퍼의 반쪽 부분만을 도시한 것이다.
도 3 및 도 4를 참조하면, Case 1 및 Case 2의 동작 전압이 3.03[V]로 동일하며, 이로 인하여 Case 2의 제1 도전형 반도체층(122)의 제1 도전형 도펀트의 농도가 Case 1의 제1 도전형 도펀트의 제1 농도보다 작더라도 동작 전압은 거의 영향을 받지 않는 것을 알 수 있다.
또한 Case 1의 발광 파장은 449.1[nm]이고 Case 2의 발광 파장은 448.79[nm]이며, 그 차이는 0.31[nm]인 것을 알 수 있다. 이로 인하여 제1 도전형 반도체층(122)의 도펀트의 농도가 제1 농도보다 작더라도 발광 파장은 변동은 거의 없는 것을 알 수 있다.
또한 Case 1의 광량은 136.27[mW]이고, Case 2의 광량은 138.24[mW]이며, 그 차이는 1.97[mW]인 것을 알 수 있으며, 적분구 평가시 광량이 3% 향상됨을 확인할 수 있다.
반사층(152)은 오믹 접촉층(151) 상에 배치될 수 있으며, 발광 구조물(120)로부터 발생하는 빛을 반사함으로써 발광 구조물(120)로부터 발생하는 빛이 확산 방지층(153), 및 본딩층(154)에 흡수되는 것을 방지할 수 있고, 이로 인하여 발광 효율을 향상시킬 수 있다.
반사층(152)은 반사 금속, 예컨대, Ag, Al, 또는 Rh를 포함하거나, 또는 Ag, Al, 또는 Rh를 포함하는 함금으로 이루어질 수 있다.
예컨대, 반사층(152)은 Cu, Re, Bi, Al, Zn, W, Sn, In, 또는 Ni 중 선택된 적어도 하나와 은(Ag)과의 합금일 수 있다.
확산 방지층(153)은 반사층(152) 상에 배치될 수 있고, 반사층(152)을 이루는 금속 물질이 이웃하는 층들로 확산하는 것을 방지하는 역할을 할 수 있다.
확산 방지층(153)은 예컨대, Ni, Cr, Ti, Pd, Pt, W, Co, 또는 Cu 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 이루어질 수 있다.
본딩층(154)은 확산 방지층(153) 상에 배치될 수 있고, 와이어 본딩을 위한 층일 수 있다. 예컨대, 본딩층(154)은 금(Au), 은(Ag), 또는 Au 함금일 수 있으나, 이에 한정되는 것은 아니다.
제2 전극(144)은 전도층(130) 상에 배치된다.
제2 전극(144)은 와이어가 본딩되는 제2 패드부(172), 및 제2 패드부(172)로부터 연장되는 적어도 하나의 제2 가지 전극(173, 174, 175)을 포함할 수 있다.
제2 전극(144)은 오믹 접촉층, 반사층, 확산 방지층, 및 본딩층을 포함할 수 있다. 예컨대, 제2 전극(144)은 제1 전극(142)과 동일한 구성을 가질 수 있다.
제2 전극(144)은 투명 전도성 산화물인 전도층(130)과 접촉하기 때문에, 다른 실시 예에서 제2 전극(144)은 오믹 접촉층을 제외한 반사층, 확산 방지층, 및 본딩층만을 포함할 수 있다.
도 5는 어닐링 처리를 하지 않은 오믹 접촉층의 두께에 따른 오믹 특성을 나타낸다. x축은 오믹 접촉층에 인가되는 전압을 나타내고, y축은 오믹 접촉층에 흐르는 전류를 나타낸다.
도 5에서 제1 도전형 반도체층(122)의 도펀트(예컨대, Si)의 농도는 1.0E+19cm-3 이고, 반사층(152)의 두께는 200nm이고, 확산 방지층(153)의 두께는 100nm일 수 있다.
F1 내지 F3의 반사층(152)의 Ag일 수 있고, F4의 반사층(152)은 Al일 수 있고, F1 내지 F4의 확산 방지층(153)은 Ni일 수 있고, F1 내지 F3의 오믹 접촉층(151)은 ITO일 수 있고, F4의 오믹 접촉층은 Cr일 수 있다.
F1의 오믹 접촉층(151)의 두께는 5nm이고, F2의 오믹 접촉층(151)의 두께는 60nm이고, F3는 오믹 접촉층(151)의 두께가 10nm일 수 있다.
도 5를 참조하면, F1 내지 F3은 오믹 접촉층(151)의 두께에 상관없이 오믹 특성을 갖지 않는 것을 알 수 있다.
도 6은 어닐링 처리를 수행한 오믹 접촉층(151)의 두께에 따른 오믹 특성을 나타낸다. 어닐링 처리 온도는 250℃일 수 있다.
도 6을 참조하면, 오믹 접촉층(151)이 Cr인 경우에는 열 처리 상관없이 오믹 특성을 갖는 것을 알 수 있다.
F1의 오믹 접촉층(151)의 두께는 5nm이고, F2의 오믹 접촉층(151)의 두께는 60nm이고, F3의 오믹 접촉층(151)의 두께는 10nm일 수 있다.
오믹 접촉층(151)의 두께가 10nm이하인 F1 및 F3의 경우에는 오믹 특성이 나타나지만, 오믹 접촉층(151)의 두께가 60nm인 F2의 경우에는 오믹 특성이 나타나지 않음을 알 수 있다. 따라서 터널링 효과에 의한 오믹 특성을 갖도록 하기 위해서는 오믹 접촉층(151)의 두께는 10nm이하이어야 함을 알 수 있다.
도 7은 어닐링 온도에 따른 오믹 접촉층의 오믹 특성에 대한 실험 결과를 나타낸다. 도 7에서 제1 도전형 반도체층(122)의 도펀트(예컨대, Si)의 농도는 1.0E+19cm-3 이고, 오믹 접촉층(151)인 ITO의 두께는 5nm일 수 있고, 반사층(152)인 Ag의 두께는 200nm일 수 있고, 확산 방지층(153)인 Ni의 두께는 100nm일 수 있다.
g1은 어닐링 처리를 하지 않은 경우이고, g2는 350℃의 어닐링 처리를 한 경우이고, g3는 250℃의 어닐링 처리를 한 경우일 수 있다.
도 7을 참조하면, g1 및 g2의 오믹 접촉층은 오믹 특성이 아닌 쇼트키 특성을 나타내며, g3의 오믹 접촉층은 오믹 특성을 나타내는 것을 알 수 있다.
실시 예는 오믹 접촉층(151)을 형성한 후에 250℃의 어닐링 공정을 수행함으로써, 로컬라이즈드 스테이트 밴드(Localized State Band)를 제거할 수 있고, 이로 인하여 전기 전도도를 향상시키고, 오믹 접촉층(151)과 반사층(152) 간의 접착력을 향상시킬 수 있다.
도 8은 실시 예에 따른 발광 소자 패키지를 나타낸다.
도 8을 참조하면, 발광 소자 패키지는 패키지 몸체(510), 제1 도전층(512), 제2 도전층(514), 발광 소자(520), 반사판(530), 와이어(530), 및 수지층(540)을 포함한다.
패키지 몸체(510)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
패키지 몸체(510)는 상면의 일측 영역에 측면 및 바닥으로 이루어지는 캐비티(cavity)를 가질 수 있다. 이때 캐비티의 측벽은 경사지게 형성될 수 있다.
제1 도전층(512) 및 제2 도전층(514)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(510)의 표면에 배치된다. 발광 소자(520)는 제1 도전층(512) 및 제2 도전층(514)과 전기적으로 연결된다. 이때 발광 소자(520)는 상술한 실시 예(100)일 수 있다.
반사판(530)은 발광 소자(520)에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(510)의 캐비티 측벽에 배치될 수 있다. 반사판(530)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
수지층(540)은 패키지 몸체(510)의 캐비티 내에 위치하는 발광 소자(520)를 포위하여 발광 소자(520)를 외부 환경으로부터 보호한다. 수지층(540)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어질 수 있다. 수지층(540)은 발광 소자(520)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체를 포함할 수 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 9는 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.
도 9를 참조하면, 조명 장치는 커버(1100), 광원 모듈(1200), 방열체(1400), 전원 제공부(1600), 내부 케이스(1700), 및 소켓(1800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(1300)와 홀더(1500) 중 어느 하나 이상을 더 포함할 수 있다.
커버(1100)는 벌브(bulb) 또는 반구의 형상일 수 있으며, 속이 비어 있고, 일 부분이 개구된 형상일 수 있다. 커버(1100)는 광원 모듈(1200)과 광학적으로 결합될 수 있다. 예를 들어, 커버(1100)는 광원 모듈(1200)로부터 제공되는 빛을 확산, 산란 또는 여기시킬 수 있다. 커버(1100)는 일종의 광학 부재일 수 있다. 커버(1100)는 방열체(1400)와 결합될 수 있다. 커버(1100)는 방열체(1400)와 결합하는 결합부를 가질 수 있다.
커버(1100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 커버(1100)의 내면의 표면 거칠기는 커버(1100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 광원 모듈(1200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
커버(1100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 커버(1100)는 외부에서 광원 모듈(1200)이 보이도록 투명할 수 있으나, 이에 한정되는 것은 아니고 불투명할 수 있다. 커버(1100)는 블로우(blow) 성형을 통해 형성될 수 있다.
광원 모듈(1200)은 방열체(1400)의 일 면에 배치될 수 있으며, 광원 모듈(1200)로부터 발생한 열은 방열체(1400)로 전도될 수 있다. 광원 모듈(1200)은 광원부(1210), 연결 플레이트(1230), 및 커넥터(1250)를 포함할 수 있다. 광원부(1210)는 상술한 실시 예(100)일 수 있다.
부재(1300)는 방열체(1400)의 상면 위에 배치될 수 있고, 복수의 광원부(1210)들과 커넥터(1250)가 삽입되는 가이드홈(1310)을 갖는다. 가이드홈(1310)은 광원부(1210)의 기판 및 커넥터(1250)와 대응 또는 정렬될 수 있다.
부재(1300)의 표면은 광 반사 물질로 도포 또는 코팅된 것일 수 있다.
예를 들면, 부재(1300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 부재(1300)는 커버(1100)의 내면에 반사되어 광원 모듈(1200)을 향하여 되돌아오는 빛을 다시 커버(1100) 방향으로 반사할 수 있다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
부재(1300)는 예로서 절연 물질로 이루어질 수 있다. 광원 모듈(1200)의 연결 플레이트(1230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 방열체(1400)와 연결 플레이트(1230) 사이에 전기적인 접촉이 이루어질 수 있다. 부재(1300)는 절연 물질로 구성되어 연결 플레이트(1230)와 방열체(1400)의 전기적 단락을 차단할 수 있다. 방열체(1400)는 광원 모듈(1200)로부터의 열과 전원 제공부(1600)로부터의 열을 전달받아 방열할 수 있다.
홀더(1500)는 내부 케이스(1700)의 절연부(1710)의 수납홈(1719)을 막는다. 따라서, 내부 케이스(1700)의 절연부(1710)에 수납되는 전원 제공부(1600)는 밀폐될 수 있다. 홀더(1500)는 가이드 돌출부(1510)를 가질 수 있으며, 가이드 돌출부(1510)는 전원 제공부(1600)의 돌출부(1610)가 관통하는 홀을 가질 수 있다.
전원 제공부(1600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈(1200)로 제공한다. 전원 제공부(1600)는 내부 케이스(1700)의 수납홈(1719)에 수납될 수 있고, 홀더(1500)에 의해 내부 케이스(1700)의 내부에 밀폐될 수 있다. 전원 제공부(1600)는 돌출부(1610), 가이드부(1630), 베이스(1650), 연장부(1670)를 포함할 수 있다.
가이드부(1630)는 베이스(1650)의 일 측에서 외부로 돌출된 형상을 가질 수 있다. 가이드부(1630)는 홀더(1500)에 삽입될 수 있다. 베이스(1650)의 일 면 위에는 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 광원 모듈(1200)의 구동을 제어하는 구동칩, 광원 모듈(1200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
연장부(1670)는 베이스(1650)의 다른 일 측에서 외부로 돌출된 형상을 가질 수 있다. 연장부(1670)는 내부 케이스(1700)의 연결부(1750) 내부에 삽입될 수 있고, 외부로부터의 전기적 신호를 제공받을 수 있다. 예컨대, 연장부(1670)는 내부 케이스(1700)의 연결부(1750)와 폭이 같거나 작을 수 있다. 연장부(1670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결될 수 있고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(1800)에 전기적으로 연결될 수 있다.
내부 케이스(1700)는 내부에 전원 제공부(1600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 전원 제공부(1600)가 내부 케이스(1700) 내부에 고정될 수 있도록 한다.
도 10은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 10을 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 발광 모듈(830,835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850,860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840), 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
발광 모듈은 기판(830) 상에 실장되는 발광 소자 패키지들(835)을 포함할 수 있다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 발광 소자 패키지(835)는 도 8에 도시된 실시 예일 수 있다.
바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
그리고, 도광판(830)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(1870)의 전면으로 고르게 분산하기 위함이다.
그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.
실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
디스플레이 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 115: 버퍼층
120: 발광 구조물 130: 전도층
142: 제1 전극 144: 제2 전극
151: 오믹 접촉층 152: 반사층
153: 확산 방지층 154: 본딩층.
120: 발광 구조물 130: 전도층
142: 제1 전극 144: 제2 전극
151: 오믹 접촉층 152: 반사층
153: 확산 방지층 154: 본딩층.
Claims (9)
- 기판;
상기 기판 상에 배치되는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 발광 구조물;
상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 및
상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하며,
상기 제1 전극은,
상기 제1 도전형 반도체층 상에 배치되고, 투명 전도성 산화물로 이루어지는 오믹 접촉층;
상기 오믹 접촉층 상에 배치되는 반사층; 및
상기 반사층 상에 배치되는 확산 방지층을 포함하며,
상기 오믹 접촉층의 두께는 10nm이하인 발광 소자. - 제1항에 있어서,
상기 제1 도전형 반도체층은 n형 도펀트를 포함하고,
상기 n형 도펀트의 농도는 5.0E+18cm-3 ~ 6.0E+18cm-3인 발광 소자. - 제1항에 있어서,
상기 오믹 접촉층은 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony tin Oxide), 또는 GZO(Gallium Zinc Oxide) 중 적어도 하나를 포함하는 발광 소자. - 제1항에 있어서,
상기 오믹 접촉층은 터널링 효과에 의하여 전자를 통과시키는 발광 소자. - 제1항에 있어서,
상기 제2 도전형 반도체층 상에 배치되는 전도층을 더 포함하며,
상기 제2 전극은 상기 전도층 상에 배치되고,
상기 전도층은 투명 전도성 산화물로 이루어지는 발광 소자. - 제1항에 있어서, 상기 제2 전극은,
상기 확산 방지층 상에 배치되는 본딩층을 더 포함하는 발광 소자. - 제1항에 있어서,
상기 반사층은 Ag, Al, 또는 Rh를 포함하거나, Ag, Al, 또는 Rh를 포함하는 함금으로 이루어지는 발광 소자. - 제1항에 있어서,
상기 확산 방지층은 Ni, Cr, Ti, Pd, Pt, W, Co, 또는 Cu 중 적어도 하나를 포함하는 발광 소자. - 제1항에 있어서,
상기 제2 전극은 상기 제1 전극과 동일한 구성을 갖는 발광 소자.
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