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KR20150145697A - Semiconductor package and method of manufacturing the same - Google Patents

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KR20150145697A
KR20150145697A KR1020150081878A KR20150081878A KR20150145697A KR 20150145697 A KR20150145697 A KR 20150145697A KR 1020150081878 A KR1020150081878 A KR 1020150081878A KR 20150081878 A KR20150081878 A KR 20150081878A KR 20150145697 A KR20150145697 A KR 20150145697A
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stress relieving
semiconductor device
relieving layer
semiconductor package
layer
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키요아키 하시모토
야스유키 타케하라
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가부시키가이샤 제이디바이스
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Abstract

A semiconductor package includes: a support substrate; a stress relaxation layer installed on a main surface of the support substrate; a semiconductor device arranged on the stress relaxation layer; an encapsulation material covering the semiconductor device, and composed of an insulating material different from the stress relaxation layer; a line penetrating the encapsulation material, and electrically connected to the semiconductor device; and an external terminal electrically connected to the line, wherein the support substrate has an elastic modulus of A, the stress relaxation layer has an elastic modulus of B, and the encapsulation material has an elastic modulus of C under the same temperature condition, the relationship of A > C > B or C > A > B is satisfied.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Technical Field [0001] The present invention relates to a semiconductor package,

본 발명은, 반도체 패키지의 실장 기술에 관한 것이다. 특히, 반도체 패키지의 제조 공정에서 발생하는 응력을 완화하기 위한 기술에 관한 것이다.The present invention relates to a mounting technique of a semiconductor package. In particular, the present invention relates to a technique for relieving the stress generated in the manufacturing process of a semiconductor package.

종래에는, 지지 기판 상에 IC칩 등의 반도체 디바이스를 탑재하는 반도체 패키지 구조가 알려져 있었다. 이러한 반도체 패키지는 일반적으로는, 지지 기판 상에 다이 어태치(die attach)재라고 불리는 접착재를 통해 IC칩 등의 반도체 디바이스를 접착하고, 그 반도체 디바이스를 봉지체(봉지용 수지)로 덮어 보호하는 구조를 채용하고 있다.Conventionally, a semiconductor package structure for mounting a semiconductor device such as an IC chip on a support substrate has been known. Such a semiconductor package generally includes a semiconductor device such as an IC chip bonded to a support substrate through an adhesive called a die attach material, and the semiconductor device is covered with a plug (resin for encapsulation) Structure.

반도체 패키지에 이용되는 지지 기판으로는 프린트 기판, 세라믹 기판 등의 다양한 기판이 이용되고 있다. 특히, 최근에는 금속 기판을 이용한 반도체 패키지의 개발이 진행되고 있다. 금속 기판을 이용한 반도체 패키지는 전자 차폐(Electromagnetic shielding)성이나 열 특성이 뛰어나다는 등의 이점을 가지고 있어, 신뢰성이 높은 반도체 패키지로서로서 주목을 받고 있다.As the supporting substrate used in the semiconductor package, various substrates such as a printed substrate and a ceramic substrate are used. Particularly, in recent years, development of a semiconductor package using a metal substrate is underway. A semiconductor package using a metal substrate has advantages such as electromagnetic shielding property and excellent thermal characteristics, and has attracted attention as a highly reliable semiconductor package.

그러나, 금속과 수지와는 열팽창 계수(coefficient of thermal expansion: CTE)에 큰 차이가 있기 때문에, 금속 기판을 이용한 반도체 패키지의 제조 공정에 있어서는, 금속 기판과 봉지체(반도체 디바이스를 보호하기 위한 수지)와의 사이에서의 열팽창 계수의 차이에 기인하여 내부 응력이 발생하고, 봉지체에 휘어짐이 발생하는 문제가 지적되었다 (특허문헌 1).However, since there is a large difference in the coefficient of thermal expansion (CTE) between the metal and the resin, in the manufacturing process of the semiconductor package using the metal substrate, the metal substrate and the plug (resin for protecting the semiconductor device) Internal stress is generated due to the difference in the coefficient of thermal expansion between the sealing member and the sealing member, and warpage occurs in the sealing member (Patent Document 1).

일본 특허공개 공보 제 2010-40911 호Japanese Patent Application Laid-Open No. 2010-40911

본 발명은, 상술한 문제를 감안하여 이루어진 것으로, 지지 기판과 봉지체와의 사이에 발생하는 내부 응력을 저감시켜, 신뢰성이 높은 반도체 패키지를 제공하는 것을 과제로 하고 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a highly reliable semiconductor package by reducing internal stress generated between a support substrate and a plug body.

본 발명의 일 실시 형태에 의한 반도체 패키지는, 지지 기판과, 상기 지지 기판의 주면에 설치된 응력 완화층과, 상기 응력 완화층 상에 배치된 반도체 디바이스와, 상기 반도체 디바이스를 덮고, 상기 응력 완화층과는 다른 절연 재료로 이루어진 봉지체와, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선과, 상기 배선과 전기적으로 접속된 외부 단자를 구비하는 것을 특징으로 한다.A semiconductor package according to an embodiment of the present invention includes a support substrate, a stress relieving layer provided on a main surface of the support substrate, a semiconductor device disposed on the stress relieving layer, And a terminal electrically connected to the semiconductor device, the terminal being electrically connected to the semiconductor device. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.

본 발명의 일 실시 형태에 의한 반도체 패키지는 지지 기판과, 상기 지지 기판의 주면에 설치된 응력 완화층과, 상기 응력 완화층 상에 설치된 도전층과, 상기 도전층 상에 배치된 반도체 디바이스와, 상기 반도체 디바이스를 덮고, 상기 응력 완화층과는 다른 절연 재료로 이루어진 봉지체와, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선과, 상기 배선과 전기적으로 접속된 외부 단자를 구비하는 것을 특징으로 한다.A semiconductor package according to an embodiment of the present invention includes a support substrate, a stress relieving layer provided on a main surface of the support substrate, a conductive layer provided on the stress relieving layer, a semiconductor device disposed on the conductive layer, A sealing member covering the semiconductor device and made of an insulating material different from the stress relieving layer; a wiring electrically connected to the semiconductor device through the sealing member; and an external terminal electrically connected to the wiring .

본 발명의 일 실시 형태에 의한 반도체 패키지는 지지 기판과, 상기 지지 기판의 주면에 설치된 응력 완화층과, 상기 응력 완화층 상에 설치된 도전층과, 상기 도전층에 둘러싸이고, 또한, 상기 응력 완화층 상에 배치된 반도체 디바이스와, 상기 반도체 디바이스를 덮고, 상기 응력 완화층과는 다른 절연 재료로 이루어진 봉지체와, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선과, 상기 배선과 전기적으로 접속된 외부 단자를 구비하는 것을 특징으로 한다.A semiconductor package according to an embodiment of the present invention includes a support substrate, a stress relieving layer provided on a main surface of the support substrate, a conductive layer provided on the stress relieving layer, A sealing member covering the semiconductor device and made of an insulating material different from the stress relieving layer; a wiring electrically connected to the semiconductor device through the sealing member; And an external terminal electrically connected thereto.

또한, 본 발명의 실시 형태에 의한 반도체 패키지의 제조 방법은, 지지 기판의 주면에 응력 완화층을 형성하는 공정과, 상기 응력 완화층 상에, 적어도 한 개의 반도체 디바이스를 배치하는 공정과, 상기 반도체 디바이스를 상기 응력 완화층과는 다른 재료로 이루어진 봉지체로 덮는 공정과, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선을 형성하는 공정과, 상기 배선과 전기적으로 접속된 외부 단자를 형성하는 공정을 구비하는 것을 특징으로 한다.A method for manufacturing a semiconductor package according to an embodiment of the present invention includes the steps of forming a stress relieving layer on a main surface of a supporting substrate, disposing at least one semiconductor device on the stress relieving layer, A step of covering the device with an encapsulant made of a material different from that of the stress relieving layer, a step of forming a wiring electrically connected to the semiconductor device through the encapsulant, and an external terminal electrically connected to the wiring The method comprising:

본 발명의 일 실시 형태에 의한 반도체 패키지의 제조 방법은, 지지 기판의 주면에 응력 완화층을 형성하는 공정과, 상기 응력 완화층 상에 도전층을 형성하는 공정과, 상기 도전층 상에 적어도 한 개의 반도체 디바이스를 배치하는 공정과, 상기 반도체 디바이스를, 상기 응력 완화층과는 다른 재료로 이루어진 봉지체로 덮는 공정과, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선을 형성하는 공정과, 상기 배선과 전기적으로 접속된 외부 단자를 형성하는 공정을 구비하는 것을 특징으로 한다.A method of manufacturing a semiconductor package according to an embodiment of the present invention includes the steps of forming a stress relieving layer on a main surface of a supporting substrate, forming a conductive layer on the stress relieving layer, A step of covering the semiconductor device with an encapsulant made of a material different from that of the stress relieving layer; a step of forming a wiring electrically connected to the semiconductor device through the encapsulant; , And a step of forming an external terminal electrically connected to the wiring.

본 발명의 일 실시 형태에 의한 반도체 패키지의 제조 방법은, 지지 기판의 주면에 응력 완화층을 형성하는 공정과, 상기 응력 완화층 상에 도전층을 형성하는 공정과, 상기 도전층을 에칭하여 상기 응력 완화층을 노출시키는 공정과, 상기 응력 완화층을 노출시킨 영역에 적어도 한 개의 반도체 디바이스를 배치하는 공정과, 상기 반도체 디바이스를 상기 응력 완화층과는 다른 재료로 이루어진 봉지체로 덮는 공정과, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선을 형성하는 공정과, 상기 배선과 전기적으로 접속된 외부 단자를 형성하는 공정을 구비하는 것을 특징으로 한다.A method of manufacturing a semiconductor package according to an embodiment of the present invention includes the steps of forming a stress relieving layer on a main surface of a supporting substrate, forming a conductive layer on the stress relieving layer, A step of exposing the stress relieving layer; a step of disposing at least one semiconductor device in an area where the stress relieving layer is exposed; a step of covering the semiconductor device with an encapsulant made of a material different from that of the stress relieving layer; Forming a wiring electrically connected to the semiconductor device through the plug; and forming an external terminal electrically connected to the wiring.

본 발명에 의하면, 지지 기판과 봉지체와의 사이에 발생하는 내부 응력을 저감시켜, 신뢰성이 높은 반도체 패키지를 실현할 수 있다.According to the present invention, it is possible to realize a highly reliable semiconductor package by reducing the internal stress generated between the support substrate and the plug body.

도 1은 본 발명의 제1실시형태에 따른 반도체 패키지의 외관도이다.
도 2는 본 발명의 제1실시형태에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 제1실시형태에 따른 반도체 패키지의 제조 공정을 도시한 도면이다.
도 4는 본 발명의 제1실시형태에 따른 반도체 패키지의 제조 공정을 도시한 도면이다.
도 5는 본 발명의 제1실시형태에 따른 반도체 패키지의 제조 공정을 도시한 도면이다.
도 6은 본 발명의 제1실시형태에 따른 반도체 패키지의 제조 공정을 도시한 도면이다.
도 7a는 본 발명의 제2실시형태에 따른 반도체 패키지의 단면도이다.
도 7b는 본 발명의 제2실시형태에 따른 반도체 패키지의 단면도이다.
도 8a는 본 발명의 제2실시형태에 따른 반도체 패키지의 평면도이다.
도 8b는 본 발명의 제2실시형태에 따른 반도체 패키지의 평면도이다.
도 9a는 본 발명의 제3실시형태에 따른 반도체 패키지의 단면도이다.
도 9b는 본 발명의 제3실시형태에 따른 반도체 패키지의 단면도이다.
도 9c는 본 발명의 제3실시형태에 따른 반도체 패키지의 단면도이다.
도 10은 본 발명의 제3실시형태에 따른 반도체 패키지의 평면도이다.
도 11은 본 발명의 제4실시형태에 따른 반도체 패키지의 단면도이다.
도 12는 본 발명의 제4실시형태에 따른 반도체 패키지의 평면도이다.
도 13은 본 발명의 제5실시형태에 따른 반도체 패키지의 단면도이다.
도 14는 본 발명의 제6실시형태에 따른 반도체 패키지의 평면도이다.
도 15는 본 발명의 제6실시형태에서, 한 변이 400㎛ 사이즈의 개구부를 형성한 경우의 신뢰성 평가 결과이다.
도 16은 본 발명의 제6실시형태에서, 한 변이 500㎛ 사이즈의 개구부를 형성한 경우에의 신뢰성 평가 결과이다.
도 17은 본 발명의 제6실시형태에서, 한 변이 600㎛ 사이즈의 개구부를 형성한 경우의 신뢰성 평가 결과이다.
도 18은 본 발명의 제6실시형태에서, 한 변이 400㎛ 사이즈의 개구부를 형성한 경우의 신뢰성 평가 결과이다.1 is an external view of a semiconductor package according to a first embodiment of the present invention.
2 is a cross-sectional view of a semiconductor package according to a first embodiment of the present invention.
3 is a view showing a manufacturing process of the semiconductor package according to the first embodiment of the present invention.
4 is a view showing a manufacturing process of the semiconductor package according to the first embodiment of the present invention.
5 is a diagram showing a manufacturing process of the semiconductor package according to the first embodiment of the present invention.
6 is a diagram showing a manufacturing process of the semiconductor package according to the first embodiment of the present invention.
7A is a cross-sectional view of a semiconductor package according to a second embodiment of the present invention.
7B is a cross-sectional view of the semiconductor package according to the second embodiment of the present invention.
8A is a plan view of a semiconductor package according to a second embodiment of the present invention.
8B is a plan view of the semiconductor package according to the second embodiment of the present invention.
9A is a cross-sectional view of a semiconductor package according to a third embodiment of the present invention.
9B is a cross-sectional view of a semiconductor package according to a third embodiment of the present invention.
9C is a cross-sectional view of a semiconductor package according to a third embodiment of the present invention.
10 is a plan view of a semiconductor package according to a third embodiment of the present invention.
11 is a cross-sectional view of a semiconductor package according to a fourth embodiment of the present invention.
12 is a plan view of a semiconductor package according to a fourth embodiment of the present invention.
13 is a cross-sectional view of a semiconductor package according to a fifth embodiment of the present invention.
14 is a plan view of a semiconductor package according to a sixth embodiment of the present invention.
Fig. 15 shows a reliability evaluation result in the case where one side has an opening of 400 mu m in size in the sixth embodiment of the present invention.
Fig. 16 shows the reliability evaluation results in the case where one side has an opening of 500 mu m in size in the sixth embodiment of the present invention.
17 shows the reliability evaluation results in the case where one side has an opening of 600 mu m in size in the sixth embodiment of the present invention.
18 shows the reliability evaluation result in the case where one side has an opening of 400 mu m in size in the sixth embodiment of the present invention.

이하, 본 발명의 일 실시형태에 따른 반도체 패키지에 관하여, 도면을 참조하면서 상세히 설명한다. 이하에 나타내는 실시형태는 본 발명의 실시형태의 일례로서, 본 발명은 이들의 실시형태에 한정되는 것은 아니다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, a semiconductor package according to an embodiment of the present invention will be described in detail with reference to the drawings. The embodiments described below are examples of the embodiments of the present invention, and the present invention is not limited to these embodiments.

또한, 본 실시형태에서 참조하는 도면에 있어서, 동일한 부분 또는 유사한 기능을 갖는 부분에는 동일한 부호 또는 유사한 부호(숫자 뒤에 a, b 등을 붙인 것만의 부호)를 붙이고, 그 반복 설명은 생략하는 경우가 있다. 또한, 도면의 치수 비율은 설명의 사정상 실제의 비율과 다르거나, 구성의 일부가 도면에서 생략되는 경우가 있다.In the drawings referred to in the present embodiment, parts having the same or similar functions are denoted by the same or similar reference numerals (only those to which "a" and "b" are added after the numbers) have. Note that the dimensional ratios in the drawings are different from the actual ratios at the convenience of explanation, but some of the structures may be omitted in the drawings.

또한, 본 명세서의 단면도에 있어서 "상"이란, 지지 기판의 주면(반도체 디바이스를 배치하는 면)을 기준으로 한 상대적인 위치를 가리키고, 지지 기판의 주면으로부터 멀어지는 방향이 "상"이 된다. 도 2 이후에 있어서는, 지면을 향한 상방이 "상"이 된다. 또한, "상"에는 물체의 위에 접하는 경우(즉 "on"의 경우)와 물체의 상방에 위치하는 경우(즉 "over"의 경우)가 포함된다.The term "phase" in the cross section of this specification refers to a relative position with respect to the main surface (surface on which the semiconductor device is arranged) of the support substrate, and the direction away from the main surface of the support substrate is "up ". In Fig. 2 and later, the upward direction toward the ground becomes "up ". In addition, "phase" includes the case of being on the object (that is, "on") and the case of being located above the object (in the case of "over").

(제1 실시 형태) (First Embodiment)

＜패키지의 외관＞ <Outline of Package>

도 1은, 본 발명의 제1실시형태에 따른 반도체 패키지(100)의 외관도이다. 또한, 도 1의 앞부분은 내부 구성의 모습을 나타내기 위해 절단면을 도시하고 있다.1 is an external view of a semiconductor package 100 according to a first embodiment of the present invention. The front portion of FIG. 1 also shows a cut-away view to show the internal configuration.

도 1에서, 11은 지지 기판이고, 12는 지지 기판의 주면에 설치된 응력 완화층이다. 13은 IC칩이나 LSI칩 등의 반도체 디바이스이고, 14 및 15는 반도체 디바이스를 보호하는 봉지체(봉지용 수지)이다. 여기서는 도시되지 않았지만, 봉지체(14, 15) 내에는 배선이 형성되어, 반도체 디바이스의 출력 단자와, 외부 단자로서의 솔더 볼(16)을 전기적으로 접속하고 있다.In Fig. 1, reference numeral 11 denotes a supporting substrate, and 12 denotes a stress relieving layer provided on the main surface of the supporting substrate. 13 is a semiconductor device such as an IC chip or an LSI chip, and 14 and 15 are plugs (resin for sealing) for protecting semiconductor devices. Although not shown here, wirings are formed in the plugs 14 and 15 to electrically connect the output terminal of the semiconductor device and the solder ball 16 as the external terminal.

이처럼, 본 실시 형태에 따른 반도체 패키지(100)는, 지지 기판(11)을 그대로 기체(基體)로 이용하고, 적층된 수지층(봉지체 14, 15)으로 반도체 디바이스(13)를 외부 공기로부터 보호하는 구조로 되어 있다.As described above, in the semiconductor package 100 according to the present embodiment, the support substrate 11 is used as a substrate as it is, and the semiconductor device 13 is separated from the outside air by the stacked resin layers (plugs 14 and 15) It is structured to protect.

＜패키지 구조＞<Package Structure>

도 2는, 도 1을 이용하여 설명한 반도체 패키지(100)의 구조를 상세히 설명하기 위한 단면도이다. 101은 지지 기판이고, 여기서는 금속 기판을 이용한다. 금속 기판으로는 스테인레스 등의 철 합금 기판이나 구리 합금 기판 등의 금속 기판을 이용하면 된다. 물론, 금속 기판에 한정할 필요는 없고, 용도나 코스트에 따라 실리콘 기판, 유리 기판, 세라믹 기판, 유기 기판 등을 이용하는 것도 가능하다.Fig. 2 is a cross-sectional view for explaining the structure of the semiconductor package 100 described with reference to Fig. 1 in detail. Reference numeral 101 denotes a support substrate, and a metal substrate is used here. As the metal substrate, a metal substrate such as an iron alloy substrate such as stainless steel or a copper alloy substrate may be used. Needless to say, the present invention is not limited to a metal substrate, and it is also possible to use a silicon substrate, a glass substrate, a ceramic substrate, an organic substrate or the like depending on the use and cost.

지지 기판(101) 상에는, 응력 완화층(102)이 설치되어 있다. 응력 완화층(102)은 지지 기판(101)과 후술하는 제1 봉지체(105)와의 사이에 발생하는 응력을 완화하기 위해 설치된 절연층이다. 응력 완화층(102)의 자세한 내용에 대해서는 후술한다. 본 실시 형태에 따른 반도체 패키지(100)에서는 막후(膜厚)가 10 내지 200㎛의 열경화성 수지 또는 열가소성 수지(예를 들면 에폭시계 수지)를 이용한다. 또한, 열전도율을 높인 무기 재료나 금속 필러를 함유한 재료라도 무방하다.On the support substrate 101, a stress relieving layer 102 is provided. The stress relieving layer 102 is an insulating layer provided for relieving the stress generated between the support substrate 101 and the first plug body 105 which will be described later. Details of the stress relieving layer 102 will be described later. In the semiconductor package 100 according to the present embodiment, a thermosetting resin or a thermoplastic resin (for example, an epoxy resin) having a film thickness of 10 to 200 m is used. It is also possible to use a material containing an inorganic material or a metal filler whose thermal conductivity is increased.

응력 완화층(102) 상에는, 접착재(다이 어태치재, 103)를 통해 반도체 디바이스(104)가 설치되어 있다. 접착재(103)는 지지 기판과 반도체 디바이스를 접착하는 공지의 접착재(여기서는 응력 완화층(102) 및 반도체 디바이스(104)를 접착하는 접착재)이며, 본 실시형태에서는 다이 어태치 필름을 이용하고 있다. On the stress relieving layer 102, a semiconductor device 104 is provided via an adhesive (die attach material) 103. The adhesive material 103 is a known adhesive material (here, an adhesive material for bonding the stress relieving layer 102 and the semiconductor device 104) that adheres the supporting substrate to the semiconductor device. In this embodiment, a die attach film is used.

또한, 본 실시형태에서는 접착재(103)를 이용하여 반도체 디바이스(104)를 접착하고 있지만, 접착재(103)를 생략하고, 응력 완화층(102) 상에 직접 반도체 디바이스(104)를 설치해도 무방하다.Although the semiconductor device 104 is bonded by using the adhesive 103 in this embodiment, the semiconductor device 104 may be provided directly on the stress relieving layer 102 by omitting the adhesive 103 .

반도체 디바이스(104)는, IC칩과 LSI칩 등의 반도체 소자이다. 공지의 다이싱 공정, 다이 본딩 공정을 거쳐, 응력 완화층(102) 상에 배치된다. 또한, 도 1에서는 지지 기판(101) 상에 2 개의 반도체 디바이스를 배치하는 예를 도시하고 있지만, 실제로는, 지지 기판(101) 상에 더 많은 반도체 디바이스를 배치하는 것이 가능하다. 이로 인해 양산성을 향상시킬 수 있다. 예를 들면, 500mm×400mm과 같은 대형 기판 상에 500개 이상의 반도체 디바이스(104)를 배치하여도 무방하다.The semiconductor device 104 is a semiconductor element such as an IC chip and an LSI chip. Is disposed on the stress relieving layer 102 through a known dicing process and die bonding process. Although FIG. 1 shows an example in which two semiconductor devices are arranged on the supporting substrate 101, in practice, it is possible to arrange more semiconductor devices on the supporting substrate 101. As a result, the mass productivity can be improved. For example, more than 500 semiconductor devices 104 may be arranged on a large substrate such as 500 mm x 400 mm.

반도체 디바이스(104)는, 제1 봉지체(105)에 의해 그 상면 및 측면이 덮여, 외부 환경으로부터 보호된다. 제1 봉지체(105)로는 에폭시계 수지를 이용할 수 있지만, 그 외의 공지의 봉지용 수지를 이용해도 무방하다.The semiconductor device 104 is covered by the first plug 105 at its upper and side surfaces and protected from the external environment. As the first bag body 105, an epoxy resin may be used, but other well-known sealing resin may be used.

제1 봉지체(105) 상에는 제1 배선층(106)이 형성되어 있다. 여기서는, 제1 배선층(106)은, 구리 시드층(106a)과 구리 배선(106b)으로 구성되어 있다. 물론, 구리뿐만 아니라 알루미늄이나 은 등, 반도체 디바이스와의 양호한 전기적 접속이 확보될 수 있는 재료라면 공지의 어떠한 재료를 이용해도 무방하다.A first wiring layer 106 is formed on the first plug body 105. Here, the first wiring layer 106 is composed of the copper seed layer 106a and the copper wiring 106b. Of course, any known material may be used as long as it can secure good electrical connection with semiconductor devices such as aluminum or silver as well as copper.

제1 배선층(106) 상에는, 제2 봉지체(107), 제2 배선층(108)이 더 설치되어 있다. 제2 봉지체(107)는, 제1 봉지체(105)와 같은 것을 이용하면 좋고, 여기서의 설명은 생략한다. 제2 배선층(108)은 제1 배선층(106)과 마찬가지로, 구리 시드층(108a)과 구리 배선(108b)으로 구성된다. 본 실시 형태에서는 배선층을 제1 배선층(106)과 제2 배선층(108)의 이층 구조로 하고 있지만, 배선층의 수는 증가 가능하며, 필요에 따라 적절히 결정하면 된다.On the first wiring layer 106, a second plug body 107 and a second wiring layer 108 are further provided. The second bag member 107 may be the same as the first bag member 105, and a description thereof will be omitted. The second wiring layer 108 is composed of a copper seed layer 108a and a copper wiring 108b similarly to the first wiring layer 106. [ In the present embodiment, the wiring layer has a two-layer structure of the first wiring layer 106 and the second wiring layer 108. However, the number of wiring layers can be increased, and it can be appropriately determined as necessary.

제2 배선층(108) 상에는, 제3 봉지체(공지의 솔더 레지스트)(109)가 설치되고, 그 위에는 개구부를 통해 외부 단자(110)로서 솔더 볼이 설치되어 있다. 여기서는 제3 봉지체(109)로 솔더 레지스트를 이용하지만, 제1 봉지체(105)나 제2 봉지체(107)와 같은 것을 이용해도 좋고, 외부 공기와 직접 접촉하기 때문에, 보다 보호막으로써의 기능성이 뛰어난 재료를 이용해도 좋다. 또한, 솔더 볼로 구성되는 외부 단자(110)는 260 전후의 리플로우 처리에 의해 형성하면 좋다.On the second wiring layer 108, a third plug (known solder resist) 109 is provided, and solder balls are provided thereon as external terminals 110 through openings. Here, the solder resist is used as the third plug body 109, but the same material as the first plug body 105 and the second plug body 107 may be used and directly contact with the outside air. Therefore, This excellent material may be used. The external terminal 110 formed of the solder ball may be formed by a reflow process before or after 260. [

이상 설명한 본 발명의 제1실시형태에 따른 반도체 패키지(100)는, 지지 기판(101)의 주면에 응력 완화층(102)을 설치함으로써, 지지 기판(101)과 제1 봉지체(105)와의 사이의 물성치(특히, 탄성률이나 열팽창 계수)의 차이에 기인하는 응력의 발생을 저감하는 구조로 되어 있다. 이하, 응력 완화층(102)의 물성에 관하여 상세히 설명한다.The semiconductor package 100 according to the first embodiment of the present invention described above can be manufactured by providing the stress relieving layer 102 on the main surface of the support substrate 101 to form the stress relieving layer 102 between the support substrate 101 and the first plug body 105 (In particular, the modulus of elasticity or the coefficient of thermal expansion). Hereinafter, the physical properties of the stress relieving layer 102 will be described in detail.

본 발명의 제1실시형태에 따른 반도체 패키지(100)에 있어서, 응력 완화층(102)의 역할은 지지 기판(101)의 물성치와 제1 봉지체(105)의 물성치와의 차이에 기인하는 내부 응력(지지 기판(101)과 제1 봉지체(105)의 경계면에 발생하는 응력)을 저감시키는 것이다. 따라서, 응력 완화층(102)으로서는, 지지 기판(101) 및 제1 봉지체(105)의 탄성률보다 작은 탄성률을 갖는 절연층을 이용하는 것이 바람직하다.In the semiconductor package 100 according to the first embodiment of the present invention, the role of the stress relieving layer 102 is not limited to the internal structure of the stress relieving layer 102 due to the difference between the physical property of the support substrate 101 and the physical property of the first plug body 105 (Stress generated at the interface between the support substrate 101 and the first plug body 105). Therefore, as the stress relieving layer 102, it is preferable to use an insulating layer having an elastic modulus smaller than that of the support substrate 101 and the first plug body 105. [

구체적으로는, 동일 온도 조건하에서 지지 기판(101)의 탄성률을 A, 응력 완화층(102)의 탄성률을 B, 제1 봉지체(105)의 탄성률을 C라고 할 경우, A＞C＞B 또는 C＞A＞B가 성립되도록, 지지 기판(101), 응력 완화층(102), 및 제1 봉지체(105)의 조합을 결정하면 된다.Specifically, when the elastic modulus of the support substrate 101 is A, the elastic modulus of the stress relieving layer 102 is B, and the elastic modulus of the first plug body 105 is C under the same temperature condition, A> C> B or The combination of the support substrate 101, the stress relieving layer 102, and the first plug body 105 may be determined so that C> A> B.

이와 같이 응력 완화층(102)은, 저탄성인 것이 바람직하다. 예를 들면, 약 25℃(실온)의 온도 영역에서 2Gpa 이하이고, 또한, 100℃를 초과하는 온도 영역에서 100MPa 이하의 탄성률을 갖는 것이 바람직하다. 각각의 온도 영역에 있어서 탄성률에 상한을 설정한 이유는, 그 상한치를 초과하면 응력 완화층(102)이 너무 단단해져 응력 완화층으로서의 기능이 떨어져 버리기 때문이다.Thus, the stress relieving layer 102 is preferably low-carbon. For example, it is preferable to have a modulus of elasticity of not more than 2 GPa in a temperature range of about 25 deg. C (room temperature) and not more than 100 MPa in a temperature range exceeding 100 deg. The reason for setting the upper limit of the elastic modulus in each temperature region is that if the upper limit is exceeded, the stress relieving layer 102 becomes too hard and the function as the stress relieving layer is lost.

즉, 실온에 있어서는, 어느 정도의 경도가 있어도(탄성률이 높아도) 응력 완화층으로서 충분히 기능하기 때문에, 응력 완화층(102)의 탄성률은 적어도 2GPa 이하이면 된다. 한편, 열경화성 수지의 경화 온도(170℃ 전후) 부근 등, 100℃를 초과하는 온도 영역(바람직하게는 150℃를 초과하는 온도 영역)에 있어서는, 응력 완화층(102)의 탄성률을 100MPa 이하로 한다. 이러한 고온 영역에서 100MPa를 상회하면, 응력 완화층으로서의 기능을 수행할 수 없게 될 우려가 있기 때문이다.That is, the elastic modulus of the stress relieving layer 102 may be at least 2 GPa because it functions sufficiently as a stress relieving layer even at a room temperature (even if the elastic modulus is high). On the other hand, the elastic modulus of the stress relieving layer 102 is set to 100 MPa or less in a temperature region exceeding 100 캜 (preferably in a temperature region exceeding 150 캜) such as near the curing temperature (around 170 캜) of the thermosetting resin . If it exceeds 100 MPa in such a high temperature range, there is a possibility that the function as the stress relaxation layer can not be performed.

또한, 탄성률이 낮으면 낮을수록 응력 완화층으로서의 기능은 높아지지만, 탄성률이 너무 낮으면 유동성이 극단적으로 높아져, 더 이상 층으로서의 형상을 유지할 수 없게 될 우려가 있다. 따라서, 본 실시 형태에서는, 특히 탄성률에 하한을 설정하지 않지만, 실온부터 260℃(후술하는 리플로우 온도)의 범위 내에서 형상을 유지할 수 있는 범위의 탄성률인 것이 조건이 된다.The lower the elastic modulus, the higher the function as the stress relieving layer. However, when the elastic modulus is too low, the fluidity becomes extremely high, and the shape as a layer can no longer be maintained. Therefore, in the present embodiment, the lower limit of the elastic modulus is not particularly set, but it is a condition that the elastic modulus can be maintained within a range from room temperature to 260 deg. C (reflow temperature described later).

또한, 응력 완화층(102)으로서, 상술한 탄성률의 관계를 충족시키는 절연층을 이용한 경우, 결과적으로 동일 온도 조건하에서 지지 기판(101)의 선팽창 계수를 a, 응력 완화층(102)의 선팽창 계수를 b, 제1 봉지체(105)의 선팽창 계수를 c라고 한다면, a≤c＜b (또는 a≒c＜b)가 성립된다.As a result, when the insulating layer satisfying the above-described relationship of the elastic modulus is used as the stress relieving layer 102, the coefficient of linear expansion of the support substrate 101 is set to a, the linear expansion coefficient of the stress relieving layer 102 B &quot; (or a &lt; = c &lt; b) is satisfied, where b is the coefficient of linear expansion of the first plug body 105 and c is the coefficient of linear expansion of the first plug body 105.

일반적으로, 금속 기판의 선팽창 계수는 20ppm/℃ 정도이고, 봉지체의 선팽창 계수는 수십 ppm/℃ 정도이다. 따라서, 본 실시형태에 따른 반도체 패키지(100)에서는, 200℃ 이하의 온도 영역에서, 선팽창 계수가 100 내지 200ppm/℃, 바람직하게는 100 내지 150ppm/℃인 절연층을 이용한다. 또한, 200℃ 이하의 온도 영역이라는 조건은, 반도체 패키지의 제조 공정에 있어서의 상한 온도가 200℃ 전후라는 것에 기인한다. 적어도 반도체 패키지의 제조 공정 중에 있어, 선팽창 계수가 전술의 범위에 들어가는 것이 바람직하다는 취지이다.Generally, the coefficient of linear expansion of the metal substrate is about 20 ppm / DEG C, and the coefficient of linear expansion of the plug is about tens ppm / DEG C or so. Therefore, in the semiconductor package 100 according to the present embodiment, an insulating layer having a linear expansion coefficient of 100 to 200 ppm / 占 폚, preferably 100 to 150 ppm / 占 폚 is used in a temperature range of 200 占 폚 or less. The condition of a temperature range of 200 占 폚 or less is due to the fact that the upper limit temperature in the manufacturing process of the semiconductor package is around 200 占 폚. At least during the manufacturing process of the semiconductor package, it is desirable that the linear expansion coefficient falls within the above-mentioned range.

또한, 본 발명의 제1실시형태에 따른 반도체 패키지(100)에서는, 응력 완화층(102)으로서, 5% 중량 감소 온도가 300℃ 이상인 접착재를 이용하는 것이 바람직하다. 이 조건은 일반적인 리플로우 온도가 260℃ 전후이기 때문에, 리플로우 처리를 거쳐도 중량 감소가 적은 절연층(즉, 리플로우 내성이 있는 절연층)을 이용함으로써, 반도체 패키지의 신뢰성의 저하를 방지하기 위한 것이다.In the semiconductor package 100 according to the first embodiment of the present invention, it is preferable to use an adhesive material having a 5% weight reduction temperature of 300 ° C or higher as the stress relieving layer 102. Since this condition has a general reflow temperature of around 260 占 폚, the reliability of the semiconductor package can be prevented from deteriorating by using an insulating layer having a small weight loss (that is, an insulating layer having reflow resistance) even after the reflow treatment .

또한, "중량 감소 온도"란, 물질의 내열성을 나타내기 위해 이용되는 지표의 한 가지이며, 질소 가스나 공기를 흐르도록 하면서, 실온에서부터 서서히 미량의 물질을 가열해 가고, 일정의 중량 감소가 일어나는 온도로 나타낸다. 여기서는, 5%의 중량 감소가 일어나는 온도를 나타내고 있다.Further, the "weight reduction temperature" is one of indexes used for indicating the heat resistance of a material. It gradually heats a small amount of material from room temperature while flowing nitrogen gas or air, Temperature. Here, the temperature at which the weight reduction of 5% occurs is shown.

또한, 응력 완화층(102)으로서, 지지 기판(철 합금이나 구리 합금 등의 대표적인 금속 재료로 구성되는 기판)(101)과 제1 봉지체(에폭시계, 페놀계 또는 폴리 이미드계 등의 수지)(105)의 모두에 대해, JIS의 크로스 컷 접착 시험(구JIS K5400)에 있어서 "분류 0"으로 분류되는 밀착력을 갖는 수지를 이용하는 것이 바람직하다. 이로 인해, 지지 기판(101)과 제1 봉지체(105)와의 사이의 밀착성을 높이고, 게다가 제1 봉지체(105)의 막 벗겨짐(박리)을 억제할 수 있다.The stress relieving layer 102 may be formed by laminating a support substrate (a substrate made of a representative metal material such as an iron alloy or a copper alloy) 101 and a first closure member (a resin such as an epoxy system, a phenol system or a polyimide system) It is preferable to use a resin having an adhesive force classified in "Class 0" in the cross-cut adhesion test (formerly JIS K5400) of JIS. As a result, the adhesion between the support substrate 101 and the first plug body 105 can be enhanced, and further, the film peeling (peeling) of the first plug body 105 can be suppressed.

이상과 같이, 본 발명의 제1실시형태에 따른 반도체 패키지(100)에서는, 응력 완화층(120)으로서, (1) 동일 온도 조건하에서 지지 기판(101)의 탄성률을 A, 응력 완화층(102)의 탄성률을 B, 제1 봉지체(105) 탄성률을 C라고 할 경우, A＞C＞B 또는 C＞A＞B가 성립할 것, (2) 동일 온도 조건하에서, 지지 기판(101)의 선팽창 계수를 a, 응력 완화층(102)의 선팽창 계수를 b, 제1 봉지체(105)의 선팽창 계수를 c라고 한 경우, a≤c＜b(또는 a≒c＜b)가 성립할 것, 중 적어도 어느 하나(바람직하게는 모두)를 만족하는 절연층을 이용하는 점에 특징이 있다.As described above, in the semiconductor package 100 according to the first embodiment of the present invention, as the stress relieving layer 120, (1) the elastic modulus of the support substrate 101 is A, the stress relieving layer 102 A> B or C> A> B is satisfied, and (2) when the elastic modulus of the first plug body 105 is C and the elastic modulus of the first plug body 105 is C, A? C <b (or a? C <b) is satisfied when the coefficient of linear expansion is a, the coefficient of linear expansion of the stress relaxation layer 102 is b, and the coefficient of linear expansion of the first plug 105 is c. , (Preferably all) of the insulating layer is used.

이로 인해, 지지 기판(101)과 제1 봉지체(105)와의 사이의 물성치의 차이에 기인하는 내부 응력의 발생을 저감시키고, 지지 기판(101)이나 제1 봉지체(105)에 최대한 휘어짐이 발생하지 않도록 할 수 있고, 반도체 패키지로서의 신뢰성을 향상시킬 수 있다.This reduces the generation of internal stress caused by the difference in physical properties between the support substrate 101 and the first plug body 105 and prevents the maximum stress on the support substrate 101 and the first plug body 105 And the reliability as a semiconductor package can be improved.

＜제조공정＞<Manufacturing process>

도 3 내지 도 6은, 본 발명의 제1실시형태에 따른 반도체 패키지(100)의 제조 공정을 나타내는 도면이다. 도 3의 (A)에 있어서, 지지 기판(101) 상에 응력 완화층(102)을 형성한다. 여기서는, 지지 기판(101)으로서 철 합금 스테인레스 기판(SUS 기판)을 이용하지만, 어느 정도의 강성을 갖춘 기판이라면 다른 재료로 구성되는 기판이라도 무방하다. 예를 들면, 유리 기판, 실리콘 기판, 세라믹 기판, 유기 기판이라도 무방하다.3 to 6 are views showing a manufacturing process of the semiconductor package 100 according to the first embodiment of the present invention. 3 (A), a stress relieving layer 102 is formed on a supporting substrate 101. In FIG. Here, an iron alloy stainless steel substrate (SUS substrate) is used as the support substrate 101, but it may be a substrate made of another material as long as it has a certain degree of rigidity. For example, a glass substrate, a silicon substrate, a ceramic substrate, or an organic substrate may be used.

응력 완화층(120)으로는, 막후가 10 내지 200㎛의 열경화성 수지를 이용한다. 상술한 바와 같이, 응력 완화층(102)의 물성치는 (1) 동일 온도 조건하에서 지지 기판(101)의 탄성률을 A, 응력 완화층(102)의 탄성률을 B, 제1 봉지체(105) 탄성률을 C라고 한 경우, A＞C＞B 또는 C＞A＞B가 성립할 것, (2) 동일 온도 조건하에서 지지 기판(101)의 선팽창 계수를 a, 응력 완화층(102)의 선팽창 계수를 b, 제1 봉지체(105)의 선팽창 계수를 c라고 할 경우, a≤c＜b(또는 a≒c＜b)가 성립할 것, 중 적어도 어느 하나(바람직하게는 모두)를 만족시킨다.As the stress relieving layer 120, a thermosetting resin having a thickness of 10 to 200 mu m is used. As described above, the physical properties of the stress relieving layer 102 are as follows: (1) A is the modulus of elasticity of the support substrate 101, B is the modulus of elasticity of the stress relieving layer 102, (2) the coefficient of linear expansion of the support substrate 101 is set to a and the coefficient of linear expansion of the stress relieving layer 102 is set to be C b (or a? c <b) holds when the coefficient of linear expansion of the first plug body 105 is c and the coefficient of linear expansion of the first plug body 105 is c.

또한, 응력 완화층(120)으로서, 지지 기판(101)과 제1 봉지체(105)의 모두에 대해, JIS의 크로스 컷 접착 시험(구JIS K5400)에 있어 "분류 0"으로 분류되는 밀착력을 갖는 수지를 이용하는 것이 바람직하다.Further, as the stress relieving layer 120, the adhesion force classified as "Class 0" in the cross-cut adhesion test of JIS (formerly JIS K5400) was evaluated for both of the support substrate 101 and the first plug body 105 Is preferably used.

응력 완화층(102)을 형성한 후, 다음으로, 도 3의 (B)에 나타내는 바와 같이, 접착재(103)를 이용하여 반도체 디바이스(104)를 응력 완화층(120) 상에 접착한다. 여기서는, 접착재(103)로서 공지된 다이 어태치 필름을 이용한다.After the stress relieving layer 102 is formed, the semiconductor device 104 is bonded to the stress relieving layer 120 using an adhesive 103 as shown in FIG. 3 (B). Here, a die attach film known as the adhesive 103 is used.

구체적으로는, 먼저 웨이퍼 상에 공지의 반도체 프로세스에 의해 복수의 반도체 디바이스(반도체 소자)를 만들어 넣고, 다이 어태치 필름을 반도체 디바이스에 부착한 상태에서 백그라인드 공정(웨이퍼의 박판화)을 실시한다. 그 후, 다이싱 공정에 의해 복수의 반도체 디바이스를 개편화 하고, 접착재(103) 별로 분리된 복수의 반도체 디바이스(104)를 응력 완화층(120) 상에 접착한다. 이처럼, 지지 기판(101) 상에 복수의 반도체 디바이스(104)를 배치하여, 패키지화 한 후 개별적으로 분리함으로 인해, 양산성이 크게 향상된다.Specifically, a plurality of semiconductor devices (semiconductor elements) are first formed on a wafer by a known semiconductor process, and a back grind step (thinning of the wafer) is performed in a state where the die attach film is attached to the semiconductor device. Thereafter, a plurality of semiconductor devices are separated by a dicing process, and a plurality of semiconductor devices 104 separated for each adhesive 103 are adhered to the stress relieving layer 120. As described above, since the plurality of semiconductor devices 104 are arranged on the support substrate 101, packaged, and then separated individually, the mass productivity is greatly improved.

다음으로, 도 3의 (C)에 나타내는 바와 같이, 반도체 디바이스(104)를 덮도록 제1 봉지체(105)를 형성한다. 제1 봉지체(105)로는 에폭시계 수지, 페놀계 수지, 및 폴리 이미드계 수지 중 어느 것을 이용할 수 있다. 열경화성 수지라도, 광경화성 수지라도 무방하다. 또한, 제1 봉지체(105)는 스크린 인쇄법, 스핀 코팅법 등, 공지의 어떠한 도포 방법을 이용해도 무방하다.Next, as shown in Fig. 3C, the first bag 105 is formed so as to cover the semiconductor device 104. Then, as shown in Fig. As the first bag 105, any of an epoxy resin, a phenol resin, and a polyimide resin can be used. The thermosetting resin may be a photocurable resin. The first bag member 105 may be any known coating method such as a screen printing method, a spin coating method, or the like.

제1 봉지체(105)가 형성되면, 다음은 제1 봉지체(105)에 대해 공지의 포토 리소그래피 기술 또는 공지의 레이저 가공 기술에 따라 패터닝을 하고, 복수의 개구부(105a)를 형성한다(도 4의 (A)). 이러한 개구부(105a)는, 나중에 형성하는 제1 배선층(106)과 반도체 디바이스(104)와의 전기적 접속을 확보하기 위한 것이다.When the first bag body 105 is formed, the first bag body 105 is then patterned according to a known photolithography technique or a known laser processing technique to form a plurality of openings 105a 4 (A)). The opening 105a is for ensuring electrical connection between the semiconductor device 104 and the first wiring layer 106 to be formed later.

다음으로, 도 4의 (B)에 나타내는 바와 같이, 제1 봉지체(105) 및 개구부(105a)를 덮도록 구리 시드층(106a)을 형성한다. 구리 시드층(106a)은, 구리 도금(구리 플레이팅)의 베이스(下地)가 되는 구리, 니켈, 니켈 크롬(NiCr), 티탄, 또는 티탄 텅스텐(TiW) 등을 주성분으로 하는 박막이며, 예를 들면, 스퍼터링법으로 형성된다.Next, as shown in Fig. 4B, a copper seed layer 106a is formed so as to cover the first plug body 105 and the opening 105a. The copper seed layer 106a is a thin film mainly composed of copper, nickel, nickel chromium (NiCr), titanium, or titanium tungsten (TiW), which serves as a base of copper plating (copper plating) For example, by a sputtering method.

다음으로, 도 4의 (C)에 나타내는 바와 같이, 구리 시드층(106a)을 형성한 후, 구리 시드층(106a)을 덮는 레지스트 마스크(21)를 형성한다. 레지스트 마스크(21)의 형성은 공지의 방법(예를 들면 스핀 코팅법)을 이용하여 레지스트 재료를 도포한 후, 포토리소그래피 기술 또는 공지의 레이저 가공 기술에 의해 개구부(21a)를 형성하면 된다. 이 개구부(21a)가, 후술하는 구리 배선(106b)의 형성 영역으로서 기능한다.Next, as shown in Fig. 4C, after the copper seed layer 106a is formed, a resist mask 21 covering the copper seed layer 106a is formed. The resist mask 21 may be formed by applying a resist material using a known method (for example, a spin coating method), and then forming the opening 21a by a photolithography technique or a known laser processing technique. The opening 21a functions as a formation region of a copper wiring 106b to be described later.

레지스트 마스크(21)에 대해 개구부(21a)를 형성한 후, 구리 플레이팅에 의해 구리 시드층(106a) 상에 구리 배선(106b)을 형성한다(도 5의 (A)). 구리 플레이팅은 전기 도금을 이용해도, 무전해 도금을 이용해도 무방하다. 또한, 본 실시 형태에서는 구리 도금에 의해 구리 배선(106b)을 형성했지만, 이에 한정하지 않고, 다른 방법으로 구리 배선(106b)을 형성해도 무방하다. 예를 들면, 스퍼터링법이나 증착법 등을 이용해도 좋다.After the opening 21a is formed in the resist mask 21, a copper wiring 106b is formed on the copper seed layer 106a by copper plating (FIG. 5A). Copper plating can be performed by electroplating or electroless plating. In the present embodiment, the copper wiring 106b is formed by copper plating. However, the present invention is not limited to this, and the copper wiring 106b may be formed by another method. For example, a sputtering method, a vapor deposition method, or the like may be used.

다음으로, 도 5의 (B)에 나타내는 바와 같이, 레지스트 마스크(21)를 제거하고, 계속해서 도 5의 (C)에 나타내는 바와 같이, 구리 배선(106b)을 마스크로 하여 구리 시드층(106a)을 에칭 제거한다. 구리 시드층(106a)의 에칭 제거에 의해 구리 배선(106b)이 전기적으로 절연되어, 제1 배선층(106)으로서 기능한다.Next, as shown in FIG. 5B, the resist mask 21 is removed, and then, as shown in FIG. 5C, using the copper wiring 106b as a mask, the copper seed layer 106a ) Is removed by etching. The copper wiring 106b is electrically insulated by etching removal of the copper seed layer 106a to function as the first wiring layer 106. [

구리 배선(106b)을 형성한 후, 다음으로 제2 봉지체(107)를 형성하고, 포토리소그래피 기술 또는 공지의 레이저 가공 기술에 의해 개구부(107a)를 형성한다(도 6의 (A)). 제2 봉지체(107)의 형성에 대해서는 제1 봉지체(105)와 동일하므로 설명을 생략한다. 개구부(107a)는 후술하는 외부 단자(110)와 제1 배선층(106)을 전기적으로 접속하기 위한 것이다.After the copper wiring 106b is formed, the second plug 107 is formed next, and the opening 107a is formed by photolithography or a known laser processing technique (Fig. 6A). The formation of the second plug body 107 is the same as that of the first plug body 105, and a description thereof will be omitted. The opening 107a is for electrically connecting the external terminal 110 and the first wiring layer 106 to be described later.

다음으로, 도 6의 (B)에 도시한 바와 같이, 제2 봉지체(107)에 설치된 개구부(107a)를 채우기 위하여 외부 단자(여기서는 솔더 볼)(110)를 형성한다. 외부 단자(110)의 형성은 공지의 어떠한 방법을 이용해도 무방하다. 여기서는 260℃의 리플로우 처리에 의해 수행한다. 또한, 솔더 볼 대신에 핀 형상의 금속 도체를 형성해도 무방하다.Next, as shown in Fig. 6B, an external terminal (solder ball in this case) 110 is formed to fill the opening 107a provided in the second plug 107. As shown in Fig. The external terminal 110 may be formed by any known method. Here, the reflow process is performed at 260 캜. It is also possible to form a pin-shaped metal conductor instead of the solder ball.

마지막으로, 도 6의 (C)에 나타내는 바와 같이, 지지 기판(101) 별로 공지의 다이싱 공정에 의해 절단하여 각각의 반도체 디바이스(104)를 분리하였다. 이상과 같이 하여, 복수 반도체 패키지(100a, 100b)가 형성된다.Finally, as shown in Fig. 6 (C), each support substrate 101 is cut by a known dicing process to separate each semiconductor device 104. As described above, a plurality of semiconductor packages 100a and 100b are formed.

또한, 도 3 내지 도 6에 나타내는 제조 공정에서는 제1 배선층(106)에 외부 단자(110)를 설치한 구성으로 하였지만, 도 2에 나타낸 바와 같이, 외부 단자(110)를 형성하기 전에 제2 배선층(108)을 더 형성해도 무방하다.3 to 6, the external terminal 110 is provided in the first wiring layer 106. However, as shown in Fig. 2, before forming the external terminal 110, (108) may be further formed.

이상과 같은 제조 공정을 거쳐, 도 1에 나타내는 본 발명의 반도체 패키지(100)가 완성된다. 본 발명에 따르면, 전술한 소정의 조건을 만족시키는 응력 완화층(102)을 지지 기판(101) 상에 설치한 구성으로 하기 때문에, 그 후의 가열 공정(열경화성 수지의 경화 처리나 솔더 볼의 리플로우)에서, 지지 기판(101)과 제1 봉지(105)와의 사이의 물성치 차이에 기인하는 내부 응력의 발생을 저감시키고, 전체를 통해 휘어짐을 최대한 억제한 반도체 패키지 제조 공정이 실현된다.Through the above-described manufacturing process, the semiconductor package 100 of the present invention shown in Fig. 1 is completed. According to the present invention, since the stress relieving layer 102 that satisfies the above-described predetermined condition is provided on the support substrate 101, the subsequent heating process (the curing of the thermosetting resin or the reflow of the solder ball , The generation of internal stress due to the difference in physical properties between the support substrate 101 and the first encapsulation 105 is reduced, and the semiconductor package manufacturing process in which warping is suppressed as much as possible is achieved.

(제2 실시 형태) (Second Embodiment)

도 7a에, 본 발명의 제2실시형태에 따른 반도체 패키지(200)의 단면도를 나타낸다. 제2실시형태에 따른 반도체 패키지(200)는 응력 완화층(102) 상에 도전층(31)을 설치한 점에서, 제1실시형태의 반도체 패키지(100)와 다르다. 그 외의 점은, 제1실시형태에 따른 반도체 패키지(100)와 동일하다.7A is a cross-sectional view of a semiconductor package 200 according to a second embodiment of the present invention. The semiconductor package 200 according to the second embodiment is different from the semiconductor package 100 according to the first embodiment in that a conductive layer 31 is provided on the stress relieving layer 102. [ The other points are the same as those of the semiconductor package 100 according to the first embodiment.

도 7a에 있어서, 도전층(31)은 구리뿐만 아니라, 알루미늄이나 은 등의 어떠한 재료를 이용해도 무방하지만, 반도체 디바이스(104)로부터의 방열을 효율적으로 실행하기 위해서라도 열전도율이 좋은 금속 재료를 이용하는 것이 바람직하다.7A, the conductive layer 31 may be made of any material such as aluminum or silver as well as copper. However, in order to efficiently conduct heat radiation from the semiconductor device 104, a metal material having a high thermal conductivity is used .

또한, 도 7a에 나타내는 반도체 패키지(200)에서는, 반도체 디바이스(104)의 하측 전체부터의 방열 효과를 높이기 위해서, 도 8a에 나타낸 바와 같이, 반도체 디바이스(104)의 하측에 직사각형(본 실시형태에서는 정사각형)의 도전층(31)을 설치하고 있다. 물론, 도전층(31)의 형상은 사각형에 한정되지 않고, 어떠한 형상이라도 무방하다. 도 8a에 있어서, 점선은 반도체 디바이스(104)의 윤곽을 나타내고 있으며, 도전층(31)보다 내측에 반도체 디바이스(104)를 배치하고 있다.7A, in order to enhance the heat radiating effect from the entire bottom side of the semiconductor device 104, a rectangular shape (in the present embodiment, as shown in FIG. 8A) is formed below the semiconductor device 104 Square) conductive layer 31 is provided. Of course, the shape of the conductive layer 31 is not limited to a square, and any shape may be used. 8A, the dotted line indicates the outline of the semiconductor device 104, and the semiconductor device 104 is disposed inside the conductive layer 31. In this case,

또한, 도전층(31)은 도 7a에 도시한 바와 같이, 상층의 구리 배선(32, 33)과 전기적으로 접속시킬 수 있다. 여기서는, 제2 봉지체(107) 상에 형성된 제2 배선층(108)과 전기적으로 접속시키는 예를 나타냈지만, 제1 봉지체(105) 상에 형성된 제1 배선층(106)과 전기적으로 접속시키는 것도 가능하다. 따라서, 도전층(31)을 배선으로 작동시키거나, 전기 용량(커패시터), 저항, 인덕터 등의 부하 소자로서 기능하게 하는 것도 가능하다.7A, the conductive layer 31 can be electrically connected to the copper interconnects 32 and 33 in the upper layer. Here, the example in which the first plug body 105 is electrically connected to the second wiring layer 108 formed on the second plug body 107 is shown. However, the first plug body 105 may be electrically connected to the first wiring layer 106 It is possible. Therefore, it is also possible to operate the conductive layer 31 with wiring, or to function as a load element such as an electric capacity (capacitor), a resistor, and an inductor.

또한, 도 7b에, 본 발명의 제2실시형태에 따른 반도체 패키지(200a)의 단면도를 나타낸다. 도 7b에 나타낸 바와 같이, 도전층(31a)을 반도체 디바이스(104)의 윤곽의 내측에 설치하는 것도 가능하다. 또한, 본 실시 형태에서는, 도전층(31a)에 의한 단차를 접착재(103a)에 의해 내장하는 구조로 하여, 접착재(103a)를 평탄화층으로 이용한다. 이 경우, 접착재(103a)로는, 반도체 디바이스(104)의 접착시에 충분한 유동성을 갖는 재료를 이용하는 것이 바람직하다. 또한, 반도체 패키지(200a)에서 도 8b에 나타낸 바와 같이, 도전층(31a)의 윤곽은, 반도체 디바이스(104)의 윤곽의 내측에 위치한다.7B is a sectional view of the semiconductor package 200a according to the second embodiment of the present invention. The conductive layer 31a may be provided inside the contour of the semiconductor device 104 as shown in Fig. 7B. In the present embodiment, the stepped portion by the conductive layer 31a is embedded by the adhesive 103a, and the adhesive 103a is used as the planarizing layer. In this case, as the adhesive 103a, it is preferable to use a material having sufficient fluidity at the time of bonding the semiconductor device 104. [ 8B, the outline of the conductive layer 31a is located inside the contour of the semiconductor device 104. In this case,

이상과 같이, 제2실시형태의 반도체 패키지(200, 200a)에 있어서는, 제1실시형태의 반도체 패키지(100)가 발휘하는 효과 이외에도, 도전층(31)을 이용하여 각 반도체 디바이스 사이를 접속하는 배선이나 각종 기능 회로를 구성하는 부하 소자를 형성할 수 있기 때문에, 회로 설계의 자유도를 향상시키는 효과를 발휘한다.As described above, in the semiconductor packages 200 and 200a of the second embodiment, in addition to the effect of the semiconductor package 100 of the first embodiment, The load element constituting the wiring and the various functional circuits can be formed, so that the effect of improving the degree of freedom in circuit design is exerted.

또한, 반도체 디바이스(104)의 하측에 열전도율이 좋은 금속으로 구성되는 도전층을 설치함으로써, 반도체 디바이스(104)로부터의 방열 효과를 높일 수 있어, 방열성이 뛰어나고 신뢰성이 높은 반도체 패키지를 실현할 수 있다.Further, by providing a conductive layer made of a metal having a good thermal conductivity on the lower side of the semiconductor device 104, the heat radiation effect from the semiconductor device 104 can be enhanced, and a semiconductor package with excellent heat dissipation and high reliability can be realized.

(제3실시형태) (Third Embodiment)

도 9a에, 본 발명의 제3실시형태에 따른 반도체 패키지(300)의 단면도를 나타낸다. 제3실시형태에 따른 반도체 패키지(300)는 응력 완화층(120) 상에 설치하는 도전층에 패터닝을 실시하여 최대한 배선으로 이용하는 점에서, 제2실시형태의 반도체 패키지(200)와 다르다. 그 외의 점은, 제2실시형태에 따른 반도체 패키지(200)와 동일하다.9A is a cross-sectional view of a semiconductor package 300 according to a third embodiment of the present invention. The semiconductor package 300 according to the third embodiment differs from the semiconductor package 200 according to the second embodiment in that the conductive layer provided on the stress relieving layer 120 is patterned and used as wiring as much as possible. The other points are the same as those of the semiconductor package 200 according to the second embodiment.

도 9a에 있어서, 도전층(41)은 구리뿐만 아니라, 알루미늄이나 구리 같은 어떠한 재료를 이용해도 무방하다. 도면 중에서는 복수의 도전층(41)으로 분리되어 있는 것처럼 보이지만, 실제로는, 도 10에 나타난 바와 같이 상호 전기적으로 접속되어, 반도체 디바이스에 형성된 소자 사이를 접속하는 배선으로서 기능하거나, 다양한 부하 소자로서 기능하고 있다.In Fig. 9A, the conductive layer 41 may be made of any material such as aluminum or copper as well as copper. In the figure, it appears as if the conductive layers 41 are separated by a plurality of conductive layers 41. Actually, however, they are electrically connected to each other as shown in Fig. 10 to function as wiring for connecting elements formed in the semiconductor device, Function.

도전층(41)으로 형성 가능한 부하 소자로서는, 전기 용량(커패시터), 저항, 인덕터 등을 들 수 있다. 물론, 이것 이외에도 도전층을 패터닝하여 형성할 수 있는 소자라면 어떠한 소자를 형성해도 좋다.Examples of the load element that can be formed by the conductive layer 41 include a capacitor (capacitor), a resistor, and an inductor. Of course, any device may be used as long as it can be formed by patterning the conductive layer.

또한, 도전층(41)은, 도 9a에 나타난 바와 같이, 상층의 구리 배선(42, 43)과 전기적으로 접속시킬 수 있다. 여기서는, 제2 봉지체(107) 상에 형성된 제2 배선층(108)과 전기적으로 접속되는 예를 나타냈지만, 제1 봉지체(105) 상에 형성된 제1 배선층(106)과 전기적으로 접속시키는 것도 가능하다.Further, as shown in Fig. 9A, the conductive layer 41 can be electrically connected to the copper interconnects 42 and 43 in the upper layer. Here, the example in which the first plug body 105 is electrically connected to the second wiring layer 108 formed on the second plug body 107 is shown. However, the first plug body 105 may be electrically connected to the first wiring layer 106 It is possible.

또한, 도 9b에 본 발명의 제3실시형태에 따른 반도체 패키지(300b)의 단면도를 나타낸다. 도 9b에 나타내는 바와 같이, 본 실시 형태에서는, 도전층(41)의 패턴에 의한 단차를 접착재(103b)로 내장하는 구조로 하여, 접착재(103b)를 평탄화층으로 이용한다. 이 경우, 접착재(103b)로는, 반도체 디바이스(104)의 접착시에 충분한 유동성을 갖는 재료를 이용하는 것이 바람직하다. 또한, 도 9c에 본 발명의 제3실시형태에 따른 반도체 패키지(300c)의 단면도를 나타낸다. 도 9c에 나타낸 바와 같이, 본 실시형태에서는, 도전층(41)의 패턴에 의한 단차를 평탄화층(111)으로 내장하는 구조로 하여, 평탄화층(111) 상에 접착재(103)를 통해 반도체 디바이스(104)를 설치하는 구조로 해도 무방하다. 이 때, 평탄화층(111)으로는, 공지의 수지 재료를 이용할 수 있다. 예를 들면, 응력 완화층(102)과 같은 재료를 이용해도 좋고, 제 1 봉지체(105)와 동일한 재료를 이용해도 무방하다.9B is a sectional view of the semiconductor package 300b according to the third embodiment of the present invention. As shown in Fig. 9B, in the present embodiment, the step by the pattern of the conductive layer 41 is embedded with the adhesive 103b, and the adhesive 103b is used as the planarizing layer. In this case, it is preferable to use a material having sufficient fluidity at the time of bonding the semiconductor device 104 as the adhesive 103b. 9C is a sectional view of the semiconductor package 300c according to the third embodiment of the present invention. 9C, in the present embodiment, the planarization layer 111 has a structure in which steps of a pattern of the conductive layer 41 are embedded in the planarization layer 111, (104) may be provided. At this time, as the planarization layer 111, a known resin material can be used. For example, a material such as the stress relieving layer 102 may be used, or the same material as that of the first bag 105 may be used.

이상과 같이, 제3실시형태의 반도체 패키지(300, 300b, 300c)에 있어서는, 제2실시형태의 반도체 패키지(200)가 발휘하는 효과 이외에도, 도전층(41)을 이용하여 각 반도체 디바이스 사이를 접속하는 배선이나 각종 기능 회로를 구성하는 부하 소자를 형성할 수 있기 때문에, 회로 설계의 자유도가 향상되는 효과를 발휘한다.As described above, in the semiconductor packages 300, 300b, and 300c of the third embodiment, in addition to the effect of the semiconductor package 200 of the second embodiment, It is possible to form a wiring element to be connected and a load element constituting various functional circuits, thereby exerting an effect of improving the degree of freedom of circuit design.

(제4실시형태)(Fourth Embodiment)

도 11에, 본 발명의 제4실시형태에 따른 반도체 패키지(400)의 단면도를 나타낸다. 제4실시형태에 따른 반도체 패키지(400)는, 도전층(51)을 반도체 디바이스(104)의 아래에는 설치하지 않은 점에서, 제2실시형태의 반도체 패키지(200)와 다르다. 그 외의 점은, 제2실시형태에 따른 반도체 패키지(200)와 동일하다.11 is a cross-sectional view of a semiconductor package 400 according to a fourth embodiment of the present invention. The semiconductor package 400 according to the fourth embodiment is different from the semiconductor package 200 according to the second embodiment in that the conductive layer 51 is not provided under the semiconductor device 104. [ The other points are the same as those of the semiconductor package 200 according to the second embodiment.

도 11에 도시한 반도체 패키지(400)에서는, 반도체 디바이스(104)의 아래에 도전층(51)을 설치하지 않기 때문에, 도전층(51)의 두께만큼 반도체 디바이스(104)와 지지 기판(101)과의 사이의 거리가 짧아지게 된다. 본 실시 형태의 구조로 하는 경우, 도 12에 나타난 바와 같이, 도전층(51)은 반도체 디바이스(104)보다 약간 큰 면적으로 일부가 도려낸 형태로 되어 있다. 이러한 구조는, 예를 들면, 도전층(51)을 형성한 후, 도전층(51)을 에칭하여 응력 완화층(102)을 노출시키고, 응력 완화층(102)의 노출된 부분에 반도체 디바이스(104)를 설치해도 무방하다.The semiconductor device 104 and the supporting substrate 101 are formed by the thickness of the conductive layer 51 because the conductive layer 51 is not provided under the semiconductor device 104 in the semiconductor package 400 shown in Fig. Is shortened. In the case of the structure of this embodiment, as shown in Fig. 12, the conductive layer 51 is partially cut out in a slightly larger area than the semiconductor device 104. [ This structure can be achieved by, for example, forming the conductive layer 51, then etching the conductive layer 51 to expose the stress relieving layer 102 and exposing the exposed portion of the stress relieving layer 102 to the semiconductor device 104 may be provided.

이 경우에 있어서도, 도전층(51)은 도 11에 도시한 바와 같이, 상층의 구리 배선(52, 53)과 전기적으로 접속시킬 수 있다. 또한, 제2 봉지체(107) 상에 형성된 제2 배선층(108)과 전기적으로 접속시키는 예를 나타냈지만, 제1 봉지체(105) 상에 형성된 제1 배선층(106)과 전기적으로 접속시키는 것도 가능하다.In this case as well, the conductive layer 51 can be electrically connected to the upper copper wiring 52, 53 as shown in Fig. The first plug body 105 is electrically connected to the second wiring layer 108 formed on the second plug body 107. It is also possible to electrically connect the first plug body 105 formed on the first plug body 105 It is possible.

이상과 같이, 제4실시형태의 반도체 패키지(400)에 있어서는, 제1실시형태 및 제2실시형태에 따른 반도체 패키지가 발휘하는 효과 이외에도, 반도체 패키지 전체의 두께를 얇게 할 수 있다는 효과를 발휘한다.As described above, in the semiconductor package 400 of the fourth embodiment, in addition to the effect of the semiconductor package according to the first and second embodiments, the effect of thinning the entire semiconductor package is obtained .

(제5실시형태)(Fifth Embodiment)

도 13은, 본 발명의 제5실시형태에 따른 반도체 패키지(500)의 단면도를 도시한다. 제5실시형태에 따른 반도체 패키지(500)는, 반도체 디바이스(104)의 아래에 접착재(103)를 설치하지 않은 점에서, 제1실시형태의 반도체 패키지(100)와 다르다. 그 외의 점은, 제1실시형태에 따른 반도체 패키지(100)와 동일하다.13 shows a cross-sectional view of a semiconductor package 500 according to a fifth embodiment of the present invention. The semiconductor package 500 according to the fifth embodiment differs from the semiconductor package 100 according to the first embodiment in that an adhesive 103 is not provided under the semiconductor device 104. [ The other points are the same as those of the semiconductor package 100 according to the first embodiment.

본 발명의 제5실시형태에 따른 반도체 패키지(500)에서는, 응력 완화층(120) 상에 반도체 디바이스(104)를 배치함에 있어, 접착재(103)을 이용하지 않고, 직접 응력 완화층(120) 상에 반도체 디바이스(104)를 접착할 수 있다. 구체적으로는 응력 완화층(102)을 구성하는 수지를 설치한 후, 큐어(소성) 공정을 하기 전에 반도체 디바이스(104)를 탑재하고, 이 상태에서 큐어 공정을 실시하면 좋다.In the semiconductor package 500 according to the fifth embodiment of the present invention, in disposing the semiconductor device 104 on the stress relieving layer 120, the stress relieving layer 120 may be directly formed without using the adhesive 103, The semiconductor device 104 can be adhered onto the semiconductor device 104. [ Specifically, after the resin constituting the stress relieving layer 102 is provided, the semiconductor device 104 may be mounted before the curing process, and the curing process may be performed in this state.

이로 인해, 다이 어태치 필름 등의 접착재를 이용할 필요가 없기 때문에, 제1실시형태에 따른 반도체 패키지보다 응력이 발생할 가능성을 저감시킬 수 있으며, 또한 접착재 만큼 두께가 줄기 때문에, 반도체 패키지 소형화를 도모할 수 있다.As a result, there is no need to use an adhesive material such as a die attach film. Therefore, the possibility of stress generation can be reduced and the thickness of the adhesive material can be reduced compared with the semiconductor package according to the first embodiment. .

(제6실시형태) (Sixth Embodiment)

상술한 제1실시형태 내지 제5실시형태에 따른 반도체 패키지에서는, 응력 완화층(102) 상에 반도체 디바이스(104)를 설치하는 구성으로 되어 있으나, 이때 반도체 디바이스(104)를 정확한 위치에 배치할 필요가 있다. 그러나, 지지 기판(101) 상에 응력 완화층(102)을 설치한 경우, 지지 기판(101) 상에 얼라인먼트 마크를 설치한다고 해도 응력 완화층(102)의 존재에 의해 위치 확인이 곤란해질 것으로 예상된다.In the semiconductor packages according to the first to fifth embodiments described above, the semiconductor device 104 is provided on the stress relieving layer 102. At this time, the semiconductor device 104 is disposed at the correct position There is a need. However, when the stress relieving layer 102 is provided on the supporting substrate 101, even if an alignment mark is provided on the supporting substrate 101, the presence of the stress relieving layer 102 makes it difficult to confirm the position do.

따라서, 제6실시형태에 따른 반도체 패키지(600)에서는, 반도체 디바이스(104)를 응력 완화층(120) 상에 배치할 때에 정확한 얼라인먼트를 가능하게 하는 얼라인먼트 마크를 설치하는 것을 특징으로 하고 있다.Therefore, in the semiconductor package 600 according to the sixth embodiment, an alignment mark is provided for enabling accurate alignment when the semiconductor device 104 is placed on the stress relieving layer 120. [

도 14의 (A)는 본 발명의 제6실시형태에 따른 반도체 패키지(600)의 일부를 나타내는 평면도이며, 도 14의 (B)는 도 14의 (A)에 표시된 점선(62)으로 둘러싸인 영역의 확대도이다.14A is a plan view showing a part of the semiconductor package 600 according to the sixth embodiment of the present invention. Fig. 14B is a plan view showing a region surrounded by a dotted line 62 shown in Fig. As shown in FIG.

도 14의 (A)에 있어서, 지지 기판(101) 상에는, 거의 전면에 응력 완화층(102)가 설치되어 있고, 그 위에 복수의 반도체 디바이스(104)가 배치된다. 제6실시형태에 따른 반도체 패키지(600)에서는 응력 완화층(102)의 일부에 개구부(63)를 설치하여, 반도체 디바이스(104)를 배치할 때의 기준이 되는 얼라인먼트 마크로써 이용하는 점에 특징이 있다.14A, on the support substrate 101, a stress relieving layer 102 is provided almost entirely, and a plurality of semiconductor devices 104 are disposed thereon. The semiconductor package 600 according to the sixth embodiment is characterized in that an opening 63 is provided in a part of the stress relieving layer 102 to be used as an alignment mark to be used as a reference for disposing the semiconductor device 104 have.

개구부(63)는, 응력 완화층(120)에 대해 에칭을 실시하여 형성하면 좋고, 레이저 에칭 등 공지의 에칭 기술을 이용할 수 있다. 개구부(63) 그 자체를 얼라인먼트 마크로서 이용할 수도 있지만, 개구부(63)에 의해 노출된 지지 기판(101)의 표면에 하프 에칭 등을 이용하여 홀이나 구멍 등을 설치하여도 무방하다. 이 경우, 응력 완화층(102)의 형성 전에 미리 지지 기판(101)을 에칭하여 홀이나 구멍을 형성하여도 무방하며, 개구부(63)를 형성한 후에 레이저 에칭 등으로 지지 기판(101) 상에 홀이나 구멍을 형성하여도 무방하다.The opening 63 may be formed by etching the stress relieving layer 120, and a known etching technique such as laser etching may be used. The hole 63 itself may be used as an alignment mark, but a hole or a hole may be provided on the surface of the support substrate 101 exposed by the opening 63 by using half etching or the like. In this case, holes or holes may be formed by etching the supporting substrate 101 in advance before forming the stress relieving layer 102. After the opening 63 is formed, the supporting substrate 101 is formed on the supporting substrate 101 by laser etching or the like Holes or holes may be formed.

그러나, 개구부(63)의 사이즈를 필요 이상으로 크게 하면, 그 개구부(63)로부터 응력 완화층(120)이 벗겨질 우려가 있기 때문에, 개구부(63)의 사이즈는 일정한 제한을 두는 것이 바람직하다.However, if the size of the opening 63 is made larger than necessary, the stress relieving layer 120 may be peeled off from the opening 63. Therefore, the size of the opening 63 is preferably limited.

본 발명자들의 실험 결과에서는, 개구부(63)의 한 변이 480㎛(또는 직경 480㎛)를 초과하면 응력 완화층(102)의 신뢰성에 영향을 미치는 것으로 확인되었다. 따라서, 개구부(63)는 한 변이 적어도 480㎛ 이하의 다각형 또는 직경 480㎛ 이하의 원형인 것이 바람직하다. 또한, 개구부(63)의 사이즈의 하한치는 지지 기판의 재질, 개구 가공 정밀도나 다이 어태치 장치의 얼라인먼트 성능에 따라 다소 변동할 가능성이 있기 때문에, 적절히 결정하면 된다.As a result of the experiment conducted by the present inventors, it has been confirmed that the reliability of the stress relieving layer 102 is affected when one side of the opening 63 exceeds 480 탆 (or 480 탆 in diameter). Therefore, it is preferable that one side of the opening 63 is a polygonal shape of at least 480 탆 or a circular shape having a diameter of 480 탆 or less. The lower limit of the size of the opening 63 may be appropriately determined since it may fluctuate somewhat depending on the material of the support substrate, the aperture machining accuracy, and the alignment performance of the die attach apparatus.

여기서, 본 발명자들이 실시한 실험 결과에 관해 설명한다. 본 발명자들은, 도 3 내지 도 6을 이용하여 설명한 프로세스에 따라 반도체 패키지를 제작하고, 제작한 반도체 패키지에 대해, JEDEC 규격의 레벨2에 준거한 습도 신뢰성 테스트(Moisture Reliability Test)를 진행했다. 또한, 반도체 패키지를 제조할 때, 도 14를 이용하여 설명한 바와 같이, 응력 완화층에 형성된 개구부를 얼라인먼트 마크로 이용했다.Here, experimental results performed by the present inventors will be described. The inventors fabricated a semiconductor package according to the process described with reference to Figs. 3 to 6, and conducted a moisture reliability test (Moisture Reliability Test) in accordance with JEDEC standard Level 2 for the produced semiconductor package. Further, at the time of manufacturing the semiconductor package, as described with reference to Fig. 14, the opening formed in the stress relieving layer was used as an alignment mark.

습도 신뢰성 테스트는, 반도체 패키지를 온도 85℃, 습도 60%의 주변환경에서 168시간 방치해 충분히 수분을 포함시킨 후, 최고 온도 260℃의 표준적인 리플로우 조건으로 4회 통과시켜 실시했다. 테스트 후의 평가는, 초음파 영상 장치 (Scanning Acoustic Tomograph: SAT)를 이용하여 실시했다.The humidity reliability test was carried out by allowing the semiconductor package to stand for 168 hours at a temperature of 85 캜 and a humidity of 60%, sufficiently containing water, and then passing it through the standard reflow condition four times at a maximum temperature of 260 캜. The evaluation after the test was performed using an ultrasonic imaging apparatus (Scanning Acoustic Tomograph: SAT).

도 15는, 한 변이 400㎛ 사이즈의 개구부를 형성한 경우에 있어서의 신뢰성 평가 결과이다. 도 16은, 한 변이 500㎛ 사이즈의 개구부를 형성한 경우에 있어서의 신뢰성 평가 결과이다. 도 17은, 한 변이 600㎛ 사이즈의 개구부를 형성한 경우에 있어서의 신뢰성 평가 결과이다.Fig. 15 shows the reliability evaluation results in the case where openings having a size of 400 mu m are formed on one side. Fig. 16 shows the reliability evaluation results in the case where openings of 500 mu m in size are formed on one side. Fig. 17 shows the reliability evaluation results in the case where openings having a size of 600 mu m are formed on one side.

도 15 내지 도 17에 도시한 바와 같이, 개구부의 한 변이 500㎛ 및 600㎛의 경우에는 반도체 패키지의 면 내에 문제가 발생했지만, 개구부의 한 변이 400㎛의 경우에는 문제가 발생하지 않았다. 또한, 본 발명자들은 더 가혹한 조건(JEDEC 규격의 레벨1에 준거한 습도 신뢰성 테스트)을 개구부의 한 변이 400㎛인 반도체 패키지에 대해서 실시하고, 추가 실험 결과의 검증을 실시했다.As shown in Figs. 15 to 17, when one side of the opening portion is 500 mu m and 600 mu m, a problem occurs in the surface of the semiconductor package. However, no problem occurs when one side of the opening portion is 400 mu m. In addition, the present inventors carried out a further severe test (humidity reliability test according to JEDEC standard level 1) for a semiconductor package having 400 mu m side of the opening, and verified further experimental results.

도 18은, 한 변이 400㎛ 사이즈의 개구부에 있어서의 신뢰성 평가 결과이다. 이 신뢰성 평가에서는, 반도체 패키지를 온도 85℃, 습도 85%의 주변환경에서 168시간 방치해 충분히 수분을 포함시킨 후, 최고 온도 260℃의 표준적인 리플로우 조건으로 3회 통과시켜 실시했다. 테스트 후의 평가는 전술한 초음파 영상 장치를 이용하여 실시했다. 그 결과, 도 18에 나타난 바와 같이, JEDEC 규격의 레벨1에 준거한 습도 신뢰성 테스트의 전후에 있어서 반도체 패키지의 외관에 아무런 변화가 없고, 높은 신뢰성을 확보할 수 있는 것으로 확인되었다.Fig. 18 shows a reliability evaluation result in an opening of 400 mu m in size on one side. In this reliability evaluation, the semiconductor package was allowed to stand for 168 hours at a temperature of 85 ° C and a humidity of 85%, sufficiently containing moisture, and then passed through three times under standard reflow conditions at a maximum temperature of 260 ° C. The evaluation after the test was performed using the above-described ultrasonic imaging apparatus. As a result, as shown in Fig. 18, it was confirmed that there was no change in the appearance of the semiconductor package before and after the humidity reliability test conforming to the level 1 of the JEDEC standard, and high reliability could be secured.

이러한 결과와 얼라인먼트 마크를 형성할 때의 가공 정밀도(σ=6㎛)를 고려하면, 500㎛±3σ의 범위는 문제가 발생할 우려가 있다고 생각된다. 즉, 개구부의 한 변이 480㎛(또는 직경 480㎛)를 초과하면 응력 완화층의 신뢰성에 영향을 미치는 것이 확인되었다고 말할 수 있다.Considering these results and the processing accuracy (? = 6 占 퐉) when forming the alignment mark, it is considered that a range of 500 占 퐉 占 3 占 may cause a problem. That is, it can be said that it is confirmed that the reliability of the stress relaxation layer is affected if one side of the opening exceeds 480 탆 (or 480 탆 in diameter).

이상과 같이, 제6실시형태에 따른 반도체 패키지(600)는, 반도체 디바이스(104)의 근방(예를 들면, 반도체 디바이스(104)의 각부)에, 응력 완화층(102)의 에칭에 의해 형성된 개구부(63)를 갖고, 이 개구부(63)를, 반도체 디바이스(104)를 응력 완화층(120) 상에 배치할 때의 얼라인먼트 마크로 이용함으로써, 정확한 얼라인먼트 작업이 가능하게 되어, 반도체 패키지의 제조 공정의 수율이나 신뢰성 향상을 도모할 수 있다.As described above, the semiconductor package 600 according to the sixth embodiment is formed by etching the stress relieving layer 102 in the vicinity of the semiconductor device 104 (for example, each part of the semiconductor device 104) It is possible to perform accurate alignment by using the opening portion 63 as an alignment mark when the semiconductor device 104 is disposed on the stress relieving layer 120, It is possible to improve the yield and reliability.

또한, 개구부(63)를, 한 변이 적어도 480㎛ 이하의 다각형, 또는 직경 480㎛ 이하의 원형(더욱 바람직하게는 한 변이 적어도 400㎛ 이하의 다각형, 또는 직경 400㎛ 이하 원형)으로 함으로써, 응력 완화층(102)의 막 벗겨짐을 방지할 수 있다. 이로 인해, 제1실시형태에서 제5실시형태까지의 반도체 패키지가 구비되는 이점을 손상시키지 않고, 반도체 패키지의 제조 공정의 수율 향상이나 신뢰성 향상을 도모할 수 있다.The openings 63 can be formed by forming a polygonal shape with at least 480 탆 or a circular shape with a diameter of 480 탆 or less (more preferably a polygonal shape with at least 400 탆 or a circular shape with a diameter of 400 탆 or less) Film peeling of the layer 102 can be prevented. This makes it possible to improve the yield and reliability of the manufacturing process of the semiconductor package without impairing the advantages of the semiconductor packages of the first to fifth embodiments.

본 발명자들은, 다음의 조건으로 샘플을 제작하여 신뢰성 시험을 실시하여, 봉지체의 벗겨짐 등이 발생하지 않는 것을 확인했다. The present inventors produced a sample under the following conditions and conducted a reliability test to confirm that the peeling of the plug did not occur.

(실시예 1) (Example 1)

지지 기판: 금속 기판(탄성률: 193GPa@25℃, 100℃) Support substrate: metal substrate (elastic modulus: 193 GPa at 25 DEG C, 100 DEG C)

응력 완화층: 변성 에폭시계 수지 (탄성률: 580MPa@25℃, 4MPa@100℃) Stress relaxation layer: modified epoxy resin (elastic modulus: 580 MPa at 25 DEG C, 4 MPa at 100 DEG C)

봉지체: 에폭시계 수지(탄성률: 16GPa@25℃, 14.7GPa@100℃)Epoxy resin (elastic modulus: 16 GPa at 25 DEG C, 14.7 GPa at 100 DEG C)

(실시예 2) (Example 2)

지지 기판: 금속 기판(탄성률: 193GPa@25℃, 100℃) Support substrate: metal substrate (elastic modulus: 193 GPa at 25 DEG C, 100 DEG C)

응력 완화층: 변성 에폭시계 수지(탄성률: 10MPa@25℃, 0.6MPa@100℃)Stress relaxation layer: Modified epoxy resin (elastic modulus: 10 MPa at 25 DEG C, 0.6 MPa at 100 DEG C)

봉지체: 에폭시계 수지(탄성률: 1.8GPa@25℃, 1GPa@100℃)Epoxy resin (elastic modulus: 1.8 GPa at 25 DEG C, 1 GPa at 100 DEG C)

이상과 같이, 동일 온도 조건하에서, 지지 기판의 탄성률을 A, 응력 완화층의 탄성률을 B, 봉지체의 탄성률을 C라고 한 경우, A＞C＞B 또는 C＞A＞B가 성립되도록 각 탄성률의 관계를 조절함으로써, 지지 기판과 봉지체와의 사이에 발생하는 내부 응력을 저감시켜, 신뢰성이 높은 반도체 패키지를 실현할 수 있다.As described above, when the modulus of elasticity of the support substrate is A, the modulus of elasticity of the stress relieving layer is B, and the modulus of elasticity of the plug is C, under the same temperature condition, the modulus of elasticity It is possible to reduce the internal stress generated between the support substrate and the plug, thereby realizing a highly reliable semiconductor package.

100: 반도체 패키지
101: 지지 기판
102: 응력 완화층
103: 접착재
104: 반도체 디바이스
105: 제1 봉지체
106: 제1 배선층
107: 제2 봉지체
108: 제2 배선층
109: 제3 봉지체
110: 외부 단자
111: 평탄화층100: semiconductor package
101: Support substrate
102: stress relieving layer
103: Adhesive
104: Semiconductor device
105: first bag body
106: first wiring layer
107: second bag body
108: second wiring layer
109: Third bag
110: external terminal
111: planarization layer

Claims (18)

지지 기판,
상기 지지 기판의 주면에 설치된 응력 완화층,
상기 응력 완화층 상에 배치된 반도체 디바이스,
상기 반도체 디바이스를 덮고, 상기 응력 완화층과는 다른 절연 재료로 이루어진 봉지체,
상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선, 및
상기 배선과 전기적으로 접속된 외부 단자,를
구비하는 것을 특징으로 하는 반도체 패키지.
The support substrate,
A stress relieving layer provided on a main surface of the supporting substrate,
A semiconductor device disposed on the stress relieving layer,
A sealing member covering the semiconductor device and made of an insulating material different from the stress relieving layer,
A wiring electrically connected to the semiconductor device through the plug; and
And an external terminal electrically connected to the wiring,
And the semiconductor package.
지지 기판,
상기 지지 기판의 주면에 설치된 응력 완화층,
상기 응력 완화층 상에 설치된 도전층,
상기 도전층 상에 배치된 반도체 디바이스,
상기 반도체 디바이스를 덮고, 상기 응력 완화층과는 다른 절연 재료로 이루어진 봉지체,
상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선, 및
상기 배선과 전기적으로 접속된 외부 단자,를
구비하는 것을 특징으로 하는 반도체 패키지.
The support substrate,
A stress relieving layer provided on a main surface of the supporting substrate,
A conductive layer provided on the stress relieving layer,
A semiconductor device disposed on the conductive layer,
A sealing member covering the semiconductor device and made of an insulating material different from the stress relieving layer,
A wiring electrically connected to the semiconductor device through the plug; and
And an external terminal electrically connected to the wiring,
And the semiconductor package.
지지 기판,
상기 지지 기판의 주면에 설치된 응력 완화층,
상기 응력 완화층 상에 설치된 도전층,
상기 도전층에 둘러싸이고, 또한, 상기 응력 완화층 상에 배치된 반도체 디바이스,
상기 반도체 디바이스를 덮고, 상기 응력 완화층과는 다른 절연 재료로 이루어진 봉지체,
상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선, 및
상기 배선과 전기적으로 접속된 외부 단자,를
구비하는 것을 특징으로 하는 반도체 패키지.
The support substrate,
A stress relieving layer provided on a main surface of the supporting substrate,
A conductive layer provided on the stress relieving layer,
A semiconductor device surrounded by the conductive layer and disposed on the stress relieving layer,
A sealing member covering the semiconductor device and made of an insulating material different from the stress relieving layer,
A wiring electrically connected to the semiconductor device through the plug; and
And an external terminal electrically connected to the wiring,
And the semiconductor package.
제2항 또는 제3항에 있어서,
상기 도전층이, 적어도 캐패시터, 저항, 및 인덕터 중 어느 하나를 구성하는 것을 특징으로 하는 반도체 패키지.
The method according to claim 2 or 3,
Wherein the conductive layer constitutes at least one of a capacitor, a resistor, and an inductor.
제1항 내지 제3항 중 어느 한 항에 있어서,
동일 온도 조건하에서, 상기 지지 기판의 탄성률을 A, 상기 응력 완화층의 탄성률을 B, 상기 봉지체의 탄성률을 C라고 할 때, A＞C＞B 또는 C＞A＞B의 관계가 성립하는 것을 특징으로 하는 반도체 패키지.
4. The method according to any one of claims 1 to 3,
The relationship A>C> B or C>A> B holds when the elastic modulus of the support substrate is A, the elastic modulus of the stress relieving layer is B, and the elastic modulus of the plug is C, under the same temperature condition Wherein the semiconductor package is a semiconductor package.
제5항에 있어서,
상기 응력 완화층의 탄성률은, 실온에서 2GPa 이하, 또한 100℃를 초과하는 온도에서 100MPa 이하인 것을 특징으로 하는 반도체 패키지.
6. The method of claim 5,
Wherein the modulus of elasticity of the stress relieving layer is not more than 2 GPa at room temperature and not more than 100 MPa at a temperature exceeding 100 캜.
제1항 내지 제3항 중 어느 한 항에 있어서,
동일 온도 조건하에서, 상기 지지 기판의 선팽창 계수를 a, 상기 응력 완화층의 선팽창 계수를 b, 상기 봉지체의 선팽창 계수를 c라고 할 때, a≤c＜b 또는 a≒c＜b의 관계가 성립하는 것을 특징으로 하는 반도체 패키지.
4. The method according to any one of claims 1 to 3,
The relationship of a? C <b or a? C <b, where a is the coefficient of linear expansion of the support substrate, b is the coefficient of linear expansion of the stress relieving layer, and c is the coefficient of linear expansion of the plug, And the semiconductor package.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 반도체 디바이스의 주위에, 상기 응력 완화층에 설치된 개구부를 갖는 것을 특징으로 하는 반도체 패키지.
4. The method according to any one of claims 1 to 3,
And an opening provided in the stress relieving layer around the semiconductor device.
제8항에 있어서,
상기 개구부는, 얼라인먼트 마크이며, 적어도 한 변이 480㎛ 이하의 다각형, 또는 직경 480㎛ 이하의 원형인 것을 특징으로 하는 반도체 패키지.
9. The method of claim 8,
Wherein the opening is an alignment mark, and the at least one side is a polygon having a size of 480 탆 or less, or a circle having a diameter of 480 탆 or less.
지지 기판의 주면에 응력 완화층을 형성하는 공정,
상기 응력 완화층 상에, 적어도 하나의 반도체 디바이스를 배치하는 공정,
상기 반도체 디바이스를, 상기 응력 완화층과는 다른 재료로 이루어진 봉지체로 덮는 공정,
상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선을 형성하는 공정, 및
상기 배선과 전기적으로 접속된 외부 단자를 형성하는 공정,을
구비하는 것을 특징으로 하는 반도체 패키지 제조 방법.
A step of forming a stress relieving layer on the main surface of the supporting substrate,
Disposing at least one semiconductor device on the stress relieving layer,
A step of covering the semiconductor device with an encapsulant made of a material different from that of the stress relieving layer,
Forming a wiring through the plug and electrically connected to the semiconductor device; and
Forming an external terminal electrically connected to the wiring;
Wherein the semiconductor package is a semiconductor package.
지지 기판의 주면에 응력 완화층을 형성하는 공정,
상기 응력 완화층 상에, 도전층을 형성하는 공정,
상기 도전층 상에, 적어도 한 개의 반도체 디바이스를 배치하는 공정,
상기 반도체 디바이스를, 상기 응력 완화층과는 다른 재료로 이루어진 봉지체로 덮는 공정,
상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선을 형성하는 공정, 및
상기 배선과 전기적으로 접속된 외부 단자를 형성하는 공정,을
구비하는 것을 특징으로 하는 반도체 패키지 제조 방법.
A step of forming a stress relieving layer on the main surface of the supporting substrate,
A step of forming a conductive layer on the stress relieving layer,
A step of disposing at least one semiconductor device on the conductive layer,
A step of covering the semiconductor device with an encapsulant made of a material different from that of the stress relieving layer,
Forming a wiring through the plug and electrically connected to the semiconductor device; and
Forming an external terminal electrically connected to the wiring;
Wherein the semiconductor package is a semiconductor package.
지지 기판의 주면에 응력 완화층을 형성하는 공정,
상기 응력 완화층 상에 도전층을 형성하는 공정,
상기 도전층을 에칭하여 상기 응력 완화층을 노출시키는 공정,
상기 응력 완화층을 노출시킨 영역에, 적어도 한 개의 반도체 디바이스를 배치하는 공정,
상기 반도체 디바이스를, 상기 응력 완화층과는 다른 재료로 이루어진 봉지체로 덮는 공정,
상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선을 형성하는 공정, 및
상기 배선과 전기적으로 접속된 외부 단자를 형성하는 공정,을
구비하는 것을 특징으로 하는 반도체 패키지 제조 방법.
A step of forming a stress relieving layer on the main surface of the supporting substrate,
A step of forming a conductive layer on the stress relieving layer,
A step of etching the conductive layer to expose the stress relieving layer,
A step of disposing at least one semiconductor device in a region where the stress relieving layer is exposed,
A step of covering the semiconductor device with an encapsulant made of a material different from that of the stress relieving layer,
Forming a wiring through the plug and electrically connected to the semiconductor device; and
Forming an external terminal electrically connected to the wiring;
Wherein the semiconductor package is a semiconductor package.
제11항 또는 제12항에 있어서,
상기 도전층을 패터닝하여, 적어도 캐패시터, 저항, 및 인덕터 중 어느 하나를 형성하는 것을 특징으로 하는 패키지 제조 방법.
13. The method according to claim 11 or 12,
Wherein the conductive layer is patterned to form at least one of a capacitor, a resistor, and an inductor.
제10항 내지 제12항 중 어느 한 항에 있어서,
동일 온도 조건하에서, 상기 지지 기판의 탄성률을 A, 상기 응력 완화층의 탄성률을 B, 상기 봉지체의 탄성률을 C라고 할 때, A＞C＞B 또는 C＞A＞B의 관계가 성립하는 것을 특징으로 하는 반도체 패키지 제조 방법.
13. The method according to any one of claims 10 to 12,
The relationship A>C> B or C>A> B holds when the elastic modulus of the support substrate is A, the elastic modulus of the stress relieving layer is B, and the elastic modulus of the plug is C, under the same temperature condition Wherein the semiconductor package is a semiconductor package.
제14항에 있어서,
상기 응력 완화층의 탄성률은, 실온에서 2GPa 이하, 또한 100℃를 초과하는 온도에서 100MPa 이하인 것을 특징으로 하는 반도체 패키지 제조 방법.
15. The method of claim 14,
Wherein the modulus of elasticity of the stress relieving layer is not more than 2 GPa at room temperature and not more than 100 MPa at a temperature exceeding 100 캜.
제10항 내지 제12항 중 어느 한 항에 있어서,
동일 온도 조건하에서, 상기 지지 기판의 선팽창 계수를 a, 상기 응력 완화층의 선팽창 계수를 b, 상기 봉지체의 선팽창 계수를 c라고 할 때, a≤c＜b 또는 a≒c＜b의 관계가 성립하는 것을 특징으로 하는 반도체 패키지 제조 방법.
13. The method according to any one of claims 10 to 12,
The relationship of a? C <b or a? C <b, where a is the coefficient of linear expansion of the support substrate, b is the coefficient of linear expansion of the stress relieving layer, and c is the coefficient of linear expansion of the plug, Wherein the semiconductor package is formed on the semiconductor substrate.
제10항 내지 제12항 중 어느 한 항에 있어서,
상기 반도체 디바이스 주위에, 상기 응력 완화층을 에칭하여 개구부를 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
13. The method according to any one of claims 10 to 12,
Wherein the stress relieving layer is etched around the semiconductor device to form an opening.
제17항에 있어서,
상기 개구부는, 얼라인먼트 마크이며, 적어도 한 변이 480㎛ 이하의 다각형, 또는 직경 480㎛ 이하의 원형인 것을 특징으로 하는 반도체 패키지 제조 방법.
18. The method of claim 17,
Wherein the opening is an alignment mark and at least one side is polygonal with 480 탆 or less or circular with a diameter of 480 탆 or less.
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