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KR20150112108A - 표시 장치 - Google Patents

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KR20150112108A
KR20150112108A KR1020140035354A KR20140035354A KR20150112108A KR 20150112108 A KR20150112108 A KR 20150112108A KR 1020140035354 A KR1020140035354 A KR 1020140035354A KR 20140035354 A KR20140035354 A KR 20140035354A KR 20150112108 A KR20150112108 A KR 20150112108A
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KR
South Korea
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transistor
node
voltage
sub
light emitting
Prior art date
Application number
KR1020140035354A
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English (en)
Inventor
박경태
안필수
Original Assignee
삼성디스플레이 주식회사
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Publication date
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Priority to US14/488,245 priority patent/US20150279278A1/en
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Abstract

표시 장치가 제공된다. 본 발명의 일 실시예에 따른 표시 장치는 제1 서브 화소와 제2 서브 화소를 포함하는 화소를 포함하고, 상기 제1 서브 화소는 제1 노드와 제2 노드 사이에 연결된 제1 발광 다이오드와, 상기 제1 노드에 제1 초기화 전압을 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 낮추어 상기 제1 발광 다이오드를 턴오프시키는 제1 트랜지스터와, 상기 제1 노드에 제1 구동 전류를 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 높여서 상기 제1 발광 다이오드를 턴온시키는 제2 트랜지스터를 포함하고, 상기 제2 서브 화소는 제2 발광 다이오드를 포함하고, 상기 제1 발광 다이오드의 커패시턴스는 상기 제2 발광 다이오드의 커패시턴스보다 크며, 상기 제1 트랜지스터의 게이트 전극 면적은 상기 제2 트랜지스터의 게이트 전극의 면적보다 작다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치로는 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Displayl), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Electro Luminescent Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 및 음극선관 표시 장치(Cathode Ray Display) 등이 있을 수 있다.
상기 표시 장치 중 유기 발광 표시 장치는 애노드(anode) 전극과 캐소드(cathode) 전극으로부터 각기 제공되는 정공들과 전자들이 상기 애노드 전극과 캐소드 전극 사이에 위치하는 유기층에서 결합하여 생성되는 광을 이용하여 영상, 문자 등의 정보를 나타낼 수 있는 표시 장치를 말한다.
이러한 유기 발광 표시 장치는 자발광 소자인 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 발광 다이오드를 구동하기 위한 복수개의 박막 트랜지스터 및 커패시터(Capacitor)가 형성되어 있다. 각 화소에 형성되어 있는 발광 다이오드는 커패시턴스(Capacitance)를 가진다.
그러나, R화소, G화소, B화소의 발광 다이오드는 각각 다른 크기의 커패시턴스를 가지며, 특히 G화소의 발광 다이오드의 커패시턴스는 R화소 및 B화소의 발광 다이오드의 커패시턴스보다 큰 값을 가진다. 이러한 차이에 의해, 구동 전류의 크기가 작은 저계조에서 보라색(Purple)이 시인되는 경우가 발생할 수 있다.
이에, 본 발명이 해결하고자 하는 과제는 저계조에서 색번짐을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 안정적으로 블랙 데이터에 대응하는 영상을 표시할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는 제1 서브 화소와 제2 서브 화소를 포함하는 화소를 포함하고, 상기 제1 서브 화소는 제1 노드와 제2 노드 사이에 연결된 제1 발광 다이오드와, 상기 제1 노드에 제1 초기화 전압을 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 낮추어 상기 제1 발광 다이오드를 턴오프시키는 제1 트랜지스터와, 상기 제1 노드에 제1 구동 전류를 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 높여서 상기 제1 발광 다이오드를 턴온시키는 제2 트랜지스터를 포함하고, 상기 제2 서브 화소는 제2 발광 다이오드를 포함하고, 상기 제1 발광 다이오드의 커패시턴스는 상기 제2 발광 다이오드의 커패시턴스보다 크며, 상기 제1 트랜지스터의 게이트 전극 면적은 상기 제2 트랜지스터의 게이트 전극의 면적보다 작다.
상기 제1 트랜지스터의 커패시턴스는 상기 제2 트랜지스터의 커패시턴스보다 크다.
상기 제1 트랜지스터의 게이트 전극 면적은 상기 제1 노드와 연결된 제1 트랜지스터의 전극과 상기 제1 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하며, 상기 제2 트랜지스터의 게이트 전극 면적은 상기 제1 노드와 연결된 제2 트랜지스터의 전극과 상기 제2 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함한다.
상기 제1 트랜지스터는 블랙 스캔 신호에 응답하여, 상기 제1 초기화 전압을 상기 제1 노드에 제공하여 상기 제1 발광 다이오드를 턴오프시키며, 상기 제2 트랜지스터는 발광 신호에 응답하여, 상기 구동 전류를 상기 제1 노드에 제공하여 상기 제1 발광 다이오드를 턴온시킨다.
상기 발광 신호와 상기 블랙 스캔 신호는 서로 위상이 반대이다.
상기 제2 서브 화소는 제3 노드와 제4 노드 사이에 연결된 상기 제2 발광 다이오드와, 상기 제3 노드에 제2 초기화 전압을 제공하여, 상기 제3 노드의 전압을 상기 제4 노드의 전압보다 낮추어 상기 제2 발광 다이오드를 턴오프시키는 제3 트랜지스터와, 상기 제3 노드에 제2 구동 전류를 제공하여, 상기 제3 노드의 전압을 상기 제4 노드의 전압보다 높여서 상기 제2 발광 다이오드를 턴온시키는 제4트랜지스터를 더 포함한다.
상기 제1 초기화 전압과 상기 제2 초기화 전압의 크기가 동일하다.
상기 제3 트랜지스터의 커패시턴스와 상기 제4 트랜지스터의 커패시턴스는 실질적으로 동일하다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치는 제1 서브 화소와 제2 서브 화소를 포함하는 화소를 포함하고, 상기 제1 서브 화소는 제1 노드와 제2 노드 사이에 연결된 제1 발광 다이오드와, 상기 제1 노드에 제1 초기화 전압을 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 낮추어 상기 제1 발광 다이오드를 턴오프시키는 제1 트랜지스터와, 상기 제1 노드에 제1 구동 전류를 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 높여서 상기 제1 발광 다이오드를 턴온시키는 제2 트랜지스터를 포함하고, 상기 제2 서브 화소는 제2 발광 다이오드를 포함하고, 상기 제1 발광 다이오드의 커패시턴스는 상기 제2 발광 다이오드의 커패시턴스보다 작으며, 상기 제1 트랜지스터의 게이트 전극 면적은 상기 제2 트랜지스터의 게이트 전극의 면적보다 크다.
상기 제1 트랜지스터의 커패시턴스는 상기 제2 트랜지스터의 커패시턴스보다 작다.
상기 제1 트랜지스터의 게이트 전극 면적은 상기 제1 노드와 연결된 제1 트랜지스터의 전극과 상기 제1 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하며, 상기 제2 트랜지스터의 게이트 전극 면적은 상기 제1 노드와 연결된 제2 트랜지스터의 전극과 상기 제2 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함한다.
상기 제1 트랜지스터는 블랙 스캔 신호에 응답하여, 상기 제1 초기화 전압을 상기 제1 노드에 제공하여 상기 제1 발광 다이오드를 턴오프시키며, 상기 제2 트랜지스터는 발광 신호에 응답하여, 상기 구동 전류를 상기 제1 노드에 제공하여 상기 제1 발광 다이오드를 턴온시킨다.
상기 발광 신호와 상기 블랙 스캔 신호는 서로 위상이 반대이다.
상기 제2 서브 화소는 제3 노드와 제4 노드 사이에 연결된 상기 제2 발광 다이오드와, 상기 제3 노드에 제2 초기화 전압을 제공하여, 상기 제3 노드의 전압을 상기 제4 노드의 전압보다 낮추어 상기 제2 발광 다이오드를 턴오프시키는 제3 트랜지스터와, 상기 제3 노드에 제2 구동 전류를 제공하여, 상기 제3 노드의 전압을 상기 제4 노드의 전압보다 높여서 상기 제2 발광 다이오드를 턴온시키는 제4트랜지스터를 더 포함한다.
상기 제1 초기화 전압과 상기 제2 초기화 전압의 크기가 동일하다.
상기 제3 트랜지스터의 커패시턴스와 상기 제4 트랜지스터의 커패시턴스는 실질적으로 동일하다.
상기 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 표시 장치는 제1 서브 화소와 제2 서브 화소를 포함하는 화소를 포함하고, 상기 제1 서브 화소는 제1 노드와 제2 노드 사이에 연결된 제1 발광 다이오드와, 상기 제1 노드에 제1 초기화 전압을 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 낮추어 상기 제1 발광 다이오드를 턴오프시키는 제1 트랜지스터와, 상기 제1 노드에 제1 구동 전류를 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 높여서 상기 제1 발광 다이오드를 턴온시키는 제2 트랜지스터를 포함하고, 상기 제2 서브 화소는 제3 노드와 제4 노드 사이에 연결된 제2 발광 다이오드와, 상기 제3 노드에 제2 초기화 전압을 제공하여, 상기 제3 노드의 전압을 상기 제4 노드의 전압보다 낮추어 상기 제2 발광 다이오드를 턴오프시키는 제3 트랜지스터와, 상기 제3 노드에 제2 구동 전류를 제공하여, 상기 제3 노드의 전압을 상기 제4 노드의 전압보다 높여서 상기 제2 발광 다이오드를 턴온시키는 제4트랜지스터를 포함하며, 상기 제1 발광 다이오드의 커패시턴스는 상기 제2 발광 다이오드의 커패시턴스보다 크며, 상기 제1 트랜지스터의 게이트 전극 면적은 상기 제2 트랜지스터의 게이트 전극의 면적보다 작으며, 상기 제3 트랜지스터의 게이트 전극 면적은 상기 제4 트랜지스터의 게이트 전극 면적보다 크다.
상기 제1 트랜지스터의 커패시턴스가 상기 제2 트랜지스터의 커패시턴스보다 크며, 상기 제3 트랜지스터의 커패시턴스가 상기 제4 트랜지스터의 커패시턴스보다 작다.
상기 제1 트랜지스터의 게이트 전극 면적은 상기 제1 노드와 연결된 제1 트랜지스터의 전극과 상기 제1 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하며, 상기 제2 트랜지스터의 게이트 전극 면적은 상기 제1 노드와 연결된 제2 트랜지스터의 전극과 상기 제2 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하며, 상기 제3 트랜지스터의 게이트 전극 면적은 상기 제2 노드와 연결된 제3 트랜지스터의 전극과 상기 제3 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하며, 상기 제4 트랜지스터의 게이트 전극 면적은 상기 제2 노드와 연결된 제4 트랜지스터의 전극과 상기 제4 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함한다.
상기 제1 초기화 전압과 상기 제2 초기화 전압의 크기가 동일하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 저계조에서 발광 다이오드의 커패시턴스의 차이에 의한 색변화를 최소화할 수 있다.
또한, 커패시터의 커플링 현상에 의해 발광 다이오드에 더 낮은 블랙 데이터 전압을 인가할 수 있다.
이 본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 구동부의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 RGB화소의 등가 회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 RGB화소의 박막 트랜지스터 및 커패시터의 위치를 개략적으로 도시한 배치도이다.
도 5는 도 4의 하나의 화소의 구체적으로 도시한 배치도이다.
도 6은 도 5의 VIa-VIa'및 VIb-VIb'을 따라 자른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치에 인가되는 신호의 레벨 변화를 도시한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 발광 다이오드에 인가되는 전류 및 전압의 레벨 변화를 도시한 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치에 RGB화소의 등가 회로도이다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치의 RGB화소의 박막 트랜지스터 및 커패시터의 위치를 개략적으로 도시한 배치도이다.
도 11은 도 10의 XIa-XIa'및 XIb-XIb'을 따라 자른 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치의 발광 다이오드에 인가되는 전류 및 전압의 레벨 변화를 도시한 그래프이다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 장치에 RGB화소의 등가 회로도이다.
도 14는 본 발명의 또 다른 실시예에 따른 표시 장치의 RGB화소의 박막 트랜지스터 및 커패시터의 위치를 개략적으로 도시한 배치도이다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 장치에 RGB화소의 등가 회로도이다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치의 RGB화소의 박막 트랜지스터 및 커패시터의 위치를 개략적으로 도시한 배치도이다.
도 17은 본 발명의 또 다른 실시예에 따른 표시 장치에 RGB화소의 등가 회로도이다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치의 RGB화소의 박막 트랜지스터 및 커패시터의 위치를 개략적으로 도시한 배치도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않으며, 다양한 방식의 표시 장치가 사용될 수 있다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다. 도 2는 본 발명의 일 실시예에 따른 구동부의 블록도이다.
도 1 및 도 2를 참조하면, 유기 발광 표시 장치(1000)은 표시 패널(100)을 포함한다.
표시 패널(100)은 복수의 화소(PX) 및 복수의 화소(PX)에 신호들을 전달하기 위한 배선들을 포함할 수 있다. 복수의 화소(PX)는 매트릭스 형상으로 배치될 수 있다. 복수의 화소(PX) 각각은 적색, 녹색 또는 청색 중의 하나의 색으로 발광할 수 있다. 복수의 화소(PX)는 표시 패널(100)의 외부로부터 제공되는 제1 내지 제n 스캔 신호(S1, S2, ... Sn), 제1 내지 제m 데이터 신호(D1, D2, ..., Dm) 및 제1 내지 제n 발광 신호(EM1, EM2, ... EMn)에 의하여 발광이 제어될 수 있다. 제1 내지 제n 스캔 신호(S1, S2, ... Sn)은 복수의 화소(PX) 각각이 제1 내지 제m 데이터 신호(D1, D2, ..., Dm)를 수신할 지 여부를 제어할 수 있다. 제1 내지 제m 데이터 신호(D1, D2, ... Dm)는 복수의 화소(PX) 각각이 발광하는 휘도에 관한 정보를 포함할 수 있다. 제1 내지 제m 발광 신호(EM1, EM2, ... EMn)는 복수의 화소(PX) 각각의 발광 여부를 제어할 수 있다.
배선들은 제1 내지 제n 스캔 신호(S1, S2, ... Sn), 제1 내지 제m 데이터 신호(D1, D2, ... Dm), 제1 내지 제m 발광 신호(EM1, EM2, ... EMn) 및 초기화 전압(VINIT)을 전달하기 위한 배선들을 포함할 수 있다. 제1 내지 제n 스캔 신호(S1, S2, ... Sn) 및 제1 내지 제m 발광 신호(EM1, EM2, ... EMn)를 전달하기 위한 배선들은 복수의 화소의(PX)의 행 방향으로 연장되도록 배치될 수 있다. 제1 내지 제m 데이터 신호(D1, D2, ... Dm)를 전달하기 위한 배선들은 복수의 화소(PX)의 열 방향으로 연장되도록 배치될 수 있다. 초기화 전압(VINIT)을 전달하기 위한 배선들은 복수의 화소(PX)의 행 방향으로 연장되도록 배치될 수 있다. 초기화 전압(VINT)을 전달하기 위한 배선들은 지그재그 형태로 형성될 수 있다.
유기 발광 표시 장치(1000)는 구동부 및 전원 생성부(15)를 더 포함할 수 있다.
구동부는 타이밍 제어부(11), 데이터 구동부(12), 스캔 구동부(13) 및 발광 제어부(14)를 포함할 수 있다. 타이밍 제어부(11)는 외부로부터 영상 데이터를 수신하여 그에 대응되도록 스캔 구동부(13)를 제어할 수 있는 스캔 구동부 제어 신호(SCS), 데이터 구동부(12)를 제어할 수 있는 데이터 구동부 제어 신호(DCS) 및 발광 구동부(14)를 제어할 수 있는 발광 구동부 제어 신호(ECS)를 생성할 수 있다.
데이터 구동부(12)는 데이터 구동부 제어 신호(DCS)를 수신하여 그에 대응되도록 제1 내지 제m 데이터 신호(D1, D2, ... Dm)를 생성할 수 있다.
스캔 구동부(13)는 스캔 구동부 제어 신호(SCS)를 수신하여 그에 대응되도록 제1 내지 제n 스캔 신호(S1, S2, ... Sn)를 생성할 수 있다.
발광 구동부(14)는 발광 구동부 제어 신호(ECS)를 수신하여, 그에 대응되도록 제1 내지 제n 발광 신호(EM1, EM2, ... EMn)를 생성할 수 있다.
전원 생성부(15)는 초기화 전압(VINT), 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)을 생성하여 표시 패널(100)에 제공할 수 있다. 몇몇 실시예에 의하면, 초기화 전압(VINT), 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)은 가변될 수 있으며, 타이밍 제어부(11)는 초기화 전압(VINT), 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)이 가변되도록 전원 생성부(15)을 제어할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 RGB화소의 등가 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 화소는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함할 수 있다. 제1 서브 화소는, 예컨데 빨강색(Red)의 영상 데이터가 표시되는 R화소일 수 있다. 제2 서브 화소는, 예컨데 초록색(Green)의 영상 데이터가 표시되는 G화소일 수 있다. 제3 서브 화소는, 예컨데 파랑색(Blue)의 영상 데이터가 표시되는 B화소일 수 있다. 다만, 도 3은 3개의 서브 화소를 포함하는 표시 장치를 도시하고 있으나, 이에 한정되지 않으며, 복수의 서브 화소를 포함할 수 있다.
각 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소는 복수의 신호(Dm, Sn, Sn-1, Em, ELVDD, ELVSS, VINT)가 인가되며, 복수의 신호가 인가되는 복수개의 박막 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 및 스토리지 커패시터(storage capacitor, Cst) 및 발광 다이오드(light emitting diode, OLED)를 포함할 수 있다.
본 실시예에서는 제2 서브 화소, 예컨대 G화소는 제2 노드(N2)와 제2 전원 전압(ELVSS) 단자 사이에 연결된 제2 서브 화소의 발광 다이오드(OLED_G)와, 상기 제1 노드에 초기화 전압(VINT)을 제공하여, 제2 노드(N2)의 전압을 제2 전원 전압(ELVSS)보다 낮추어 제2 서브 화소의 발광 다이오드(OLED_G)를 턴-오프시키는 제2 서브 화소의 제7 트랜지스터(T7Ga)와, 제2 노드(N2)에 제1 구동 전류(Id_Ga)를 제공하여, 제2 노드(N2)의 전압을 제2 전원 전압(ELVSS)보다 높여서 제2 서브 화소의 발광 다이오드(OLED_G)를 턴-온시키는 제2 서브 화소의 제6 트랜지스터(T6Ga)를 포함할 수 있다.
제3 서브 화소, 예컨대 B화소는 제3 노드(N3)와 제2 전원 전압(ELVSS) 단자 사이에 연결된 제3 서브 화소의 발광 다이오드(OLED_B)와, 제3 노드(N3)에 초기화 전압(VINT)을 제공하여, 제3 노드(N3)의 전압을 제2 전원 전압(ELVSS)보다 낮추어 제3 서브 화소의 발광 다이오드(OLED_B)를 턴-오프시키는 제3 서브 화소의 제7 트랜지스터(T7Ba)와, 제3 노드(N3)에 제2 구동 전류(Id_Ba)를 제공하여, 제3 노드의 전압을 제2 전원 전압(ELVSS)보다 높여서 제3 서브 화소의 발광 다이오드(OLED_B)를 턴-온시키는 제3 서브 화소의 제6 트랜지스터(T6Ba)를 포함할 수 있다.
제2 서브 화소의 발광 다이오드의 커패시턴스(Coled_G)와 제3 서브 화소의 발광 다이오드의 커패시턴스(Coled_B)보다 클 수 있다. 발광 다이오드의 커패시턴스가 크면, 발광 다이오드가 충전되어 턴-온되는데 걸리는 시간이 오래 걸려, 저계조에서는 제2 서브 화소, 예컨대 초록색(Green) 영상을 표시하는 화소의 발광 다이오드(OLED_G)는 발광하지 않는다. 즉, 파랑색(Blue) 및 빨강색(Red) 영상을 표시하는 화소의 발광 다이오드(OLED_R, OLED_B)만 발광하여, 보라색(purple)이 시인되는 현상이 발생할 수 있다.
이러한 보라색이 시인되는 현상을 방지하기 위해, 제2 서브 화소의 발광 다이오드(OLED_G)가 충전되는 속도를 높이는 방법이 있다. 제2 서브 화소의 발광 다이오드(OLED_G)가 충전되는 속도를 높이기 위해서, 제2 서브 화소의 발광 다이오드(OLED_G)에 인가되는 초기화 전압(VINT)의 레벨을 높일 수 있다. 다만, 제2 서브 화소의 발광 다이오드(OLED_G)에 인가되는 초기화 전압(VINT)의 레벨만을 조정하는 것은 제조상의 문제를 초래할 수 있다. 그러므로, 제2 서브 화소의 제7 트랜지스터의 커패시턴스(C7Ga)와 제2 서브 화소의 제6 트랜지스터의 커패시턴스(C6Ga)의 값을 조절하여, 제2 서브 화소의 발광 다이오드(OLED_G)가 충전되는 속도를 높일 수 있다.
제1 서브 화소(R), 제2 서브 화소(G) 및 제3 서브 화소(B)는 각각 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로써 역할을 할 수 있다. 제1 트랜지스터의 게이트 전극(도 5의 '125'은 스토리지 커패시터(Cst)의 일단과 연결될 수 있고, 제1 트랜지스터(T1)의 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD)과 연결되어 있으며, 제1 트랜지스터(T1)의 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 다이오드(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DM)를 전달받아 발광 다이오드(OLED)에 구동 전류(Id)를 공급할 수 있다. 발광 다이오드(OLED)에 흐르는 전류의 크기는 구동 트랜지스터(Td)의 소스 전극과 게이트 전극 간의 전위차(Vgs)에 대응될 수 있다.
제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(도 5의 '121'과 연결될 수 있고, 제2 트랜지스터(T2)의 소스 전극은 데이터 라인(도 5의 '171'과 연결되어 있으며, 제2 트랜지스터(T2)의 드레인 전극은 제1 트랜지스터(T1)의 소스 전극과 연결되어 있으면서 제5 박막 트랜지스터(T5)을 경유하여 제1 전원 전압(ELVDD)과 연결되어 있다. 이러한 제2 트랜지스터(T2)는 스캔 라인(도 5의 '121'을 통해 전달받은 스캔 신호에 따라 턴-온되어 데이터 라인(Dm)으로 전달된 데이터 신호(DM)을 제1 트랜지스터(T1)의 소스 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(도 5의 '121'에 연결되어 있고, 제3 트랜지스터(T3)의 소스 전극은 제1 트랜지스터(T1)의 드레인 전극과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 발광 다이오드(OLED)의 애노드(anode) 전극과 연결되어 있으며, 제3 트랜지스터(T3)의 드레인 전극은 스토리지 커패시터(Cst)의 일단, 제4 트랜지스터(T4)의 드레인 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 이러한 제3 트랜지스터(T3)는 스캔 라인(도 5의 '121'을 통해 전달받은 스캔 신호에 따라 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다.
제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인(도 5의 '122'과 연결되어 있고, 제4 트랜지스터(T4)의 소스 전극은 초기화 전압(VINT)과 연결될 수 있으며, 제4 트랜지스터(T4)의 드레인 전극은 스토리지 커패시터(Cst)의 일단, 제3 트랜지스터(T3)의 드레인 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결될 수 있다. 이러한 제4 트랜지스터(T4)는 이전 스캔 라인(도 5의 '122'을 통해 전달받은 이전 스캔 신호(도 5의 '122'에 따라 턴-온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극(도 5의 '125'의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(도 5의 '123'과 연결되어 있으며, 제5 트랜지스터(T5)의 소스 전극은 제1 전원 전압(ELVDD)과 연결되어 있고, 제5 트랜지스터(T5)의 드레인 전극은 제1 트랜지스터(T1)의 소스 전극 및 제2 트랜지스터(T2)의 드레인 전극과 연결되어 있다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(도 5의 '123'과 연결되어 있으며, 제6 트랜지스터(T6)의 소스 전극은 제1 트랜지스터(T1)의 드레인 전극 및 제3 트랜지스터(T3)의 소스 전극과 연결될 수 있고, 제6 트랜지스터(T6)의 드레인 전극은 발광 다이오드(OLED)의 애노드(anode) 전극과 전기적으로 연결될 수 있다. 이러한 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 라인(도 5의 '123'을 통해 전달받은 발광 제어 신호에 따라 동시에 턴-온되어 제1 전원 전압(ELVDD)이 발광 다이오드(OLED)에 전달되어 발광 다이오드(OLED)에 구동 전류(Id)가 흐르게 된다. 제6 트랜지스터(T6)는 커패시턴스(C6Ra, C6Ga, C6Ba)를 가질 수 있다.
제7 트랜지스터(T7)의 게이트 전극은 블랙 신호 라인(도 5의 '128'과 연결되어 있고, 제7 트랜지스터(T7)의 소스 전극은 제6 트랜지스터(T6)의 드레인 전극 및 발광 다이오드(OLED)의 애노드 전극과 함께 연결되어 있고, 제7 트랜지스터(T7)의 드레인 전극은 초기화 전압(VINT) 및 제4 트랜지스터(T4)의 소스 전극에 함께 연결되어 있다. 제7 트랜지스터(T7)는 커패시턴스(C7Ra, C7Ga, C7Ba)를 가질 수 있다.
제7 트랜지스터(T7)는 블랙 신호 라인(도 5의 '128'으로부터 블랙 스캔 신호(BS)를 전달받는다. 블랙 스캔 신호(BS)는 제7 트랜지스터(T7)를 항상 턴-오프시킬 수 있는 소정 레벨의 전압으로서, 제7 트랜지스터(T7)는 트랜지스터 오프 레벨의 전압을 게이트 전극에 전달받게 됨으로써, 제7 트랜지스터(T7)가 항상 턴-오프되고, 오프된 상태에서 구동 전류(Id)의 일부는 제7 트랜지스터(T7)를 통해 빠져나가게 한다.
블랙 영상을 표시하는 제1 트랜지스터(T1)의 최소 전류가 구동 전류로 흐를 경우에도 발광 다이오드(OLED)가 발광하게 된다면 제대로 블랙 영상이 표시되지 않을 수 있다. 따라서, 본 발명의 일 실시예에 따른 발광 표시 장치의 제7 트랜지스터(T7)는 제1 트랜지스터(T1)의 최소 전류의 일부를 발광 다이오드 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다. 여기서 제1 트랜지스터의 최소 전류란 제1 트랜지스터의 게이트-소스 전압(Vgs)이 문턱 전압(Vth)보다 작아서 제1 트랜지스터가 오프되는 조건에서의 전류를 의미한다. 이렇게 제1 트랜지스터를 오프시키는 조건에서의 최소 구동 전류가 발광 다이오드에 전달되어 블랙 휘도의 영상으로 표현될 수 있다.
블랙 영상을 표시하는 최소 구동 전류가 흐르는 경우 우회 전달의 영향이 큰 반면, 일반 영상 또는 화이트 영상과 같은 영상을 표시하는 큰 구동 전류가 흐를 경우에는 우회 전류의 영향이 거의 없다고 할 수 있다. 따라서, 블랙 영상을 표시하는 구동 전류가 흐를 경우에 구동 전류(Id)로부터 제7 트랜지스터(T7)를 통해 빠져나온 우회 전류의 전류량만큼 감소된 발광 다이오드의 발광 전류(Ioled)는 블랙 영상을 확실하게 표현할 수 있는 수준으로 최소의 전류량을 가질 수 있다. 따라서, 제7 트랜지스터를 이용하여 정확한 블랙 휘도 영상을 구현하여 콘트라스트비(Contrast Ratio)를 향상시킬 수 있다.
제2 서브 화소의 제6 트랜지스터의 커패시턴스(C6Ga)와 제2 서브 화소의 제7 트랜지스터의 커패시턴스(C7Ga)의 크기는 제2 서브 화소의 제6 트랜지스터의 게이트 전극의 면적과 제2 서브 화소의 제7 트랜지스터의 게이트 전극의 면적에 따라 달라질 수 있다. 트랜지스터의 커패시턴스는 상기 트랜지스터의 면적에 반비례한다. 또한, 상기 게이트 전극의 면적은 게이트 전극의 면적을 의미하나, 이에 한정되지 않고 게이트 전극과 드레인 전극 또는 게이트 전극과 소스 전극간에 중첩되는 면적을 의미할 수 있다.
이하에서 도 7을 참조하여, 본 발명의 일 실시예에 따른 발광 표시 장치의 한 화소의 구체적인 동작 과정을 상세히 설명한다.
우선, 초기화 기간 동안 이전 스캔 라인(도 5의 '121'을 통해 로우 레벨(low level)의 이전 스캔 신호가 공급된다. 그러면, 로우 레벨의 이전 스캔 신호에 대응하여 제4 트랜지스터(T4)가 턴-온(Turn-on)되며, 제4 트랜지스터(T4)를 통해 초기화 전압(VINT)이 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 초기화 전압(VINT)에 의해 제1 트랜지스터(T1)가 초기화된다.
이 후, 데이터 프로그래밍 기간 중 스캔 라인을 통해 로우 레벨의 스캔 신호(Sn)가 공급된다. 그러면, 로우 레벨의 스캔 신호(Sn)에 대응하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온된다. 이때, 제1 트랜지스터(T1)는 턴-온된 제3 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터 라인(Dm)으로부터 공급된 데이터 신호(DM)에서 제1 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 제1 트랜지스터(T1)의 게이트 전극에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다. 이후, 발광 기간 동안 발광 제어선(Emn)으로부터 공급되는 발광 제어 신호가 하이 레벨에서 로우 레벨로 변경된다. 그러면, 발광 기간 동안 로우 레벨의 발광 제어 신호에 의해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온될 수 있다.
그러면, 제1 트랜지스터(T1)의 게이트 전극의 전압과 제1 전원 전압(ELVDD) 간의 전압차에 따르는 구동 전류(Id)가 발생하고, 제6 트랜지스터(T6)를 통해 구동 전류(Id)가 발광 다이오드(OLED)에 공급된다. 발광 기간동안 스토리지 커패시터(Cst)에 의해 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)은 '(Dm+Vth)-ELVDD'으로 유지되고, 제1 트랜지스터(T1)의 전류-전압 관계에 따르면, 구동 전류(Id)는 소스-게이트 전압에서 문턱 전압을 차감한 값의 제곱 '(Dm-ELVDD)'에 비례한다. 따라서 구동 전류(Id)는 제1 트랜지스터(T1)의 문턱 전압(Vth)에 관계 없이 결정된다.
발광 스캔 신호(Emn)는 이전 스캔 신호(Sn-1)와 스캔 신호(Sn)가 순차적으로 로우 레벨의 신호를 공급되는 동안, 하이 레벨의 신호를 공급한다. 즉, 이전 스캔 신호(Sn-1)와 스캔 신호(Sn)에 의해 제2 내지 제4 트랜지스터(T2, T3, T4)가 턴-온되는 동안, 제5 내지 제6 트랜지스터(T5, T6)는 턴-오프된다.
블랙 스캔 신호(BS)는 발광 신호(Emn)과 반대의 위상을 가지며, 발광 신호(Emn)가 하이 레벨을 가지는 동안 로우 레벨의 신호를 인가하여, 발광 다이오드(OLED)의 애노드 단자에 초기화 전압(VINT)을 인가한다.
본 발명의 일 실시예인 도 3의 유기 발광 표시 장치의 회로도에 한정되지 않을 수 있다.
이하, 도 4 및 도 5를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 화소의 상세 구조에 대해서 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 RGB화소의 박막 트랜지스터 및 커패시터의 위치를 개략적으로 도시한 배치도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소는 제1 서브 화소(R), 제2 서브 화소(G), 제3 서브 화소(B)를 포함할 수 있다. 또한, 각 서브 화소는 스캔 신호(Sn), 이전 스캔 신호(Sn-1), 발광 제어 신호(Em), 초기화 전압(VINT) 및 블랙 신호(BS)를 인가받을 수 있다. 행 방향을 따라 형성되어 있는 스캔 라인(도 5의 '121', 이전 스캔 라인(도 5의 '122', 발광 제어 라인(도 5의 '123', 초기화 전압 라인(도 5의 '124' 및 블랙 신호 라인(도 5의 '128'을 포함하고, 스캔 라인(도 5의 '121', 이전 스캔 라인(도 5의 '122', 발광 제어 라인(도 5의 '123' 및 초기화 전압 라인(도 5의 '124' 모두와 교차하고 있으며 화소에 데이터 신호(Dm) 및 구동 전압(ELVDD)을 각각 인가하는 데이터 라인(171) 및 구동 전압 라인(172)을 포함할 수 있다.
또한, 각 서브 화소는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 스토리지 커패시터(Cst), 그리고 발광 다이오드(OLED, 도 6의 '70'를 포함할 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 반도체층(도 5의 '131'을 따라 형성될 수 있다. 이러한 반도체층(131)은 폴리 실리콘으로 이루어지며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함할 수 있다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다. 이러한 반도체층은 제1 트랜지스터(T1)에 형성되는 제1 반도체층(131a), 제2 트랜지스터(T2)에 형성되는 제2 반도체층(131b), 제3 트랜지스터(T3)에 형성되는 제3 반도체층(131c), 제4 트랜지스터(T4)에 형성되는 제4 반도체층(131d), 제5 트랜지스터(T5)에 형성되는 제5 반도체층(131e), 제6 트랜지스터(T6)에 형성되는 제6 반도체층(131f) 및 제7 트랜지스터(T7)에 형성되는 제7 반도체층(131g)을 포함할 수 있다.
도 4는 제2 서브 화소의 제6 트랜지스터(T6G)에 형성되는 제6 반도체층(131f)의 크기가 제2 서브 화소(G)의 다른 트랜지스터들의 반도체층(131)보다 크게 형성되어 있는 것을 도시한다. 도 4는 제1 서브 화소의 제6 트랜지스터(T6G)의 게이트 전극 면적을 변형하였으나, 이에 한정되지 않고, 제2 서브 화소의 제7 트랜지스터(T7G)의 게이트 전극 면적 또는 제2 서브 화소의 제6 트랜지스터(T6G)의 게이트 전극 면적 및 제2 서브 화소의 제7 트랜지스터(T7G)의 게이트 전극 면적을 모두 변형할 수 있다.
제2 서브 화소의 발광 다이오드(OLED_G)는 내부 커패시턴스(Coled)가 다른 서브 화소의 발광 다이오드보다 크므로, 제6 트랜지스터(T6)와 제7 트랜지스터(T7)의 커패시턴스를 조절하여, 제1 노드(N1)의 전압의 크기를 보상할 수 있다.
내부 커패시턴스(Coled)가 상이한 서브 화소의 발광 다이오드(OLED)를 보상할 수 있는지 여부는 발광 다이오드(OLED)의 애노드 단자(Anode)가 연결되어 있는 제1 노드(N1)의 전압의 크기를 연산하여 알 수 있다. 이하, 도 8을 참조하여, 발광 다이오드(OLED)의 제1 노드(N1)의 전압 레벨의 변화와 제1 노드(N1)에 전류의 크기를 상세히 설명한다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 제2 서브 화소의 발광 다이오드에 인가되는 전류 및 전압의 레벨 변화를 도시한 그래프이다.
발광 신호(Emn)가 로우 레벨을 갖는 구간동안 제2 노드(N2)의 전압은 발광 다이오드(OLED_G)의 발광 절대 전위 이상의 레벨을 유지할 수 있다. 또한, 발광 다이오드(OLED_G)에 흐르는 전류(Ioled) 역시 일정하게 유지될 수 있다.
발광 신호(Emn)가 하이 레벨로 변하는 순간, 블랙 스캔 신호(BS)도 로우 레벨로 떨어지며, 제2 노드(N2)의 전압은 초기화 전압(VINT)으로 급격하게 하강한다. 또한 발광 다이오드(OLED_G)에 흐르는 전류(I) 역시 제2 노드(N2)의 전압과 유사한 형태로 줄어든다.
발광 신호(Emn)가 다시 로우 레벨로 하강하는 순간, 블랙 스캔 신호(BS)는 하이 레벨로 상승한다. 블랙 스캔 신호(BS)가 하이 레벨의 신호를 인가하므로, 제7 트랜지스터(T7G)는 턴-오프되어, 제2 노드(N2)에 더 이상 초기화 전압(VINT)를 제공하지 않는다. 발광 신호(Emn)에 의해 제6 트랜지스터(T6G)가 턴-온되어, 제2 노드(N2)에 구동 전류(Id_G)를 인가하며, 제2 노드(N2)에 발광 다이오드(OLED_G)의 발광 절대 전위 이상의 레벨을 제공한다. 다만, 발광 다이오드(OLED_G), 제6 트랜지스터 및 제7 트랜지스터가 갖는 내부 커패시턴스에 의해 커플링이 발생할 수 있다. 커플링이 발생하는 순간의 전류(I)의 크기는 급격하게 상승하나, 이내 안정적인 레벨로 떨어진다. 커플링이 발생하는 순간의 제2 노드(N2)의 전압은 제6 트랜지스터의 커패시턴스(C6Ga)와 제7 트랜지스터의 커패시턴스(C7Ga)에 의해 상승하거나, 하강할 수 있다. 제2 노드(N2)의 전압의 크기는 연산 가능하며, 제2 노드(N2)의 전압 크기는 아래의 수학식 1을 따른다.
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상기 [수학식 1]의 첫번째 항은 리키지 전류에 의한 제2 노드(N2)의 전압 변화를 의미한다. [수학식 1]의 두번째 항은 초기화 전압(VINT)이 인가되었을 때의 제2 노드(N2)의 전압 변화를 의미한다. 그리고 [수학식 1]의 마지막 항은 발광 다이오드, 제6 트랜지스터 및 제7 트랜지스터의 커플링에 의한 제2 노드(N2)의 전압 변화를 의미한다.
상기 [수학식 1]의 첫번째 항은 제6 트랜지스터가 턴-온되는 신호가 인가되지 않았음에도 발생할 수 있는 누설 전류(Ileak)에 의해 제2 노드(N2)의 전압이 상승할 수 있음을 의미한다.
상기 [수학식 1]의 두번째 항은 제7 트랜지스터가 턴-온되어 제2 노드(N2)에 초기화 전압(VINT)이 인가되면, 제2 노드(N2)는 초기화 전압(VINT)와 동일한 크기의 전압을 가질 수 있다. 제7 트랜지스터가 턴-오프되면 두번째 항을 제외한 다른 항들의 영향으로 제2 노드(N2)의 전압은 상승 또는 하강할 수 있다.
상기 [수학식 1]의 마직막 항은 발광 다이오드, 제6 트랜지스터 및 제 7 트랜지스터가 갖는 내부 커패시턴스에 의해 커플링된 제2 노드(N2)의 전압을 의미한다. 커플링에 의한 전압 변화의 크기는 각 트랜지스터의 게이트 전극에 인가되는 전압의 스윙폭에 비례할 수 있다. 또한, 제6 트랜지스터의 커패시턴스(C6)와 제7 트랜지스터의 커패시턴스(C7)의 크기에 따라 커플링에 의한 전압 변화가 양의 값 또는 음의 값을 가질 수 있다.
상기 [수학식 1]을 정리하면, 제7 트랜지스터의 커패시턴스(C7)의 크기가 제6 트랜지스터의 커패시턴스(C6)의 크기보다 크면, 상기 [수학식 1]의 마지막 항은 양의 값을 가지므로, 제2 노드(N2)의 전압을 높일 수 있다. 그러므로, 초기화 전압(VINT)의 값을 조절하지 않고 발광 다이오드(OLED)를 빠르게 발광시킬 수 있다.
또한, 제7 트랜지스터의 커패시턴스(C7)의 크기가 제6 트랜지스터의 커패시턴스(C6)의 크기보다 작으면, 상기 [수학식 1]의 마지막 항은 음의 값을 가지므로, 제2 노드(N2)의 전압을 낮출 수 있다. 그러므로, 초기화 전압(VINT)의 값을 조절하지 않고도 발광 다이오드(OLED)의 발광 절대 전위보다 낮은 제2 노드(N2)의 전압을 확보할 수 있다. 상기 발광 다이오드(OLED)의 발광 절대 전위는 제2 전원 전압(ELVSS)와 발광 다이오드(OLED)의 문턱전압을 합한 전압을 의미한다. 제2 노드(N2)의 전압이 상기 발광 절대 전위보다 낮으면, 발광 다이오드의 턴-오프되어 빛을 발하지 못한다.
다시 도 4로 돌아오면, 제2 서브 화소의 제6 트랜지스터의 게이트 전극의 면적은 제2 서브 화소의 제7 트랜지스터의 게이트 전극의 면적보다 크다. 그러므로, 제2 서브 화소의 제6 트랜지스터의 커패시턴스(C6Ga)는 제2 서브 화소의 제7 트랜지스터의 커패시턴스(C7Ga)보다 작다. 그러므로, 제2 서브 화소의 제1 노드(N1)의 전압은 커플링 효과에 의해 초기화 전압(VINT)보다 높은 전압을 가지며, 빠르게 발광 다이오드(OLED_G)를 발광시킬 수 있다. 이는 도 8에의 제1 노드(N1)에서의 전압 레벨 그래프를 통해서 확인할 수 있다.
이하, 도 5를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 G화소의 구조에 대해서 상세하게 설명한다.
도 5를 참조하면, 제1 트랜지스터(T1)는 제1 반도체층(131a), 제1 게이트 전극(125a), 제1 소스 전극(176a) 및 제2 드레인 전극(177a)을 포함한다. 제1 반도체층(131a)은 굴곡되어 형성될 수 있다. 제1 게이트 전극(125a)과 중첩하여 위에 스토리지 커패시터(Cst)가 형성될 수 있다. 스토리지 커패시터(Cst)는 제2 게이트 절연막(142)을 사이에 두고 배치되는 제1 스토리지 축전판(125a)과 제2 스토리지 축전판(127)을 포함할 수 있다. 여기서, 제1 게이트 전극(125a)은 제1 스토리지 축전판(125a)의 역할도 동시에 하며, 제2 게이트 절연막(142)은 유전체가 되며, 스토리지 커패시터(Cst)에서 축전된 전하와 양 축전판(125a, 127) 사이의 전압에 의해 스토리지 커패시턴스(Storage Capacitance)가 결정될 수 있다.
제1 스토리지 축전판(125a)은 인접한 화소와 분리되어 사각 형상으로 형성될 수 있으며, 스캔 라인(121), 이전 스캔 라인(122), 발광 제어 라인(123), 제2 게이트 전극(125b), 제3 게이트 전극(125c), 제5 게이트 전극(125e), 제6 게이트 전극(125f)과 동일한 물질로 동일한 층에 형성될 수 있다. 다만, 이에 한정되지 않으며, 다른 공정에 의해 서로 상이한 층에 형성될 수 있다.
제2 스토리지 축전판(127)은 인접한 화소와 연결되어 있으며, 초기화 전압 라인(124)과 동일한 물질로 동일한 층에 형성될 수 있다.
제2 트랜지스터(T2)는 제2 반도체층(131b), 제2 게이트 전극(125b), 제2 소스 전극(176b) 및 제2 드레인 전극(177b)을 포함한다. 제2 소스 전극(176b)은 데이터 라인(171)에서 돌출된 부분이며, 제2 드레인 전극(177b)은 제2 반도체층(131b)에서 불순물이 도핑된 제2 드레인 영역(177b)에 해당한다.
제3 트랜지스터(T3)는 제3 반도체층(131c), 제3 게이트 전극(125c), 제3 소스 전극(176c) 및 제3 드레인 전극(177c)을 포함하고, 제3 소스 전극(176c)은 제3 반도체층(131c)에서 불순물이 도핑된 제3 소스 영역(176c)에 해당하고, 제3 드레인 전극(177c)은 제3 반도체층(131c)에서 불순물이 도핑된 제3 드레인 영역(177c)에 해당한다. 제3 게이트 전극(125c)는 별도의 듀얼 게이트 전극(25)을 형성하여 누설 전류(leakage current)를 방지할 수 있다.
제4 트랜지스터(T4)는 제4 반도체층(131d), 제4 게이트 전극(125d), 제4 소스 전극(176d) 및 제4 드레인 전극(177d)을 포함한다. 제4 드레인 전극(177d)은 제4 반도체층(131d)에서 불순물이 도핑된 제4 드레인 영역(177d)에 해당한다. 제4 소스 전극(176d)은 제4 연결선(78)을 통해 제4 전압선(124)와 연결되어 있다. 제4 연결선(78)의 일단은 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(161)을 통해 제4 전압선(124)과 연결되어 있고, 제4 연결선(78)의 타단은 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(161)을 통해 제4 소스 전극(176d)과 연결되어 있다.
제5 박막 트랜지스터(T5)는 제5 반도체층(131e), 제5 게이트 전극(125e), 제5 소스 전극(176e) 및 제5 드레인 전극(177e)을 포함한다. 제5 소스 전극(176e)은 구동 전압선(172)의 일부분이고, 제5 드레인 전극(177e)은 제5 반도체층(131e)에서 불순물이 도핑된 제5 드레인 영역(177e)에 해당한다.
제6 박막 트랜지스터(T6)는 제6 반도체층(131f), 제6 게이트 전극(125f), 제6 소스 전극(176f) 및 제6 드레인 전극(177f)을 포함한다. 제6 소스 전극(176f)은 제6 반도체층(131f)에서 불순물이 도핑된 제6 소스 영역(176f)에 해당한다.
제1 트랜지스터(T1)의 구동 반도체층(131a)의 일단은 제2 반도체층(131b) 및 제3 반도체층(131c)과 연결되어 있으며, 제1 반도체층(131a)의 타단은 제5 반도체층(131e) 및 제6 반도체층(131f)과 연결되어 있다. 따라서, 제1 소스 전극(176a)은 제2 드레인 전극(177b) 및 제5 드레인 전극(177e)과 연결되고, 제1 드레인 전극(177a)은 제3 소스 전극(176c) 및 제6 소스 전극(176f)과 연결될 수 있다.
스토리지 커패시터(Cst)의 제1 스토리지 축전판(125a)은 연결 부재(174)을 통해 보상 드레인 전극(177c) 및 초기화 드레인 전극(177d)과 함께 연결되어 있다. 이러한 연결 부재(174)는 데이터선(171)과 동일한 층에 형성되어 있으며, 연결 부재(174)의 일단은 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(166)을 통해 보상 드레인 전극(177c) 및 초기화 드레인 전극(177d)과 연결되며, 연결 부재(174)의 타단은 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(167)을 통해 제1 스토리지 축전판(125a)과 연결될 수 있다.
스토리지 커패시터(Cst)의 제2 스토리지 축전판(127)은 층간 절연막(160)에 형성된 접촉 구멍(168)을 통해 공통 전압선(172)과 연결되어 있다. 한편, 제2 트랜지스터(T2)는 발광시키고자 하는 화소를 선택하는 스위칭 소자로 사용된다. 제2 게이트 전극(125b)은 스캔 라인(121)에 연결되어 있고, 제2 소스 전극(176b)은 데이터 라인(171)에 연결되어 있으며, 제2 드레인 전극(177b)은 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)와 연결될 수 있다.
그리고, 제6 트랜지스터(T6)의 제6 드레인 전극(177f)은 보호막(180)에 형성된 접촉 구멍(181)를 통해 유기 발광 다이이드(70)의 화소 전극(191)과 직접 연결될 수 있다.
제7 트랜지스터(T7)는 제7 반도체층(131g), 제7 게이트 전극(125g), 제7 소스 전극(176g) 및 제7 드레인 전극(177g)을 포함할 수 있다. 제7 소스 전극(176g)은 제7 반도체층(131g)에서 불순물이 도핑된 제7 드레인 영역(177g)에 해당하고, 제7 드레인 전극(177g)은 제7 반도체층(131g)에서 불순물이 도핑된 제7 드레인 영역(177g)에 해당한다. 제7 소스 전극(176g)은 제6 드레인 영역(133f)과 직접 연결될 수 있다.
제7 반도체층(131g)은 제1 반도체층(131a), 제2 반도체층(131b), 제6 반도체층(131f) 등과 동일한 층에 형성되어 있고, 제7 반도체층(131g) 위에는 제1 게이트 절연막(141)이 형성되어 있다. 제1 게이트 절연막(141) 위에는 제7 제어선(128)의 일부인 제7 게이트 전극(125g)이 형성되어 있고, 제7 게이트 전극(125g) 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 형성될 수 있다.
도 6은 도 5의 VIa-Via'및 VIb-Vib'을 따라 자른 단면도이다.
도 6의 a-a'의 단면도를 참조하면, 기판(110) 위에는 버퍼층(111)이 형성될 수 있고, 기판(110)은 유리, 석영, 세라믹, 플라스틱 등으로 이루어진 절연성 기판으로 형성될 수 있다.
버퍼층(111) 위에는 제7 반도체층(131g)이 형성될 수 있으며, 제7 반도체층(131g)은 서로 마주보는 제7 소스 전극(176g) 및 제7 드레인 전극(177g)과 콘택트 홀에 의해서 전기적으로 연결될 수 있다.
제7 반도체층(131g) 및 버퍼층(111) 상에는 제1 게이트 절연막(141)이 형성될 수 있으며, 제1 게이트 절연막(141)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 등으로 형성될 수 있다.
제1 게이트 절연막(141) 상에는 제7 게이트 전극(125g), 초기화 전압 라인(124) 및 초기화 연결선(78)이 형성될 수 있다. 제7 게이트 전극(125g)은 블랙 신호 라인의 일부를 사용할 수 있으며, 제7 반도체층(131g)의 제1 채널 영역과 중첩하여 형성될 수 있다. 제7 게이트 전극(125g)는 제1 길이(L7a)와 제1 너비(미도시)의 면적을 가질 수 있다. 제7 게이트 전극(125g)의 면적에 따라 제7 트랜지스터(T7)의 커패시턴스(C7)가 결정될 수 있다. 초기화 전압 라인(124) 역시 제1 게이트 절연막(141) 상에 형성될 수 있으며, 제7 게이트 전극(125g)과 동일한 층에 형성될 수 있으며, 동일한 물질로 구성될 수 있다.
게이트 전극(125g), 초기화 전압 라인(124), 초기화 연결선(78) 및 제1 게이트 절연막(141) 상에는 제2 게이트 절연막(142)이 형성될 수 있다.
제2 게이트 절연막(142) 상에는 제7 소스 전극(176g) 및 제7 드레인 전극(177g)이 형성될 수 있다. 제7 드레인 전극(177g)은 콘택트 홀을 통해 초기화 전압 라인(124)과 전기적으로 연결될 수 있어, 블랙 스캔 신호(BS)에 따라 제7 소스 전극(176g)에 초기화 전압(VINT)를 제공할 수 있다.
제7 소스 전극(176g) 및 제7 드레인 전극(177g)은 상에는 보호막(180)이 형성될 수 있다.
보호막(180) 상에는 블랙 매트릭스(미도시)와 같은 차단 부재가 형성될 수 있으나, 이에 한정되지 않는다.
이하, 도 6의 b-b'의 단면도를 참조하여 제6 트랜지스터와 제7 트랜지스터의 구조상의 차이를 설명한다. 이미 도 6의 a-a'에서 설명한 동일한 도면 부호 또는 구성은 생략한다.
버퍼층(111) 위에는 제6 반도체층(131f)이 형성될 수 있으며, 제6 반도체층(131f)은 서로 마주보는 제6 소스 전극(176f) 및 제6 드레인 전극(177f)과 콘택트 홀에 의해서 전기적으로 연결될 수 있다.
제1 게이트 절연막(141) 상에는 제6 게이트 전극(125f) 이 형성될 수 있다. 제6 게이트 전극(125f)은 발광 신호 라인(123)의 일부를 사용할 수 있으며, 제6 반도체층(131f)의 제1 채널 영역과 중첩하여 형성될 수 있다. 제6 게이트 전극(125f)는 제2 길이(L6a)와 제2 너비(미도시)에 의한 면적을 가질 수 있다. 제6 게이트 전극(125f)의 면적에 따라 제6 트랜지스터(T6)의 커패시턴스(C6)가 결정될 수 있다.
즉, 제7 게이트 전극의 제1 너비(미도시)와 제6 게이트 전극(125f)의 제2 너비(미도시)가 동일하다고 가정하면, 제6 게이트 전극의 면적은 제7 게이트 전극의 면적보다 크다. 그러므로, 제6 트랜지스터(T6)의 커패시턴스(C6)는 제7 트랜지스터(T7)의 커패시턴스(C7)보다 작다고 할 것이다.
제6 소스 전극(176f) 및 제6 드레인 전극(177f)은 상에는 보호막(180)이 형성될 수 있다.
보호막(180) 상에는 화소 전극(191), 유기 발광층(271) 및 공통 전극(270)을 포함하는 유기 발광 다이오드(70)가 형성될 수 있다.
화소 전극(191)은 정공 주입 전극인 애노드이며, 공통 전극(270)은 전자 주입 전극인 캐소드가 될 수 있으나, 반드시 이에 한정되는 것은 아니며, 유기 발광 표시 장치의 구동 방법에 따라 화소 전극(191)이 캐소드가 되고, 공통 전극(270)이 애노드가 될 수도 있다. 화소 전극(191) 및 공통 전극(270)으로부터 각각 정공과 전자가 유기 발광층(271) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
유기 발광층(271)은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물로 이루어질 수 있다. 또한, 유기 발광층(271)은 발광층과, 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL), 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 포함하는 다중막으로 형성될 수 있다. 이들 모두를 포함할 경우, 정공 주입층이 양극인 화소 전극(191) 상에 배치되고, 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다. 공통 전극(270)은 반사형 도전성 물질로 형성되므로 배면 발광형의 유기 발광 표시 장치가 될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치에 RGB화소의 등가 회로도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치의 화소는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함할 수 있다. 제1 서브 화소는, 예컨데 빨강색의 영상 데이터가 표시되는 R화소일 수 있다. 제2 서브 화소는, 예컨데 초록색의 영상 데이터가 표시되는 G화소일 수 있다. 제3 서브 화소는, 예컨데 파랑색의 영상 데이터가 표시되는 B화소일 수 있다. 다만, 도 9은 3개의 서브 화소를 포함하는 표시 장치를 도시하고 있으나, 이에 한정되지 않으며, 복수의 서브 화소를 포함할 수 있으며, 제1 내지 3 서브 화소가 각각 다른 색의 영상 데이터를 표시하는 화소일 수 있다.
본 실시예에서는 제1 서브 화소, 예컨대 R화소는 제1 노드(N1)와 제2 전원 전압(ELVSS) 단자 사이에 연결된 제1 서브 화소의 발광 다이오드(OLED_R)와, 상기 제1 노드(N1)에 초기화 전압(VINT)을 제공하여, 제1 노드의 전압을 제2 전원 전압(ELVSS)보다 낮추어 제1 서브 화소의 발광 다이오드(OLED_B)를 턴-오프시키는 제7 트랜지스터(T7Rb)와, 제1 노드(N1)에 제1 구동 전류(Id_Rb)를 제공하여, 제1 노드(N1)의 전압을 제2 전원 전압(ELVSS)보다 높여서 제2 서브 화소의 발광 다이오드(OLED_G)를 턴-온시키는 제6 트랜지스터(T6Rb)를 포함할 수 있다.
제1 서브 화소의 발광 다이오드(OLED_R)의 커패시턴스(Coled_R)와 제2 서브 화소의 발광 다이오드(OLED_G)의 커패시턴스(Coled_G)는 상이할 수 있으며, 제2 서브 화소의 발광 다이오드(OLED_G)의 커패시턴스(Coled_G)가 제1 서브 화소의 발광 다이오드(OLED_R)의 커패시턴스(Coled_R)보다 크다.
제1 서브 화소의 제6 트랜지스터(T6R)의 게이트 전극은 발광 신호(Em)를 인가받으며, 제1 서브 화소의 제6 트랜지스터(T6)의 소스 전극은 제1 서브 화소의 제1 트랜지스터(T1R)의 드레인 전극 및 제3 트랜지스터(T3R)의 소스 전극과 연결될 수 있고, 제1 서브 화소의 제6 트랜지스터(T6Rb)의 드레인 전극은 제1 서브 화소의 발광 다이오드(OLED_R)의 애노드(anode)와 전기적으로 연결될 수 있다. 이러한 제1 서브 화소의 제5 트랜지스터(T5R) 및 제6 트랜지스터(T6Rb)는 발광 제어 라인을 통해 전달받은 발광 신호(Em)에 따라 동시에 턴-온되어 제1 전원 전압(ELVDD)이 발광 다이오드(OLED_R)에 전달되어 발광 다이오드(OLED_R)에 제1 서브 화소의 구동 전류(Id_R)가 흐르게 된다. 제6 트랜지스터(T6Rb)는 커패시턴스(C6Rb)를 가질 수 있다.
제1 서브 화소의 제7 트랜지스터(T7Rb)의 게이트 전극은 블랙 신호 라인(도5의 '124')과 연결되어 있고, 제1 서브 화소의 제7 트랜지스터(T7R)의 소스 전극은 제1 서브 화소의 제6 트랜지스터(T6Rb)의 드레인 전극 및 발광 다이오드(OLED_R)의 애노드와 함께 연결되어 있고, 제1 서브 화소의 제7 트랜지스터(T7Rb)의 드레인 전극은 초기화 전압(VINT) 및 제1 서브 화소의 제4 트랜지스터(T4R)의 소스 전극에 함께 연결되어 있다. 제1 서브 화소의 제7 트랜지스터(T7Rb)는 커패시턴스(C7Rb)를 가질 수 있다.
제1 서브 화소의 제6 트랜지스터의 커패시턴스(C6Rb)와 제1 서브 화소의 제7 트랜지스터(T7R)의 커패시턴스(C7Rb)의 크기는 제1 서브 화소의 제6 트랜지스터(T6Rb)의 게이트 전극의 면적과 제1 서브 화소의 제7 트랜지스터(T7Rb)의 게이트 전극의 면적에 따라 달라질 수 있다. 트랜지스터의 커패시턴스는 상기 트랜지스터의 면적에 반비례한다. 또한, 상기 게이트 전극의 면적은 게이트 전극의 면적을 의미하나, 이에 한정되지 않고 게이트 전극과 드레인 전극 또는 게이트 전극과 소스 전극간에 중첩되는 면적을 의미할 수 있다.
그 밖의 제1 서브 화소의 구성에 대한 설명은 동일한 식별 부호를 갖는 도 3 내지 도 5에서 설명한 제2 서브 화소의 구성에 대한 설명과 실질적으로 동일하므로, 생략하도록 한다.
본 발명의 일 실시예인 도 9의 유기 발광 표시 장치의 회로도에 한정되지 않을 수 있다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치의 RGB화소의 박막 트랜지스터 및 커패시터의 위치를 개략적으로 도시한 배치도이다. 도 12는 본 발명의 다른 실시예에 따른 표시 장치의 발광 다이오드에 인가되는 전류 및 전압의 레벨 변화를 도시한 타이밍도이다.
도 10은 도 4의 화소의 구성과 유사하며, 도 12는 도 8의 그래프와 유사하므로, 동일한 식별 부호, 구성 및 동작에 대한 설명은 생략하도록 한다.
도 10을 참조하면, 제1 서브 전극의 제1 트랜지스터(T1R), 제1 서브 전극의 제2 트랜지스터(T2R), 제1 서브 전극의 제3 트랜지스터(T3R), 제1 서브 전극의 제4 트랜지스터(T4R), 제1 서브 전극의 제5 트랜지스터(T5R), 제1 서브 전극의 제6 트랜지스터(T6R) 및 제1 서브 전극의 제7 트랜지스터(T7R)는 반도체층(도 5의 '131')을 따라 형성될 수 있다.
도 10은 제1 서브 전극의 제6 트랜지스터(T6R)에 형성되는 제1 서브 전극의 제6 게이트 전극의 면적이 제2 서브 화소 및 제3 서브 화소의 제6 트랜지스터(T6G, T6B)에 형성되는 제2 서브 화소 및 제3 서브 화소의 제6 게이트 전극의 면적보다 작으며, 제1 서브 전극의 다른 트랜지스터들(T1R, T2R, T3R, T4R, T5R, T7R)의 게이트 전극 면적보다 작게 형성되어 있는 것을 도시한다. 트랜지스터의 게이트 전극의 면적은 트랜지스터의 내부 커패시턴스에 반비례하는 바, 제1 서브 전극의 제6 트랜지스터의 커패시턴스(C6Rb)는 제1 서브 전극의 제7 트랜지스터의 커패시턴스(C7Rb)보다 클 수 있다. 도 10은 제1 서브 화소의 제6 트랜지스터(T6G)의 게이트 전극 면적을 변형하였으나, 이에 한정되지 않고, 제2 서브 화소의 제7 트랜지스터(T7G)의 게이트 전극 면적 또는 제2 서브 화소의 제6 트랜지스터(T6G)의 게이트 전극 면적 및 제2 서브 화소의 제7 트랜지스터(T7G)의 게이트 전극 면적을 모두 변형할 수 있다.
제1 서브 화소의 발광 다이오드(OLED_R)는 내부 커패시턴스(Coled_R)가 제2 서브 화소의 발광 다이오드의 내부 커패시턴스(Coled_G)보다 작으므로, 제1 서브 화소의 발광 다이오드(OLED_R)는 제2 서브 화소의 발광 다이오드(OLED_G)보다 빠르게 턴-온될 수 있다.
다만, 제1 서브 화소의 발광 다이오드(OLED_R)는 내부 커패시턴스(Coled_R)가 제2 서브 화소의 발광 다이오드의 내부 커패시턴스(Coled_G)보다 작아 제1 서브 화소에 발생할 수 있는 누설 전류(leakage current)에 영향을 많이 받으므로, 초기화 전압(VINT)이 인가되어도, 검정색(Black)의 영상을 표시할 수 없는 경우가 발생할 수 있다. 그러므로, 블랙 데이터에 대응하는 색을 표시하기 위해, 초기화 전압(VINT)를 낮출 수 있다. 다만, 제1 서브 화소에 인가되는 초기화 전압(VINT)만을 낮추는 것은 제조 상의 난관이 있으므로, 제1 서브 화소의 발광 다이오드(OLED_R), 제1 서브 화소의 제6 트랜지스터(T6Rb) 및 제1 서브 화소의 제7 트랜지스터(T7Rb)의 내부 커패시턴스의 커플링 현상을 이용할 수 있다.
이하, 도 12를 참조하여, 제1 서브 화소의 발광 다이오드(OLED_R)에서 발생하는 커플링 현상을 상세히 설명하고자 한다.
발광 신호(Emn)가 하이 레벨로 상승하고 일정 시간이 지나, 다시 로우 레벨로 하강하는 순간, 제1 서브 화소의 제7 트랜지스터(T7G)는 턴-오프되어, 제1 노드(N1)에 더 이상 초기화 전압(VINT)를 제공하지 않는다. 발광 신호(Emn)에 의해 제6 트랜지스터(T6G)가 턴-온되어, 제1 노드(N1)에 구동 전류(Id_R)를 인가하며, 제1 노드(N1)에 발광 다이오드(OLED_R)의 발광 절대 전위 이상의 레벨을 제공한다. 다만, 발광 다이오드(OLED_R), 제6 트랜지스터 및 제7 트랜지스터가 갖는 내부 커패시턴스에 의해 커플링이 발생할 수 있다. 커플링이 발생하는 순간의 전류(I)의 크기는 급격하게 상승하나, 이내 안정적인 레벨로 떨어진다. 커플링이 발생하는 순간의 제1 노드(N1)의 전압은 제1 서브 전극의 제6 트랜지스터의 커패시턴스(C6Rb)와 제1 서브 전극의 제7 트랜지스터의 커패시턴스(C7Rb)에 의해 상승하거나, 하강할 수 있다. 제1 노드(N1)의 전압의 크기는 연산 가능하며, 제1 노드(N1)의 전압 크기는 앞서 설명한 수학식 1을 따른다.
상기 [수학식 1]의 마직막 항은 발광 다이오드, 제6 트랜지스터 및 제 7 트랜지스터가 갖는 내부 커패시턴스에 의해 커플링된 제1 노드(N1)의 전압을 의미한다. 제6 트랜지스터의 커패시턴스(C6)와 제7 트랜지스터의 커패시턴스(C7)의 크기에 따라 커플링에 의한 전압 변화가 양의 값 또는 음의 값을 가질 수 있다.
상기 [수학식 1]을 정리하면, 제7 트랜지스터의 커패시턴스(C7)의 크기가 제6 트랜지스터의 커패시턴스(C6)의 크기보다 작으면, 상기 [수학식 1]의 마지막 항은 음의 값을 가지므로, 제1 노드(N1)의 전압을 낮출 수 있다. 그러므로, 초기화 전압(VINT)의 값을 조절하지 않고도 발광 다이오드(OLED)의 발광 절대 전위보다 낮은 제1 노드(N1)의 전압을 확보할 수 있다. 상기 발광 다이오드(OLED)의 발광 절대 전위는 제2 전원 전압(ELVSS)와 발광 다이오드(OLED)의 문턱전압을 합한 전압을 의미한다.
도 12로 돌아오면, 제2 노드(N2)의 전압 레벨은 커플링에 의해 초기화 전압(VINT)보다 낮게 떨어지며, 안정적으로 블랙 데이터에 대응하는 영상을 표시할 수 있다.
다시 도 10으로 돌아오면, 제1 서브 화소의 제6 트랜지스터의 게이트 전극의 면적은 제1 서브 화소의 제7 트랜지스터의 게이트 전극의 면적보다 작다. 그러므로, 제1 서브 화소의 제6 트랜지스터의 커패시턴스(C6Rb)는 제1 서브 화소의 제7 트랜지스터의 커패시턴스(C7Rb)보다 작은 값을 가질 수 있다. 다만, 상기 게이트 전극의 면적은 게이트 전극의 면적을 의미하나, 이에 한정되지 않고 게이트 전극과 드레인 전극 또는 게이트 전극과 소스 전극간에 중첩되는 면적을 의미할 수 있다.
또한, 제1 서브 화소의 제6 트랜지스터(T6R)의 게이트 전극 면적을 변형하였으나, 이에 한정되지 않고, 제1 서브 화소의 제7 트랜지스터(T7R)의 게이트 전극 면적 또는 제1 서브 화소의 제6 트랜지스터(T6R)의 게이트 전극 면적 및 제1 서브 화소의 제7 트랜지스터(T7R)의 게이트 전극 면적을 모두 변형할 수 있다.
본 발명의 또 다른 실시예에 따르면, 제1 서브 화소의 발광 다이오드(OLED_R)에 블랙 휘도의 영상을 표시할 수 있다.
도 11은 도 10의 XIa-XIa' 및 XIb-XIb'선을 따라 자른 단면도이다.
도 11을 참조하면, 버퍼층(111) 위에는 제6 반도체층(131f)이 형성될 수 있으며, 제6 반도체층(131f)은 서로 마주보는 제6 소스 전극(176f) 및 제6 드레인 전극(177f)과 콘택트 홀에 의해서 전기적으로 연결될 수 있다.
제1 게이트 절연막(141) 상에는 제6 게이트 전극(125f) 이 형성될 수 있다. 제6 게이트 전극(125f)는 제3 길이(L6b)와 제3 너비(미도시)의 면적을 가질 수 있다. 제6 게이트 전극(125f)의 면적에 따라 제6 트랜지스터(T6)의 커패시턴스(C6)가 결정될 수 있다.
즉, 제7 게이트 전극의 제3 너비(미도시)와 제6 게이트 전극(125f)의 제4 너비(미도시)가 동일하다고 가정하면, 제6 게이트 전극의 면적은 제7 게이트 전극의 면적보다 작다. 그러므로, 제6 트랜지스터(T6)의 커패시턴스(C6)는 제7 트랜지스터(T7)의 커패시턴스(C7)보다 크다고 할 것이다.
도 11의 구성에 대한 설명은 동일한 식별 부호를 갖는 도 6에서 설명한 단면도의 구성에 대한 설명과 실질적으로 동일하므로, 생략하도록 한다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 장치에 RGB화소의 등가 회로도이다. 도 14는 본 발명의 또 다른 실시예에 따른 표시 장치의 RGB화소의 박막 트랜지스터 및 커패시터의 위치를 개략적으로 도시한 배치도이다.
도 13을 참조하면, 제1 서브 전극의 제6 트랜지스터와 제1 서브 전극의 제7 트랜지스터의 크기를 변형할 수 있다. 또한 제2 서브 전극의 제6 트랜지스터와 제1 서브 전극의 제7 트랜지스터의 크기를 변형할 수 있다.
본 발명의 또 다른 실시예인 도 13의 유기 발광 표시 장치의 회로도에 한정되지 않을 수 있다.
도 14를 참조하면, 제1 서브 전극 내지 제3 서브 전극의 제6 게이트 전극의 면적은 서로 상이할 수 있다. 즉, 도 14는 제1 서브 전극의 제6 트랜지스터의 제6 게이트 전극(T6Rc)의 면적이 가장 작으며, 제2 서브 전극의 제6 트랜지스터의 제6 게이트 전극(T6Gc)의 면적이 가장 크며, 제3 서브 전극의 제6 트랜지스터의 제6 게이트 전극(T6Bc)의 면적이 중간 크기임을 도시한다. 트랜지스터의 게이트 전극의 면적은 트랜지스터의 내부 커패시턴스에 반비례하는 바, 제2 서브 전극의 제6 트랜지스터의 커패시턴스(C6Gc), 제3 서브 전극의 제6 트랜지스터의 커패시턴스(C6Bc), 제1 서브 전극의 제6 트랜지스터의 커패시턴스(C6Rc) 순으로 커패시턴스의 크기가 커진다.
상기 트랜지스터의 게이트 전극의 면적은 게이트 전극의 면적을 의미하나, 이에 한정되지 않고 게이트 전극과 드레인 전극 또는 게이트 전극과 소스 전극간에 중첩되는 면적을 의미할 수 있다.
또한, 제1 서브 화소 및 제2 서브 화소의 제6 트랜지스터(T6G)의 게이트 전극 면적을 변형하였으나, 이에 한정되지 않고, 제1 서브 화소 및 제2 서브 화소의 제7 트랜지스터(T7G)의 게이트 전극 면적 또는 제1 서브 화소 및 제2 서브 화소의 제6 트랜지스터(T6G)의 게이트 전극 면적 및 제1 서브 화소 및 제2 서브 화소의 제7 트랜지스터(T7G)의 게이트 전극 면적을 모두 변형할 수 있다.
그 밖의 제1 서브 화소 내지 제3 서브 화소의 구성에 대한 설명은 동일한 식별 부호를 갖는 도 3 내지 도 5의 설명과 실질적으로 동일하므로, 생략하도록 한다.
본 발명의 또 다른 실시예에 따르면, 제2 서브 화소의 발광 다이오드(OLED_G)의 저계조의 색변화를 방지할 수 있으며, 제1 서브 화소의 발광 다이오드(OLED_R)에 블랙 휘도의 영상을 표시할 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 장치에 RGB화소의 등가 회로도이다. 도 16은 본 발명의 또 다른 실시예에 따른 표시 장치의 RGB화소의 박막 트랜지스터 및 커패시터의 위치를 개략적으로 도시한 배치도이다.
도 15를 참조하면, 제2 서브 전극의 제6 트랜지스터와 제2 서브 전극의 제7 트랜지스터의 크기를 변형할 수 있다. 또한 제3 서브 전극의 제6 트랜지스터와 제3 서브 전극의 제7 트랜지스터의 크기를 변형할 수 있다.
본 발명의 또 다른 실시예인 도 15의 유기 발광 표시 장치의 회로도에 한정되지 않을 수 있다.
도 16을 참조하면, 제1 서브 전극 내지 제3 서브 전극의 제6 게이트 전극의 면적은 서로 상이할 수 있다. 즉, 도 16은 제3 서브 전극의 제6 트랜지스터의 제6 게이트 전극(T6Bc)의 면적이 가장 작으며, 제2 서브 전극의 제6 트랜지스터의 제6 게이트 전극(T6Gc)의 면적이 가장 크며, 제1 서브 전극의 제6 트랜지스터의 제6 게이트 전극(T6Rc)의 면적이 중간 크기임을 도시한다. 트랜지스터의 게이트 전극의 면적은 트랜지스터의 내부 커패시턴스에 반비례하는 바, 제2 서브 전극의 제6 트랜지스터의 커패시턴스(C6Gc), 제1 서브 전극의 제6 트랜지스터의 커패시턴스(C6Rc), 제3 서브 전극의 제6 트랜지스터의 커패시턴스(C6Bc) 순으로 커패시턴스의 크기가 커진다.
상기 트랜지스터의 게이트 전극의 면적은 게이트 전극의 면적을 의미하나, 이에 한정되지 않고 게이트 전극과 드레인 전극 또는 게이트 전극과 소스 전극간에 중첩되는 면적을 의미할 수 있다.
또한, 제2 서브 화소 및 제3 서브 화소의 제6 트랜지스터(T6G, T6B)의 게이트 전극 면적을 변형하였으나, 이에 한정되지 않고, 제2 서브 화소 및 제3 서브 화소의 제7 트랜지스터(T7G, T7B)의 게이트 전극 면적 또는 제2 서브 화소 및 제3 서브 화소의 제6 트랜지스터(T6G, T6B)의 게이트 전극 면적 및 제2 서브 화소 및 제3 서브 화소의 제7 트랜지스터(T7G, T7B)의 게이트 전극 면적을 모두 변형할 수 있다.
그 밖의 제1 서브 화소 내지 제3 서브 화소의 구성에 대한 설명은 동일한 식별 부호를 갖는 도 3 내지 도 5의 설명과 실질적으로 동일하므로, 생략하도록 한다.
본 발명의 또 다른 실시예에 따르면, 제2 서브 화소의 발광 다이오드(OLED_G)의 저계조의 색변화를 방지할 수 있으며, 제3 서브 화소의 발광 다이오드(OLED_R)에 블랙 휘도의 영상을 표시할 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 표시 장치에 RGB화소의 등가 회로도이다. 도 18은 본 발명의 또 다른 실시예에 따른 표시 장치의 RGB화소의 박막 트랜지스터 및 커패시터의 위치를 개략적으로 도시한 배치도이다.
도 17을 참조하면, 제1 서브 전극의 제6 트랜지스터와 제1 서브 전극의 제7 트랜지스터의 크기를 변형할 수 있다. 제2 서브 전극의 제6 트랜지스터와 제2 서브 전극의 제7 트랜지스터의 크기를 변형할 수 있다. 또한, 제2 서브 전극의 제6 트랜지스터와 제2 서브 전극의 제7 트랜지스터의 크기를 변형할 수 있다.
본 발명의 또 다른 실시예인 도 17의 유기 발광 표시 장치의 회로도에 한정되지 않을 수 있다.
도 18을 참조하면, 제2 서브 전극의 제6 게이트 전극의 면적은 제1 서브 전극 및 제3 서브 전극의 제6 게이트 전극의 면적과 상이할 수 있다. 즉, 도 16은 제1 서브 전극의 제6 트랜지스터의 제6 게이트 전극(T6Re)의 면적과 제1 서브 전극의 제6 트랜지스터의 제6 게이트 전극(T6Re)의 면적이 실질적으로 동일하며, 제2 서브 전극의 제6 트랜지스터의 제6 게이트 전극(T6Ge)의 면적이 다른 서브 화소의 제6 게이트 전극의 면적보다 큰 것을 도시한다. 트랜지스터의 게이트 전극의 면적은 트랜지스터의 내부 커패시턴스에 반비례하는 바, 제2 서브 전극의 제6 트랜지스터의 커패시턴스(C6Ge)가 가장 작은 커패시턴스를 가지며, 제1 서브 전극의 제6 트랜지스터의 커패시턴스(C6Re)와 제3 서브 전극의 제6 트랜지스터의 커패시턴스(C6Be)는 실질적으로 동일한 크기이다.
상기 트랜지스터의 게이트 전극의 면적은 게이트 전극의 면적을 의미하나, 이에 한정되지 않고 게이트 전극과 드레인 전극 또는 게이트 전극과 소스 전극간에 중첩되는 면적을 의미할 수 있다.
또한, 제1 서브 화소 내지 제3 서브 화소의 제6 트랜지스터(T6)의 게이트 전극 면적을 변형하였으나, 이에 한정되지 않고, 제1 서브 화소 내지 제3 서브 화소의 제7 트랜지스터(T7)의 게이트 전극 면적 또는 제1 서브 화소 내지 제3 서브 화소의 제6 트랜지스터(T6)의 게이트 전극 면적 및 제1 서브 화소 내지 제3 서브 화소의 제7 트랜지스터(T7)의 게이트 전극 면적을 모두 변형할 수 있다.
그 밖의 제1 서브 화소 내지 제3 서브 화소의 구성에 대한 설명은 동일한 식별 부호를 갖는 도 3 내지 도 5의 설명과 실질적으로 동일하므로, 생략하도록 한다.
본 발명의 또 다른 실시예에 따르면, 제2 서브 화소의 발광 다이오드(OLED_G)의 저계조의 색변화를 방지할 수 있으며, 제1 서브 화소 및 제3 서브 화소의 발광 다이오드(OLED_R, OLED_B)에 블랙 휘도의 영상을 표시할 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
R: 제1 서브 화소 G: 제2 서브 화소
B: 제3 서브 화소 ELVDD: 제1 전원 전압
ELVSS: 제2 전원 전압 VINT: 초기화 전압
OLED: 발광 다이오드 Dm: 데이터 신호
Sn: 스캔 신호 Sn-1: 이전 스캔 신호
BS: 블랙 스캔 신호 10: 구동부
11: 타이밍 제어부 12: 데이터 구동부
13: 스캔 구동부 14: 발광 구동부
15: 전원 생성부 110: 기판
111: 버퍼층 121: 스캔 라인
122: 이전 스캔 라인 123: 발광 라인
124: 초기화 라인 125: 게이트 전극
128: 블랙 신호 라인 131: 반도체층
141: 제1 게이트 절연막 142: 제2 게이트 절연막
171: 데이터 라인 172: 구동 전압 라인
180: 보호막 191: 화소 전극
270: 공통 전극 271: 유기 발광층
Cst: 스토리지 커패시터

Claims (20)

  1. 제1 서브 화소와 제2 서브 화소를 포함하는 화소를 포함하고,
    상기 제1 서브 화소는 제1 노드와 제2 노드 사이에 연결된 제1 발광 다이오드와,
    상기 제1 노드에 제1 초기화 전압을 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 낮추어 상기 제1 발광 다이오드를 턴오프시키는 제1 트랜지스터와,
    상기 제1 노드에 제1 구동 전류를 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 높여서 상기 제1 발광 다이오드를 턴온시키는 제2 트랜지스터를 포함하고,
    상기 제2 서브 화소는 제2 발광 다이오드를 포함하고,
    상기 제1 발광 다이오드의 커패시턴스는 상기 제2 발광 다이오드의 커패시턴스보다 크며,
    상기 제1 트랜지스터의 게이트 전극 면적은 상기 제2 트랜지스터의 게이트 전극의 면적보다 작은 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터의 커패시턴스는 상기 제2 트랜지스터의 커패시턴스보다 큰 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극 면적은 상기 제1 노드와 연결된 제1 트랜지스터의 전극과 상기 제1 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하며,
    상기 제2 트랜지스터의 게이트 전극 면적은 상기 제1 노드와 연결된 제2 트랜지스터의 전극과 상기 제2 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 트랜지스터는 블랙 스캔 신호에 응답하여, 상기 제1 초기화 전압을 상기 제1 노드에 제공하여 상기 제1 발광 다이오드를 턴오프시키며,
    상기 제2 트랜지스터는 발광 신호에 응답하여, 상기 구동 전류를 상기 제1 노드에 제공하여 상기 제1 발광 다이오드를 턴온시키는 표시 장치.
  5. 제4 항에 있어서,
    상기 발광 신호와 상기 블랙 스캔 신호는 서로 위상이 반대인 표시 장치.
  6. 제1항에 있어서,
    상기 제2 서브 화소는 제3 노드와 제4 노드 사이에 연결된 상기 제2 발광 다이오드와,
    상기 제3 노드에 제2 초기화 전압을 제공하여, 상기 제3 노드의 전압을 상기 제4 노드의 전압보다 낮추어 상기 제2 발광 다이오드를 턴오프시키는 제3 트랜지스터와,
    상기 제3 노드에 제2 구동 전류를 제공하여, 상기 제3 노드의 전압을 상기 제4 노드의 전압보다 높여서 상기 제2 발광 다이오드를 턴온시키는 제4트랜지스터를 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 초기화 전압과 상기 제2 초기화 전압의 크기가 동일한 표시 장치.
  8. 제6 항에 있어서,
    상기 제3 트랜지스터의 커패시턴스와 상기 제4 트랜지스터의 커패시턴스는 실질적으로 동일한 표시 장치.
  9. 제1 서브 화소와 제2 서브 화소를 포함하는 화소를 포함하고,
    상기 제1 서브 화소는 제1 노드와 제2 노드 사이에 연결된 제1 발광 다이오드와,
    상기 제1 노드에 제1 초기화 전압을 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 낮추어 상기 제1 발광 다이오드를 턴오프시키는 제1 트랜지스터와,
    상기 제1 노드에 제1 구동 전류를 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 높여서 상기 제1 발광 다이오드를 턴온시키는 제2 트랜지스터를 포함하고,
    상기 제2 서브 화소는 제2 발광 다이오드를 포함하고,
    상기 제1 발광 다이오드의 커패시턴스는 상기 제2 발광 다이오드의 커패시턴스보다 작으며,
    상기 제1 트랜지스터의 게이트 전극 면적은 상기 제2 트랜지스터의 게이트 전극의 면적보다 큰 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 트랜지스터의 커패시턴스는 상기 제2 트랜지스터의 커패시턴스보다 작은 표시 장치.
  11. 제9 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극 면적은 상기 제1 노드와 연결된 제1 트랜지스터의 전극과 상기 제1 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하며,
    상기 제2 트랜지스터의 게이트 전극 면적은 상기 제1 노드와 연결된 제2 트랜지스터의 전극과 상기 제2 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하는 표시 장치.
  12. 제9 항에 있어서,
    상기 제1 트랜지스터는 블랙 스캔 신호에 응답하여, 상기 제1 초기화 전압을 상기 제1 노드에 제공하여 상기 제1 발광 다이오드를 턴오프시키며,
    상기 제2 트랜지스터는 발광 신호에 응답하여, 상기 구동 전류를 상기 제1 노드에 제공하여 상기 제1 발광 다이오드를 턴온시키는 표시 장치.
  13. 제12 항에 있어서,
    상기 발광 신호와 상기 블랙 스캔 신호는 서로 위상이 반대인 표시 장치.
  14. 제9 항에 있어서,
    상기 제2 서브 화소는 제3 노드와 제4 노드 사이에 연결된 상기 제2 발광 다이오드와,
    상기 제3 노드에 제2 초기화 전압을 제공하여, 상기 제3 노드의 전압을 상기 제4 노드의 전압보다 낮추어 상기 제2 발광 다이오드를 턴오프시키는 제3 트랜지스터와,
    상기 제3 노드에 제2 구동 전류를 제공하여, 상기 제3 노드의 전압을 상기 제4 노드의 전압보다 높여서 상기 제2 발광 다이오드를 턴온시키는 제4트랜지스터를 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 초기화 전압과 상기 제2 초기화 전압의 크기가 동일한 표시 장치.
  16. 제14 항에 있어서,
    상기 제3 트랜지스터의 커패시턴스와 상기 제4 트랜지스터의 커패시턴스는 실질적으로 동일한 표시 장치.
  17. 제1 서브 화소와 제2 서브 화소를 포함하는 화소를 포함하고,
    상기 제1 서브 화소는 제1 노드와 제2 노드 사이에 연결된 제1 발광 다이오드와,
    상기 제1 노드에 제1 초기화 전압을 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 낮추어 상기 제1 발광 다이오드를 턴오프시키는 제1 트랜지스터와,
    상기 제1 노드에 제1 구동 전류를 제공하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압보다 높여서 상기 제1 발광 다이오드를 턴온시키는 제2 트랜지스터를 포함하고,
    상기 제2 서브 화소는 제3 노드와 제4 노드 사이에 연결된 제2 발광 다이오드와,
    상기 제3 노드에 제2 초기화 전압을 제공하여, 상기 제3 노드의 전압을 상기 제4 노드의 전압보다 낮추어 상기 제2 발광 다이오드를 턴오프시키는 제3 트랜지스터와,
    상기 제3 노드에 제2 구동 전류를 제공하여, 상기 제3 노드의 전압을 상기 제4 노드의 전압보다 높여서 상기 제2 발광 다이오드를 턴온시키는 제4트랜지스터를 포함하며,
    상기 제1 발광 다이오드의 커패시턴스는 상기 제2 발광 다이오드의 커패시턴스보다 크며,
    상기 제1 트랜지스터의 게이트 전극 면적은 상기 제2 트랜지스터의 게이트 전극의 면적보다 작으며,
    상기 제3 트랜지스터의 게이트 전극 면적은 상기 제4 트랜지스터의 게이트 전극 면적보다 큰 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 트랜지스터의 커패시턴스가 상기 제2 트랜지스터의 커패시턴스보다 크며,
    상기 제3 트랜지스터의 커패시턴스가 상기 제4 트랜지스터의 커패시턴스보다 작은 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극 면적은 상기 제1 노드와 연결된 제1 트랜지스터의 전극과 상기 제1 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하며,
    상기 제2 트랜지스터의 게이트 전극 면적은 상기 제1 노드와 연결된 제2 트랜지스터의 전극과 상기 제2 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하며,
    상기 제3 트랜지스터의 게이트 전극 면적은 상기 제2 노드와 연결된 제3 트랜지스터의 전극과 상기 제3 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하며,
    상기 제4 트랜지스터의 게이트 전극 면적은 상기 제2 노드와 연결된 제4 트랜지스터의 전극과 상기 제4 트랜지스터의 게이트 전극이 중첩된 영역의 면적을 포함하는 표시 장치.
  20. 제 17항에 있어서,
    상기 제1 초기화 전압과 상기 제2 초기화 전압의 크기가 동일한 표시 장치.
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