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KR20150011650A - Oxide Thin Film Transistor Array Board And Method Manufacturing Of The Same - Google Patents

Oxide Thin Film Transistor Array Board And Method Manufacturing Of The Same Download PDF

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KR20150011650A
KR20150011650A KR1020130086867A KR20130086867A KR20150011650A KR 20150011650 A KR20150011650 A KR 20150011650A KR 1020130086867 A KR1020130086867 A KR 1020130086867A KR 20130086867 A KR20130086867 A KR 20130086867A KR 20150011650 A KR20150011650 A KR 20150011650A
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남경진
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Abstract

Provided is an oxide thin film transistor array board which includes a substrate, a gate electrode formed on one side of the substrate, a gate insulating layer stacked on the upper part of the gate electrode, a first IGZO layer formed in the upper part of the gate insulating layer, an IGZO layer which includes a second IGZO layer which is formed in the upper of the first IGZO and comprises a first and a second side part and a center part having an insulating property, a source electrode and a drain electrode formed in the upper part of the IGZO layer, a protection layer stacked on the array board having the source and the drain electrode, and a pixel electrode which is formed in the upper part of the protection layer and is connected to the drain electrode through a contact hole which exposes the drain electrode.

Description

산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법{Oxide Thin Film Transistor Array Board And Method Manufacturing Of The Same}[0001] The present invention relates to an oxide thin film transistor array substrate and a method of manufacturing the same,

본 발명은 인듐·갈륨·아연·산소를 포함하는 박막 트랜지스터가 형성된 산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.
The present invention relates to an oxide thin film transistor array substrate on which a thin film transistor including indium, gallium, zinc, and oxygen is formed, and a method of manufacturing the same.

박막 트랜지스터 어레이 기판(Thin-Film Transistor Array Board, 이하 TFT 기판)은 주로 디스플레이 장치에서 사용될 수 있는 것으로, 액정 디스플레이 장치(Liquid Crystal Display Device, 이하 LCD 장치) 또는 유기 발광 다이오드 디스플레이 장치(Organic Light Emitting Diode Diplay Device, 이하 OLED 장치)등에 사용된다.2. Description of the Related Art A thin film transistor array substrate (hereinafter referred to as a TFT substrate) can be mainly used in a display device and includes a liquid crystal display device (hereinafter referred to as LCD device) or an organic light emitting diode Diplay Device, hereinafter referred to as OLED device).

기존에는 아모퍼스 실리콘(Amorphous Silicon)으로 형성되는 액티브층을 반도체로 사용하는 것이 일반적이였으나, 시간의 경과에 따라 특성이 변화하는 단점이 있어 높은 동작 안정성을 요구하는 OLED 장치에 적용하기 어려운 문제를 나타내고 있다. Conventionally, an active layer formed of amorphous silicon is generally used as a semiconductor. However, since the characteristics vary with time, it is difficult to apply to an OLED device requiring high stability of operation. Respectively.

이에 따라 IGZO(Indum Gallium Zinc Oxide, 이하 IGZO)를 반도체로 사용하여 OLED 장치 구동시에도 높은 동작 안정성을 제공할 수 있는 산화물 박막 트랜지스터 어레이 기판(Oxide Thin Film Transistor Array Board, 이하 산화물 TFT 기판)이 제안되었는데, 이는 도 1을 들어 설명하도록 한다.
Accordingly, an oxide thin film transistor array substrate (hereinafter referred to as an oxide TFT substrate) capable of providing high stability of operation using an IGZO (Indium Gallium Zinc Oxide) This will be described with reference to FIG.

도 1은 종래의 E/S가 형성된 산화물 박막 트랜지스터의 단면을 나타낸 도면이다.1 is a cross-sectional view of an oxide thin film transistor in which a conventional E / S is formed.

도 1에 도시된 바와 같이, 종래의 디스플레이 장치에 사용되던 산화물 TFT 기판은 어레이 기판(11)과, 게이트 전극(13)과, 게이트 절연막(15)과, 상기 게이트 절연막(15) 상부에 형성되어 게이트 전극(13)의 신호를 받는 IGZO층(17)과, 상기 IGZO층(17)의 상부에 형성되는 E/S(19)와, 상기 E/S(19)의 상부에 형성되는 소스 전극(23) 및 드레인 전극(25)으로 형성된다.1, an oxide TFT substrate used in a conventional display device is formed on an array substrate 11, a gate electrode 13, a gate insulating film 15, and the gate insulating film 15 An IGZO layer 17 receiving a signal of the gate electrode 13, an E / S 19 formed on the IGZO layer 17 and a source electrode 18 formed on the E / 23 and a drain electrode 25, respectively.

여기서, E/S(19)는 소스 전극(23)과 드레인 전극(25)을 형성하기 위한 식각 공정시 IGZO층(17)이 손상되는 것을 방지하는 역할을 한다.Here, the E / S 19 serves to prevent the IGZO layer 17 from being damaged during the etching process for forming the source electrode 23 and the drain electrode 25.

또한, E/S(19)는 소스 전극(23)과 게이트 전극(13)에 신호가 들어온 경우, 드레인 전극(25)으로 전하를 이동시키는 IGZO층(17)의 전하 이동도를 더욱 높이기 위하여 금속물질로 형성되며, 데이터 신호가 E/S(19)로 인가되어 드레인 전극(25)으로 이동하여 오작동하는 것을 방지하기 위해, 도면에는 도시되지 않았으나 소스 전극(23) 및 드레인 전극(25)과 상기 E/S(19) 사이에는 절연층이 형성된다.In order to further increase the charge mobility of the IGZO layer 17 for transferring charges to the drain electrode 25 when signals are input to the source electrode 23 and the gate electrode 13, A source electrode 23 and a drain electrode 25 are formed on the substrate 20 to prevent the data signal from being applied to the E / S 19 and moving to the drain electrode 25 to prevent malfunction, An insulating layer is formed between the E / S (19).

전술한 바와 같이, E/S(19)가 형성된 박막 트랜지스터(1)는 소스 전극(23) 및 드레인 전극(25) 형성을 위한 식각 공정시 IGZO층(17)의 식각을 방지하여 산화물 TFT 기판(1)의 신뢰도를 높이는 장점이 있으나, 금속으로 형성되는 E/S(19) 및 게이트 전극(13)에 의한 기생 커패시터가 형성되어 정확한 화면을 표현하기 어려운 문제와, E/S(19)가 형성됨에 따라 면적이 증가하게 되는 박막 트랜지스터에 의해 산화물 TFT 기판의 개구율이 감소하는 문제가 발생한다.
As described above, the thin film transistor 1 having the E / S 19 prevents the IGZO layer 17 from being etched during the etching process for forming the source electrode 23 and the drain electrode 25, 1, the parasitic capacitor formed by the E / S 19 and the gate electrode 13 formed of a metal is formed, which makes it difficult to accurately display an image, and an E / S 19 is formed There arises a problem that the aperture ratio of the oxide TFT substrate is reduced by the thin film transistor which increases in area according to the thickness of the oxide TFT substrate.

본 발명은 산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법은 박막 트랜지스터가 금속으로 형성된 식각 방지층을 포함함에 따라 기생 커패시터가 발생하는 문제와, 식각 방지층으로 인해 박막 트랜지스터의 면적이 증가하는 문제 및 이에 의해 감소하는 개구율에 대한 문제를 해결하고자 한다.
The present invention relates to an oxide thin film transistor array substrate and a method of manufacturing the same, in which a parasitic capacitor is generated as a thin film transistor includes an etch stop layer formed of a metal, a problem that the area of the thin film transistor is increased due to the etch stop layer, The problem of the aperture ratio is solved.

상기한 문제를 해결하기 위하여, 본 발명은, 기판과; 상기 기판의 일면에 형성되는 게이트 전극과; 상기 게이트 전극의 상부에 적층되는 게이트 절연막과; 상기 게이트 절연막의 상부에 형성되는 제 1 IGZO층과, 상기 제 1 IGZO층의 상부에 형성되며 도체 특성을 갖는 제 1 및 제 2 측부와 부도체 특성을 갖는 중앙부로 구분되는 제 2 IGZO층을 포함하는 IGZO층과; 상기 IGZO층의 상부에 형성되는 소스 전극 및 드레인 전극과; 상기 소스 및 드레인 전극이 형성된 상기 어레이 기판에 적층되는 보호층과; 상기 보호층 상부에 형성되며, 상기 드레인 전극을 노출하는 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 포함하는 산화물 박막 트랜지스터 어레이 기판을 제공한다.In order to solve the above-described problems, the present invention provides a semiconductor device comprising: a substrate; A gate electrode formed on one surface of the substrate; A gate insulating layer stacked on the gate electrode; A first IGZO layer formed on the gate insulating film; a second IGZO layer formed on the first IGZO layer and having first and second side portions having conductor characteristics and a second IGZO layer having a non- An IGZO layer; A source electrode and a drain electrode formed on the IGZO layer; A protective layer stacked on the array substrate on which the source and drain electrodes are formed; And a pixel electrode formed on the passivation layer and connected to the drain electrode through a contact hole exposing the drain electrode.

그리고, 상기 제 1 IGZO층은 반도체로 형성되는 것을 특징으로 한다.The first IGZO layer is formed of a semiconductor.

그리고, 상기 제 1 및 제 2 측부를 구성하는 산소의 비율은 상기 제 1 IGZO층을 구성하는 산소의 비율에 비해 10% 낮고, 중앙부를 구성하는 산소의 비율은 상기 제 1 IGZO층을 구성하는 산소의 비율에 비해 10% 높은 것을 포함한다.The ratio of oxygen constituting the first and second side portions is 10% lower than that of oxygen constituting the first IGZO layer, and the ratio of oxygen constituting the central portion is lower than oxygen constituting the first IGZO layer To 10% higher than the ratio of the < / RTI >

그리고, 상기 소스 전극 및 드레인 전극과 상기 IGZO층 사이에 몰리브덴, 또는 티타늄으로 이루어지는 층을 더욱 포함한다.Further, a layer made of molybdenum or titanium is further interposed between the source electrode and the drain electrode and the IGZO layer.

한편, 본 발명은, 기판과, 상기 기판의 일면에 형성되는 게이트 전극과, 상기 게이트 전극의 상부에 적층되는 게이트 절연막과, 상기 게이트 절연막의 상부에 형성되는 제 1 IGZO층과, 상기 제 1 IGZO층의 상부에 형성되며 도체 특성을 갖는 제 1 및 제 2 측부와 부도체 특성을 갖는 중앙부로 구분되는 제 2 IGZO층을 포함하는 IGZO층과, 상기 IGZO층의 상부에 형성되는 소스 전극 및 드레인 전극과, 상기 소스 및 드레인 전극이 형성된 상기 어레이 기판에 적층되는 보호층과, 상기 보호층 상부에 형성되며, 상기 드레인 전극을 노출하는 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 포함하는 산화물 박막 트랜지스터 어레이 기판의 제조 방법에 있어서, 상기 게이트 배선 및 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극이 형성된 상기 기판에 상기 게이트 절연막을 적층하는 단계와; 상기 게이트 절연막의 상부에 인듐:갈륨:아연:산소의 비율이 제 1 비율을 나타내도록 제 1 IGZO물질층을 적층하고, 상기 제 1 IGZO물질층의 상부에 산소의 비율이 상기 제 1 비율보다 높은 제 2 비율을 나타내도록 제 2 IGZO물질층을 적층하여 IGZO물질층을 형성하는 단계와; 상기 IGZO물질층을 패터닝하여 IGZO층을 형성하는 단계와; 상기 IGZO층 상부에 상기 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극이 형성된 상기 기판에 상기 보호층을 적층하는 단계와; 상기 드레인 전극과 중첩되는 위치의 상기 보호층에 콘택홀을 형성하는 단계와; 상기 콘택홀과 연결되어 화소 영역별 패터닝되는 상기 화소 전극을 형성하는 단계를 포함하는 산화물 박막 트랜지스터 어레이 기판의 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a semiconductor device comprising a substrate, a gate electrode formed on one surface of the substrate, a gate insulating film laminated on the gate electrode, a first IGZO layer formed on the gate insulating film, An IGZO layer formed on the IGZO layer, the IGZO layer including first and second side portions having conductor characteristics and a second IGZO layer divided into a central portion having non-conductive characteristics; and a source electrode and a drain electrode formed on the IGZO layer, And a pixel electrode formed on the protective layer and connected to the drain electrode through a contact hole exposing the drain electrode, the protective layer being laminated on the array substrate on which the source and drain electrodes are formed, A method of manufacturing an array substrate, the method comprising: forming the gate wiring and the gate electrode; Depositing the gate insulating film on the substrate on which the gate wiring and the gate electrode are formed; Depositing a first IGZO material layer on top of the gate insulating layer such that a ratio of indium: gallium: zinc: oxygen is first, and a ratio of oxygen to the first IGZO material layer is higher than the first ratio Laminating a second IGZO material layer to form a second IGZO material layer to form a second IGZO material layer; Patterning the IGZO material layer to form an IGZO layer; Forming the source and drain electrodes on the IGZO layer; Depositing the protective layer on the substrate on which the source and drain electrodes are formed; Forming a contact hole in the protection layer at a position overlapping with the drain electrode; And forming the pixel electrode connected to the contact hole and patterned for each pixel region.

그리고, 상기 제 2 IGZO층은 산소의 비율이 상기 제 1 IGZO층의 산소의 비율보다 적어도 10% 많은 것을 특징으로 한다.The second IGZO layer is characterized in that the proportion of oxygen is at least 10% greater than the proportion of oxygen in the first IGZO layer.

그리고, 상기 IGZO층을 형성하는 단계는 상기 IGZO층 상부 중앙에 돌출된 형태의 포토 레지스트 패턴을 형성하는 단계와; 상기 IGZO층을 수소(H2), 헬륨(He), 아르곤(Ar), 질소(N2) 중 어느 하나를 포함하는 가스를 사용하여 플라즈마 처리를 하는 단계를 더욱 포함한다.The step of forming the IGZO layer may include forming a photoresist pattern protruding from the upper center of the IGZO layer; Further comprising a step of plasma-treating the IGZO layer using a gas containing any one of hydrogen (H2), helium (He), argon (Ar), and nitrogen (N2).

그리고, 상기 소스 전극 및 드레인 전극과 상기 IGZO층 사이에 몰리브덴, 또는 티타늄으로 이루어지는 층을 형성하는 단계를 더욱 포함한다.The method further includes forming a layer of molybdenum or titanium between the source electrode and the drain electrode and the IGZO layer.

그리고, 상기 제 1 비율은 1:1:1:3이고, 상기 제 2 비율은 1:1:1:3.3인 것을 포함한다.
The first ratio is 1: 1: 1: 3, and the second ratio is 1: 1: 1: 3.3.

본 발명에 따른 산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법은, 반도체로 사용되는 제 1 IGZO층과, 도체 특성을 갖는 제 1 및 제 2 측면과 부도체 특성을 갖는 중앙부가 형성된 제 2 IGZO층이 순차적으로 적층된 박막 트랜지스터 및 이의 제조 방법을 제공함으로써, 전하 이동도가 높고, 박막 트랜지스터 내에서 형성되는 기생 커패시터가 감소하며, 박막 트랜지스터를 소형화하여 개구율을 향상시킬 수 있는 효과를 갖는다.
The oxide thin film transistor array substrate and the method of manufacturing the same according to the present invention include a first IGZO layer used as a semiconductor, first and second side surfaces having conductor characteristics, and a second IGZO layer having a central portion formed thereon, By providing a laminated thin film transistor and a method for manufacturing the same, the charge mobility is high, parasitic capacitors formed in the thin film transistor are reduced, and the thin film transistor is miniaturized to improve the aperture ratio.

도 1은 종래의 E/S가 형성된 산화물 박막 트랜지스터 어레이 기판의 단면을 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 산화물 박막 트랜지스터 어레이 기판의 박막 트랜지스터를 나타낸 도면이다.
도 3a 내지 도 3l은 본 발명의 실시예에 따른 산화물 박막 트랜지스터 어레이 기판을 제조하는 과정을 나타낸 흐름도이다.1 is a cross-sectional view of an oxide thin film transistor array substrate on which a conventional E / S is formed.
2A and 2B are diagrams illustrating a thin film transistor of an oxide thin film transistor array substrate according to an embodiment of the present invention.
3A to 3L are flowcharts illustrating a process of manufacturing an oxide thin film transistor array substrate according to an embodiment of the present invention.

이하, 도면을 참조하여 본 발명의 실시예에 따른 산화물 박막 트랜지스터 어레이 기판을 설명하도록 한다.Hereinafter, an oxide thin film transistor array substrate according to an embodiment of the present invention will be described with reference to the drawings.

도 2a 및 도 2b는 본 발명의 실시예에 따른 산화물 박막 트랜지스터 어레이 기판의 산화물 박막 트랜지스터를 나타낸 도면이다.2A and 2B illustrate an oxide thin film transistor of an oxide thin film transistor array substrate according to an embodiment of the present invention.

본 발명의 실시예에 따른 산화물 TFT 기판(100)은 게이트 배선(127)과 데이터 배선(128)으로 구분되는 단위 화소 영역(SP)이 정의된 어레이 기판(111)과, 게이트 전극(113)과, 게이트 절연막(115)과, 제 1 IGZO층(117a)과 제 2 IGZO층(117b)로 형성되는 IGZO층(117)과, 소스 전극(123)과, 드레인 전극(125)으로 형성되는 박막 트랜지스터(TR)가 게이트 배선(127)과 데이터 배선(128)의 교차점에서 형성된다.An oxide TFT substrate 100 according to an embodiment of the present invention includes an array substrate 111 on which a unit pixel region SP defined by a gate line 127 and a data line 128 is defined, A gate insulating film 115 and an IGZO layer 117 formed of a first IGZO layer 117a and a second IGZO layer 117b and a source electrode 123 and a drain electrode 125. [ (TR) is formed at the intersection of the gate wiring 127 and the data wiring 128.

이러한 산화물 TFT 기판(100)을 디스플레이 장치로 구성하기 위해, 게이트 절연막(115), IGZO층(117), 소스 전극(123), 드레인 전극(125)의 상부에 드레인 전극(125)과 중첩되는 위치에 콘택홀(129)이 형성된 보호막(130)과, 이의 상부에 적층되어 단위 화소 영역(SP)별로 패터닝되는 화소 전극(131)이 형성된다.In order to constitute the oxide TFT substrate 100 as a display device, a position overlapping with the drain electrode 125 is formed on the gate insulating film 115, the IGZO layer 117, the source electrode 123, and the drain electrode 125, A protective film 130 on which a contact hole 129 is formed and a pixel electrode 131 stacked on the pixel electrode 131 and patterned for each unit pixel region SP are formed.

어레이 기판(111)은 절연성이 있는 것으로, 주로 빛이 통과할 수 있는 유리, 또는 석영이 사용될 수 있으며, 경우에 따라 플라스틱이 사용될 수도 있다.The array substrate 111 is an insulating material, and glass, or quartz, through which light can pass mainly may be used, and in some cases, plastic may be used.

게이트 전극(113)은 게이트 드라이버(미도시)와 연결되어 제어 신호를 인가받는다.The gate electrode 113 is connected to a gate driver (not shown) and receives a control signal.

IGZO층(117)은 제 1 IGZO층(117a)과 제 2 IGZO층(117b)으로 형성되고, 이를 형성하는 제 1 IGZO층(117a)과 제 2 IGZO층(117b)는 각각 서로 다른 전도율을 나타낸다.The IGZO layer 117 is formed of the first IGZO layer 117a and the second IGZO layer 117b and the first IGZO layer 117a and the second IGZO layer 117b forming the IGZO layer 117 each have different conductivity .

IGZO층(117)을 구성하는 제 1 IGZO층(117a)은 인듐, 갈륨, 아연, 산소가 1:1:1:3의 비율로 구성된 비정질 산화물 반도체인 IGZO로 형성되는 것으로, 게이트 전극(113)과 소스 전극(123)에서 동시에 전압을 인가할 때에 한하여 드레인 전극(125)으로 소스 전극(123)의 전압을 인가하는 특징이 있다.The first IGZO layer 117a constituting the IGZO layer 117 is formed of IGZO which is an amorphous oxide semiconductor having a ratio of 1: 1: 1: 3 of indium, gallium, zinc and oxygen. The voltage of the source electrode 123 is applied to the drain electrode 125 only when a voltage is simultaneously applied between the source electrode 123 and the source electrode 123. [

제 2 IGZO층(117b)은 제 1 및 제 2 측부(A1, A2)와 중앙부(B)를 구비하는 것으로, 제 1 및 제 2 측부(A1, A2)는 IGZO층(117)의 양 측면 상부에 형성되는 소스 및 드레인 전극(123, 125)이 제 1 IGZO층(117a)과 전기적으로 연결되는 면적을 증가시키기 위해 높은 전도율을 갖는다.The second IGZO layer 117b has first and second side portions A1 and A2 and a central portion B. The first and second side portions A1 and A2 are formed on both side surfaces of the IGZO layer 117, The source and drain electrodes 123 and 125 formed on the first IGZO layer 117a have a high conductivity to increase an area electrically connected to the first IGZO layer 117a.

반면, 중앙부(B)는 소스 및 드레인 전극(123, 125)이 연결된 제 1 및 제 2 측부(A1, A2)간에 전압 인가가 이루어지지 않도록 부도체 특성을 나타낸다.On the other hand, the central portion B exhibits non-conductive characteristics such that voltage is not applied between the first and second sides A1 and A2 to which the source and drain electrodes 123 and 125 are connected.

한편, IGZO층(117)의 양 측면 상부에 형성되는 소스 전극(123)과 드레인 전극(125)은 불투명 금속으로 형성되는 것이 일반적인데, 이들을 증착하기 전에 상기 제 2 IGZO층(117b)는 다량의 O2를 포함하고 있어 소스 및 드레인 전극(123, 125)이 산화되는 것을 방지하기 위해 몰리브덴(Mo), 또는 티타늄(Ti) 등을 단일, 또는 다중 증착할 수 있다.The source electrode 123 and the drain electrode 125 formed on both sides of the IGZO layer 117 are generally formed of an opaque metal. Before depositing the second IGZO layer 117b, a large amount of O 2 to prevent the source and drain electrodes 123 and 125 from being oxidized, Mo, Ti, or the like may be deposited singly or multiply.

이러한 구조로 형성되는 산화물 TFT 기판(100)은 5개의 마스크 레이어를 사용하여 형성할 수 있는데, 이는 아래 도 3a 내지 도 3l을 들어 설명하도록 한다.
The oxide TFT substrate 100 formed with such a structure can be formed using five mask layers, which will be described below with reference to FIGS. 3A to 3L.

도 3a 내지 도 3k은 본 발명의 실시예에 따른 산화물 박막 트랜지스터 어레이 기판을 형성하는 과정을 나타낸 흐름도이다.3A to 3K are flowcharts illustrating a process of forming an oxide thin film transistor array substrate according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 본 발명의 실시예에 따른 TFT 기판을 형성하기 위하여, 어레이 기판(111) 상에 제 1 금속 물질(141)과 제 1 포토 레지스트층(미도시)을 적층한 후, 개구부(O)와 차단부(C)가 형성된 제 1 마스크 레이어(M1)를 사용하여 제 1 포토 레지스트 패턴(151)을 형성한다.3A, in order to form a TFT substrate according to an embodiment of the present invention, a first metal material 141 and a first photoresist layer (not shown) are stacked on an array substrate 111 The first photoresist pattern 151 is formed using the first mask layer M1 having the openings O and the blocking portions C formed thereon.

이후, 도 3b에 도시된 바와 같이, 상기 제 1 금속 물질(도 3a의 141)을 식각하여 게이트 전극(113)을 형성한 후, 제 1 포토 레지스트 패턴(도 3a의 151)을 제거하고, 게이트 절연막(115)을 적층한다.Then, as shown in FIG. 3B, the first metal material (141 in FIG. 3A) is etched to form the gate electrode 113, the first photoresist pattern (151 in FIG. 3A) The insulating film 115 is laminated.

이후, 도 3c에 도시된 바와 같이, 게이트 절연막(115)의 상부에 제 1 IGZO물질층(116a)과 제 2 IGZO물질층(116b)을 증착한다. Thereafter, as shown in FIG. 3C, a first IGZO material layer 116a and a second IGZO material layer 116b are deposited on the gate insulating film 115. Next, as shown in FIG.

이때, 제 1 IGZO물질층(116a)을 형성하는 IGZO의 인듐, 갈륨, 아연, 산소의 비율이 1:1:1:3인 경우, 제 2 IGZO물질층(116b)을 형성하는 IGZO의 인듐, 갈륨, 아연, 산소의 비율은 적어도 1:1:1:3.3이 되어야 한다.At this time, when the ratio of indium, gallium, zinc, and oxygen of the IGZO forming the first IGZO material layer 116a is 1: 1: 1: 3, the indium of the IGZO forming the second IGZO material layer 116b, The ratio of gallium, zinc, and oxygen should be at least 1: 1: 1: 3.3.

이는 산소의 비율이 높아질수록 전도율이 낮아지고, 산소의 비율이 낮아질수록 전도율이 높아지는 IGZO의 특성에 따른 비율로써, 전자의 이동률을 높이기 위해 제 1 IGZO물질층(116a)의 산소 비율을 낮출 경우에도 제 2 IGZO물질층(116b)의 산소 비율은 제 1 IGZO물질층(116a)의 산소 비율에 비해 적어도 10% 높게 구성되어야 하며, 부도체 수준의 전도율을 나타내도록 형성하는 것이 바람직하다.This is because even if the oxygen ratio of the first IGZO material layer 116a is lowered in order to increase the electron transfer rate as a ratio of the conductivity according to the characteristics of the IGZO that the conductivity becomes lower as the oxygen ratio becomes higher and the conductivity becomes higher as the oxygen ratio becomes lower The oxygen ratio of the second IGZO material layer 116b should be at least 10% higher than the oxygen ratio of the first IGZO material layer 116a and is preferably formed to exhibit conductivity at the nonconductor level.

이후, 도 3d에 도시된 바와 같이 제 2 포토 레지스트층(미도시)을 적층한 후, 하프톤(H)과 개구부(O)와 차단부(C)가 형성된 제 2 마스크 레이어(M2)를 사용하여 게이트 전극(113)의 중앙에 철부(158)가 형성되도록 노광하여 제 2 포토 레지스트 패턴(152)을 형성하고, 노출된 제 1 및 제 2 IGZO물질층(116a, 116b)을 습식 식각하여 제 1 및 제 2 IGZO층(117a, 117b)으로 형성한다. 3D, a second photoresist layer (not shown) is stacked, and then a second mask layer M2 having a halftone H, an opening O, and a blocking portion C is used The first and second IGZO material layers 116a and 116b are wet-etched to expose the first and second IGZO material layers 116a and 116b to form a second photoresist pattern 152, 1 and second IGZO layers 117a and 117b.

이후, 도 3e에 도시된 바와 같이, 제 2 포토 레지스트 패턴(152)을 중앙의 철부(158)만 남도록 애싱(Ashing)한다.Thereafter, as shown in FIG. 3E, the second photoresist pattern 152 is ashed so that only the central convex portion 158 is left.

이 경우, 부도체 상태의 제 2 IGZO층(117b)은 게이트 절연막(115)과 제 2 포토 레지스트 패턴(도 3d의 152)의 철부(158)에 맞닿는 면을 제외한 제 1 및 제 2 측부(A1, A2)가 노출된다.In this case, the second IGZO layer 117b in the non-conductive state is electrically connected to the first and second side portions A1 and A2 except for a surface contacting the gate insulating film 115 and the convex portion 158 of the second photoresist pattern (152 in Fig. A2 are exposed.

이후, 도 3f와 같이 패터닝된 IGZO층(117)에 대해 플라즈마 처리를 통한 도체화 공정을 진행한다.Then, as shown in FIG. 3F, the patterning IGZO layer 117 is subjected to a conducting process through a plasma process.

단, IGZO를 탈산소화 하기 위해 가스에 포함되는 구성물질(160)은 수소(H2), 헬륨(He), 아르곤(Ar), 질소(N2) 중 어느 하나를 포함한다.However, in order to deoxidize IGZO, the constituent material 160 included in the gas includes any one of hydrogen (H2), helium (He), argon (Ar), and nitrogen (N2).

상기와 같은 구성물질(160)로 플라즈마 처리를 진행하면, 제 2 IGZO층(117b)을 구성하는 IGZO의 산소가 IGZO로부터 분리되는 현상이 발생하면서 제 1 및 제 2 측부(A1, A2)의 IGZO 산소 비율이 감소하게 되고, 이에 따라 제 1 및 제 2 측부(A1, A2)는 도체 특성을 나타낸다.When the plasma treatment is performed with the above-described constituent material 160, the oxygen of the IGZO constituting the second IGZO layer 117b is separated from the IGZO, and the IGZO of the first and second side portions A1 and A2 The oxygen ratio is reduced, so that the first and second sides Al and A2 exhibit conductor characteristics.

이후, 도 3g에 도시된 바와 같이, 제 2 포토 레지스터 패턴(도 3d의 152)의 철부(도 3f의 158)를 제거한 후, 제 2 IGZO층(117b)의 상부에 제 2 금속 물질(142)과 제 3 포토 레지스트층(148)을 적층한다 3G, the second metal material 142 is deposited on top of the second IGZO layer 117b after removing the convex portion 158 (Fig. 3F) of the second photoresist pattern 152 (Fig. 3D) And a third photoresist layer 148 are stacked

한편, 제 2 IGZO층(117b)은 구조 내에 다량의 산소를 포함하고 있어 소스 및 드레인 전극(123, 125)을 산화시킬 수 있는데, 이를 방지하기 위하여 몰리브덴(Mo) 또는 티타늄(Ti)과 같은 금속층을 IGZO층(117)의 상부에 먼저 적층한 후, 제 2 금속 물질(142)을 적층할 수 있다.On the other hand, the second IGZO layer 117b contains a large amount of oxygen in the structure to oxidize the source and drain electrodes 123 and 125. To prevent this, the metal layer such as molybdenum (Mo) or titanium (Ti) May be first deposited on top of the IGZO layer 117, and then the second metal material 142 may be deposited.

이후, 도 3h와 같이 개구부(O)와 차단부(C)가 형성된 제 3 마스크 레이어(M3)를 이용하여 제 3 포토 레지스트층(148)을 노광하고, 제 2 금속 물질(142)을 식각한다.3H, the third photoresist layer 148 is exposed using the third mask layer M3 having the opening O and the blocking portion C, and the second metal material 142 is etched .

이때, 제 2 금속 물질(142)은 식각 공정에 의해 도 3i와 같이 소스 전극(123)과 드레인 전극(125)을 형성하며, 이때, 제 2 IGZO층(117b)은 제 2 금속 물질(도 3h의 142)의 식각 공정시 손상될 수 있는 제 1 IGZO층(117a)을 보호하는 역할을 한다.At this time, the second metal material 142 is etched to form the source electrode 123 and the drain electrode 125 as shown in FIG. 3I. At this time, the second IGZO layer 117b contacts the second metal material The first IGZO layer 117a may be damaged during the etching process of the first IGZO layer 142. [

이후, 도 3j와 같이 보호층(130)과 제 4 포토 레지스트층(149)을 적층한 후, 보호층(130) 하부에 위치하는 드레인 전극(125)과 보호층(130) 상부에 형성되는 화소 전극(도 2b의 131)이 연결될 수 있도록 개구부(O)와 차단부(C)가 형성된 제 4 마스크 레이어(M4)를 이용하여 상기 제 4 포토 레지스트층(149)의 일부를 노광한 후, 보호층(130)을 식각하여 콘택홀(도 2a의 129)을 형성한다.3J, the drain electrode 125 located under the protective layer 130 and the pixel electrode 140 formed over the protective layer 130 are formed on the protective layer 130 after the protective layer 130 and the fourth photoresist layer 149 are stacked. A part of the fourth photoresist layer 149 is exposed using a fourth mask layer M4 having an opening O and a blocking portion C so that the electrode (131 of FIG. 2B) The layer 130 is etched to form a contact hole (129 in Fig. 2A).

이후, 도 3k와 같이 콘택홀(129)이 형성된 어레이 기판(111)상에 전극 물질(미도시)과 제 5 포토 레지스트층(미도시)을 적층한 후, 개구부(O)와 차단부(C)가 된 제 5 마스크 레이어(M5)를 이용하여 상기 제 5 포토 레지스트층을 노광함으로써 제 5 포토 레지스트 패턴(150)을 형성한 후, 전극 물질을 식각하고, 도 3l과 같이제 5 포토 레지스트 패턴(150)을 제거하여 화소 전극(131)을 형성한다.3K, an electrode material (not shown) and a fifth photoresist layer (not shown) are stacked on the array substrate 111 on which the contact hole 129 is formed, , The fifth photoresist layer is exposed by using the fifth mask layer M5, and the fifth photoresist pattern 150 is formed. Then, the electrode material is etched, (150) is removed to form the pixel electrode (131).

이때, 전극 물질은 가시 투과율이 높고, 전도성이 높은 도체인 것을 사용하는 것이 바람직하다.
At this time, it is preferable to use an electrode material having a high visible transmittance and a high conductivity.

이상, 전술한 바와 같이 5번의 마스크 레이어 공정을 통하여 형성되는 산화물 TFT 기판은 반도체로 형성된 제 1 IGZO층(117a)과, 소스 전극(123) 및 드레인 전극(125)을 식각할 때 제 1 IGZO층(117a)이 식각되는 것을 방지하며, 소스 전극(123) 및 드레인 전극(125)이 제 1 IGZO층(117a)과 전기적으로 연결되는 면적을 증가시키는 제 1 및 제 2 측부(A1, A2)와, 이들간에 전압 인가가 발생하지 않도록 높은 저항을 갖는 중앙부(B)로 구성된 제 2 IGZO층(117b)이 형성되는 것으로, 박막 트랜지스터 구조에서 발생하던 기생 커패시터 용량을 감소시키며, 이를 제조하는 공정의 복잡도가 감소할 뿐더러, 고온으로 진행되는 열처리 공정이 없어 어레이 기판(111)의 재료 선택 폭이 다양해지는 장점과 크기가 감소한 박막 트랜지스터에 의해 개구율이 증가하는 장점이 있다.
As described above, the oxide TFT substrate formed through the fifth mask layer process has the first IGZO layer 117a formed of a semiconductor and the first IGZO layer 117b formed when the source electrode 123 and the drain electrode 125 are etched. First and second side portions A1 and A2 for preventing the source electrode 123 and the drain electrode 125 from being etched and increasing the area in which the source electrode 123 and the drain electrode 125 are electrically connected to the first IGZO layer 117a, And a second IGZO layer 117b composed of a central portion B having a high resistance so as not to generate a voltage between the first and second IGZO layers 117a and 117b. The parasitic capacitance of the thin film transistor structure is reduced, There is no heat treatment step to be performed at a high temperature, and thus the selection range of the material of the array substrate 111 is varied, and the aperture ratio is increased by the thin film transistor having a reduced size.

또한, 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 각 IGZO층의 특성 및 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the present invention has been described with reference to exemplary embodiments thereof, those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the following claims It will be understood that the invention can be variously modified and changed.

100 : 산화물 TFT 기판 111 : 어레이 기판
113 : 게이트 전극 115 : 게이트 절연막
117 : IGZO층 A1,A2,B : 제 1, 2측부, 중앙부
123 : 소스 전극 125 : 드레인 전극
130 : 보호층 131 : 화소 전극100: an oxide TFT substrate 111: an array substrate
113: gate electrode 115: gate insulating film
117: IGZO layer A1, A2, B: first and second sides,
123: source electrode 125: drain electrode
130: protective layer 131: pixel electrode

Claims (9)

기판과;
상기 기판의 일면에 형성되는 게이트 전극과;
상기 게이트 전극의 상부에 적층되는 게이트 절연막과;
상기 게이트 절연막의 상부에 형성되는 제 1 IGZO층과, 상기 제 1 IGZO층의 상부에 형성되며 도체 특성을 갖는 제 1 및 제 2 측부와 부도체 특성을 갖는 중앙부로 구분되는 제 2 IGZO층을 포함하는 IGZO층과;
상기 IGZO층의 상부에 형성되는 소스 전극 및 드레인 전극과;
상기 소스 및 드레인 전극이 형성된 상기 어레이 기판에 적층되는 보호층과;
상기 보호층 상부에 형성되며, 상기 드레인 전극을 노출하는 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극
을 포함하는 산화물 박막 트랜지스터 어레이 기판.
Claims [1]
A gate electrode formed on one surface of the substrate;
A gate insulating layer stacked on the gate electrode;
A first IGZO layer formed on the gate insulating film; a second IGZO layer formed on the first IGZO layer and having first and second side portions having conductor characteristics and a second IGZO layer having a non- An IGZO layer;
A source electrode and a drain electrode formed on the IGZO layer;
A protective layer stacked on the array substrate on which the source and drain electrodes are formed;
A pixel electrode formed on the passivation layer and connected to the drain electrode through a contact hole exposing the drain electrode,
Wherein the oxide thin film transistor array substrate comprises:
제 1 항에 있어서,
상기 제 1 IGZO층은 반도체로 형성되는 것을 특징으로 하는 산화물 박막 트랜지스터 어레이 기판.
The method according to claim 1,
Wherein the first IGZO layer is formed of a semiconductor.
제 1 항에 있어서,
상기 제 1 및 제 2 측부를 구성하는 산소의 비율은 상기 제 1 IGZO층을 구성하는 산소의 비율에 비해 10% 낮고, 중앙부를 구성하는 산소의 비율은 상기 제 1 IGZO층을 구성하는 산소의 비율에 비해 10% 높은 것을 포함하는 산화물 박막 트랜지스터 어레이 기판.
The method according to claim 1,
The ratio of oxygen constituting the first and second side portions is 10% lower than the ratio of oxygen constituting the first IGZO layer and the ratio of oxygen constituting the central portion is lower than the ratio of oxygen constituting the first IGZO layer Gt; 10% higher < / RTI > than the oxide thin film transistor array substrate.
제 1 항에 있어서,
상기 소스 전극 및 드레인 전극과 상기 IGZO층 사이에 몰리브덴, 또는 티타늄으로 이루어지는 층을 더욱 포함하는 산화물 박막 트랜지스터 어레이 기판.
The method according to claim 1,
Further comprising a layer made of molybdenum or titanium between the source electrode and the drain electrode and the IGZO layer.
기판과, 상기 기판의 일면에 형성되는 게이트 전극과, 상기 게이트 전극의 상부에 적층되는 게이트 절연막과, 상기 게이트 절연막의 상부에 형성되는 제 1 IGZO층과, 상기 제 1 IGZO층의 상부에 형성되며 도체 특성을 갖는 제 1 및 제 2 측부와 부도체 특성을 갖는 중앙부로 구분되는 제 2 IGZO층을 포함하는 IGZO층과, 상기 IGZO층의 상부에 형성되는 소스 전극 및 드레인 전극과, 상기 소스 및 드레인 전극이 형성된 상기 어레이 기판에 적층되는 보호층과, 상기 보호층 상부에 형성되며, 상기 드레인 전극을 노출하는 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 포함하는 산화물 박막 트랜지스터 어레이 기판의 제조 방법에 있어서,
상기 게이트 배선 및 게이트 전극을 형성하는 단계와;
상기 게이트 배선 및 게이트 전극이 형성된 상기 기판에 상기 게이트 절연막을 적층하는 단계와;
상기 게이트 절연막의 상부에 인듐:갈륨:아연:산소의 비율이 제 1 비율을 나타내도록 제 1 IGZO물질층을 적층하고, 상기 제 1 IGZO물질층의 상부에 산소의 비율이 상기 제 1 비율보다 높은 제 2 비율을 나타내도록 제 2 IGZO물질층을 적층하여 IGZO물질층을 형성하는 단계와;
상기 IGZO물질층을 패터닝하여 IGZO층을 형성하는 단계와;
상기 IGZO층 상부에 상기 소스 및 드레인 전극을 형성하는 단계와;
상기 소스 및 드레인 전극이 형성된 상기 기판에 상기 보호층을 적층하는 단계와;
상기 드레인 전극과 중첩되는 위치의 상기 보호층에 콘택홀을 형성하는 단계와;
상기 콘택홀과 연결되어 화소 영역별 패터닝되는 상기 화소 전극을 형성하는 단계
를 포함하는 산화물 박막 트랜지스터 어레이 기판의 제조 방법.
A semiconductor device comprising: a substrate; a gate electrode formed on one surface of the substrate; a gate insulating film stacked on the gate electrode; a first IGZO layer formed on the gate insulating film; An IGZO layer including first and second side portions having conductor characteristics and a second IGZO layer separated into a center portion having non-conductive characteristics; a source electrode and a drain electrode formed on the IGZO layer; And a pixel electrode formed on the protective layer and connected to the drain electrode through a contact hole exposing the drain electrode. The method of manufacturing an oxide thin film transistor array substrate according to claim 1, As a result,
Forming the gate wiring and the gate electrode;
Depositing the gate insulating film on the substrate on which the gate wiring and the gate electrode are formed;
Depositing a first IGZO material layer on top of the gate insulating layer such that a ratio of indium: gallium: zinc: oxygen is first, and a ratio of oxygen to the first IGZO material layer is higher than the first ratio Laminating a second IGZO material layer to form a second IGZO material layer to form a second IGZO material layer;
Patterning the IGZO material layer to form an IGZO layer;
Forming the source and drain electrodes on the IGZO layer;
Depositing the protective layer on the substrate on which the source and drain electrodes are formed;
Forming a contact hole in the protection layer at a position overlapping with the drain electrode;
Forming a pixel electrode connected to the contact hole to be patterned for each pixel region
Wherein the oxide thin film transistor array substrate comprises a plurality of oxide thin film transistor array substrates.
제 5 항에 있어서,
상기 제 2 IGZO층은 산소의 비율이 상기 제 1 IGZO층의 산소의 비율보다 적어도 10% 많은 것을 특징으로 하는 산화물 박막 트랜지스터 어레이 기판의 제조 방법.
6. The method of claim 5,
Wherein the second IGZO layer has a ratio of oxygen that is at least 10% greater than the proportion of oxygen in the first IGZO layer.
제 5 항에 있어서,
상기 IGZO층을 형성하는 단계는
상기 IGZO층 상부 중앙에 돌출된 형태의 포토 레지스트 패턴을 형성하는 단계와;
상기 IGZO층을 수소(H2), 헬륨(He), 아르곤(Ar), 질소(N2) 중 어느 하나를 포함하는 가스를 사용하여 플라즈마 처리를 하는 단계
를 더욱 포함하는 산화물 박막 트랜지스터 어레이 기판의 제조 방법.
6. The method of claim 5,
The step of forming the IGZO layer
Forming a photoresist pattern protruding from the upper center of the IGZO layer;
A step of plasma-treating the IGZO layer using a gas containing any one of hydrogen (H2), helium (He), argon (Ar) and nitrogen (N2)
Further comprising a step of forming the oxide thin film transistor array substrate.
제 5 항에 있어서,
상기 소스 전극 및 드레인 전극과 상기 IGZO층 사이에 몰리브덴, 또는 티타늄으로 이루어지는 층을 형성하는 단계를 더욱 포함하는 산화물 박막 트랜지스터 어레이 기판의 제조 방법.
6. The method of claim 5,
And forming a layer of molybdenum or titanium between the source electrode and the drain electrode and the IGZO layer.
제 5 항에 있어서,
상기 제 1 비율은 1:1:1:3이고, 상기 제 2 비율은 1:1:1:3.3인 것을 포함하는 산화물 박막 트랜지스터 어레이 기판의 제조 방법.6. The method of claim 5,
Wherein the first ratio is 1: 1: 1: 3, and the second ratio is 1: 1: 1: 3.3.
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