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KR20140082281A - Semiconductor device inculding air spacer and method of the same - Google Patents

Semiconductor device inculding air spacer and method of the same Download PDF

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KR20140082281A
KR20140082281A KR1020120152018A KR20120152018A KR20140082281A KR 20140082281 A KR20140082281 A KR 20140082281A KR 1020120152018 A KR1020120152018 A KR 1020120152018A KR 20120152018 A KR20120152018 A KR 20120152018A KR 20140082281 A KR20140082281 A KR 20140082281A
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KR
South Korea
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storage electrode
electrode contact
spacer
forming
film
Prior art date
Application number
KR1020120152018A
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Korean (ko)
Inventor
김현정
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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Abstract

본 기술은 에어 스페이서를 포함하는 반도체 소자 및 그 제조 방법에 관한 것으로, 저장전극 콘택 주위에 에어 스페어서를 형성하여 저장전극 콘택과 비트라인 사이의 기생 캐패시터를 감소시키되, 저장전극 콘택을 형성하면서 에어(air) 스페이서를 함께 형성함으로써 보다 용이하게 에어 스페이서를 형성하고 에어 스페이서에 절연물이 침투되는 것을 방지한다.The present invention relates to a semiconductor device including an air spacer and a method of fabricating the same, wherein an air spacer is formed around the storage electrode contact to reduce a parasitic capacitor between the storage electrode contact and the bit line, air spacers are formed together to form the air spacers more easily and prevent the insulating material from penetrating into the air spacers.

Description

에어 스페이서를 포함하는 반도체 소자 및 그 제조 방법{Semiconductor device inculding air spacer and method of the same} TECHNICAL FIELD [0001] The present invention relates to a semiconductor device including an air spacer,

본 발명은 에어(air) 스페이서를 포함하는 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 스토리지노드 콘택을 형성하면서 에어 스페이서를 함께 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device including an air spacer and a method of manufacturing the same, and more particularly, to a method of manufacturing a semiconductor device capable of forming an air spacer together with forming a storage node contact.

일반적으로 반도체 소자는 구조물이 적층된 복층 구조로 이루어져 있으며 이들 구조물들 사이를 전기적으로 연결시키는 콘택 플러그들을 포함한다.In general, a semiconductor device is formed of a multilayer structure in which structures are stacked and includes contact plugs electrically connecting the structures.

그런데 반도체 소자가 고도로 집적화됨에 따라, 반도체 소자내 구조물 특히 배선 라인들(예컨대, 비트라인)과 콘택들(스토리지노드 콘택) 사이의 거리가 점점 가까워지고 있다. 이로 인해, 배선 라인들과 콘택들 사이의 기생 커패시턴스(parasitic capacitance)가 증가되고 있다. 반도체 소자 중 디램 소자의 경우, 배선들 사이의 로딩 커패시턴스가 증가됨에 따라 동작 속도가 느려지고 리프레시 특성이 열화된다.However, as semiconductor devices become highly integrated, the distance between structures in semiconductor devices, particularly wiring lines (e.g., bit lines), and contacts (storage node contacts) is getting closer. This increases the parasitic capacitance between the wiring lines and the contacts. In the case of the semiconductor device, the operating speed is slowed and the refreshing characteristic is deteriorated as the loading capacitance between the wirings increases.

본 발명의 실시 예는 보다 용이하게 콘택 주위에 에어 스페이서를 형성하고 에어 스페이서에 절연물이 침투되는 것을 방지할 수 있는 반도체 소자 제조 방법을 제공한다.Embodiments of the present invention provide a method of manufacturing a semiconductor device that can more easily form an air spacer around a contact and prevent an insulating material from penetrating into the air spacer.

본 발명의 일 실시 예에 따른 반도체 소자는 액티브 영역을 정의하는 소자분리막, 상기 액티브 영역에 매립된 게이트, 상기 게이트 일측의 상기 액티브 영역과 연결되는 비트라인, 상기 게이트 타측의 상기 액티브 영역에 연결되는 제 1 스토리지노드 콘택 및 상기 비트라인과 상기 스토리지노드 콘택 사이에 위치하는 에어(air) 스페이서를 포함한다.A semiconductor device according to an embodiment of the present invention includes a device isolation film defining an active region, a gate embedded in the active region, a bit line connected to the active region on one side of the gate, and a bit line connected to the active region on the other side of the gate A first storage node contact and an air spacer positioned between the bit line and the storage node contact.

바람직하게는, 상기 에어 스페이서는 상기 제 1 스토리지노드 콘택을 둘러싸도록 위치하며, 상기 제 1 스토리지노드 콘택은 스토리지노드 콘택과 액티브 영역 사이의 접촉 면적을 증가시키기 위해 하부의 단면적이 상부의 단면적 보다 넓게 형성된다.Preferably, the air spacer is positioned to surround the first storage node contact, wherein the first storage node contact has a lower cross-sectional area than the upper cross-sectional area to increase the contact area between the storage node contact and the active area .

본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 액티브 영역을 정의하는 소자분리막을 형성하는 단계, 상기 액티브 영역에 매립되는 게이트를 형성하는 단계, 상기 게이트 일측의 상기 액티브 영역과 연결되는 비트라인을 형성하는 단계, 상기 게이트 타측의 상기 액티브 영역과 연결되며, 제 1 스페이서로 둘러싸인 제 1 스토리지노드 콘택을 형성하는 단계, 상기 제 1 스토리지노드 콘택 및 상기 제 1 스페이서를 노출시키는 콘택홀을 형성하는 단계, 노출된 상기 제 1 스페이서를 제거하는 단계 및 상기 콘택홀 내에 제 2 스토리지노드 콘택을 형성하면서 상기 제 1 스페이서가 제거된 공간을 캡핑하여 에어 스페이서를 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes the steps of forming a device isolation film defining an active region, forming a gate embedded in the active region, forming a bit line Forming a first storage node contact coupled to the active region on the other side of the gate and surrounded by a first spacer, forming a contact hole exposing the first storage node contact and the first spacer Removing the exposed first spacer, and forming a second storage node contact in the contact hole while capping the space from which the first spacer is removed to form an air spacer.

본 실시 예는 보다 용이하게 콘택 주위에 에어 스페이서를 형성하고 에어 스페이서에 절연물이 침투되는 것을 방지할 수 있다.The present embodiment can more easily form an air spacer around the contact and prevent the insulator from penetrating into the air spacer.

도 1은 본 발명의 실시 예에 따른 반도체 소자가 적용되는 6F2 구조를 보여주는 평면도.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 구조를 나타낸 단면도.
도 3 내지 도 12는 본 발명의 실시 예에 따른 반도체 소자의 제조 공정을 나타낸 단면도. 1 is a plan view showing a 6F 2 structure to which a semiconductor device according to an embodiment of the present invention is applied;
2 is a cross-sectional view showing a structure of a semiconductor device according to an embodiment of the present invention.
3 to 12 are cross-sectional views illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 반도체 소자가 적용되는 6F2 구조를 보여주는 평면도이고, 도 2는 본 발명의 실시 예에 따른 반도체 소자의 구조를 나타낸 단면도이다. 도 2에서 (a) 도면은 도 1에서 x-x1 방향을 따라 절단된 단면의 모습이며, (b) 도면은 도 1에서 y-y1 방향에 따라 절단된 단면의 모습이다.FIG. 1 is a plan view showing a 6F 2 structure to which a semiconductor device according to an embodiment of the present invention is applied, and FIG. 2 is a cross-sectional view illustrating a structure of a semiconductor device according to an embodiment of the present invention. 2 (a) is a sectional view taken along the x-x1 direction in Fig. 1, and Fig. 2 (b) is a sectional view taken along the y-y1 direction in Fig.

도 1 및 도 2를 참조하면, 반도체 기판(100)의 소정 영역에 액티브 영역(102)을 정의하는 소자분리막(104)이 형성되며, 게이트(106)는 액티브 영역(102) 및 소자분리막(104)에 매립되는 매립형 게이트(Buried Gate)의 구조를 갖는다. 이때, 액티브 영역(102)은 게이트(106)와 수직하게 교차하지 않고 비스듬하게 교차되도록 배치된다. 게이트(106)는 Ti, TiN, W, WN 등의 금속으로 이루어질 수 있다.1 and 2, a device isolation film 104 defining an active region 102 is formed in a predetermined region of a semiconductor substrate 100, and a gate 106 is formed on the active region 102 and the device isolation film 104 And the buried gate is buried in the buried gate. At this time, the active region 102 is arranged so as to intersect obliquely without intersecting the gate 106 vertically. The gate 106 may be formed of a metal such as Ti, TiN, W, or WN.

비트라인 패턴(BL)은 비트라인 콘택(108)을 통해 액티브 영역(102)의 중앙부{게이트(106) 사이의 액티브 영역)와 연결되며 게이트(106)와 수직하게 교차되게 형성된다. 이러한, 비트라인 패턴(BL)은 베리어 메탈(110), 비트라인 도전막(111) 및 하드마스크(112)가 적층된 구조를 포함한다. 이때, 비트라인 콘택(108)은 폴리 실리콘을 포함한다. 베리어 메탈(100)은 티타늄(Ti)/질화티타늄(TiN) 및 질화텅스텐(WN)를 포함하며, 비트라인 도전막(111)은 텅스텐(W)을 포함한다.The bit line pattern BL is formed to intersect the central portion of the active region 102 (the active region between the gates 106) through the bit line contact 108 and perpendicularly intersect the gate 106. The bit line pattern BL includes a structure in which the barrier metal 110, the bit line conductive film 111, and the hard mask 112 are stacked. At this point, the bit line contact 108 comprises polysilicon. The barrier metal 100 includes titanium (Ti) / titanium nitride (TiN) and tungsten nitride (WN), and the bit line conductive film 111 includes tungsten (W).

비트라인 패턴(BL) 사이에는 액티브 영역(102)의 단부와 연결되는 스토리지노드 콘택(SNC1)이 형성되며, 그 상부에는 스토리지노드 콘택(SNC1)과 캐패시터의 스토리지노드(미도시)를 연결시켜주는 스토리지노드 콘택(SNC2)가 형성된다. 스토리지노드 콘택(SNC1)은 하부의 단면적이 상부의 단면적 보다 넓게 형성된다. 즉, 스토리지노드 콘택(SNC1)은 액티브 영역(102)과의 접촉 면적을 넓게 하기 위해 부츠 모양과 같이 하부가 상부 보다 넓게 형성된다.A storage node contact SNC1 connected to an end of the active region 102 is formed between the bit line pattern BL and a storage node contact SNC1 and a storage node A storage node contact SNC2 is formed. The storage node contact SNC1 is formed such that the lower cross-sectional area is larger than the upper cross-sectional area. That is, the storage node contact SNC1 is formed such that the lower portion thereof is wider than the upper portion like a boot shape in order to widen the contact area with the active region 102. [

스토리지노드 콘택(SNC1)과 비트라인 패턴(BL) 사이에는 스페이서들(114, 116)이 형성된다. 스페이서들(114, 116)은 스토리지노드 콘택(SNC1)을 둘러싸는 형태로 형성된다. 이때, 스페이서(114)는 절연막(질화막) 스페이서를 포함하며, 스페이서(116)는 에어(air) 스페이서를 포함한다. 이처럼 스토리지노드 콘택(SNC1)을 둘러싸도록 스토리지노드 콘택(SNC1)과 비트라인 패턴(BL) 사이에 에어 스페이서(116)를 형성함으로써 스토리지노드 콘택(SNC1)과 비트라인 패턴(BL) 사이의 기생 캐패시터를 보다 효과적으로 감소시킬 수 있다. 특히, 에어 스페이서(116)는 스토리지노드 콘택(SNC2)을 형성할 때 함께 형성되도록 함으로써 공정 스텝을 줄일 수 있으며, 에어 스페이서(116)에 이물질(절연물)이 유입되는 것을 방지할 수 있다. 스토리지노드 콘택(SNC1)은 폴리 실리콘을 포함하며, 스토리지노드 콘택(SNC2)는 베리어 물질 및 금속(텅스텐)의 적층 구조를 포함한다.Spacers 114 and 116 are formed between the storage node contact SNC1 and the bit line pattern BL. Spacers 114 and 116 are formed to surround storage node contact SNC1. At this time, the spacer 114 includes an insulating film (nitride film) spacer, and the spacer 116 includes an air spacer. By forming the air spacer 116 between the storage node contact SNC1 and the bit line pattern BL so as to surround the storage node contact SNC1 in this way, the parasitic capacitor B between the storage node contact SNC1 and the bit line pattern BL Can be more effectively reduced. Particularly, by forming the air spacers 116 together when forming the storage node contacts SNC2, it is possible to reduce the number of process steps and prevent the foreign material (insulating material) from being introduced into the air spacers 116. The storage node contact SNC1 comprises polysilicon and the storage node contact SNC2 comprises a layered structure of a barrier material and a metal (tungsten).

도 3 내지 도 13은 본 발명의 실시 예에 따른 반도체 소자의 제조 공정을 나타낸 단면도로서, (a) 도면은 도 1에서 X-X1 방향을 따라 절단된 단면의 모습이며, (b) 도면은 도 1에서 Y-Y1 방향에 따라 절단된 단면의 모습이다.3 to 13 are cross-sectional views illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention, wherein (a) is a sectional view taken along a line X-X1 in FIG. 1, 1 to Y-Y1.

도 3을 참조하면, STI(Shalow Trench Isolation) 공정을 이용하여 반도체 기판(300)을 식각하여 액티브 영역(302)을 정의하는 소자분리막(304)을 형성한다. 즉, STI 마스크를 이용한 식각 공정을 통해 반도체 기판(300) 내에 액티브 영역(302)을 정의하는 소자분리영역을 형성하기 위한 트렌치(미도시)를 형성한다. 이어서, 트렌치가 매립되도록 절연막을 형성한 후 절연막을 평탄화(CMP:Chemical Mechanical Polishing)하여 소자분리막(304)을 형성한다.Referring to FIG. 3, a semiconductor substrate 300 is etched using a Shallow Trench Isolation (STI) process to form an isolation layer 304 defining an active region 302. That is, a trench (not shown) for forming an element isolation region defining the active region 302 is formed in the semiconductor substrate 300 through an etching process using an STI mask. Next, an insulating film is formed so that the trench is buried, and then an isolation film 304 is formed by chemical mechanical polishing (CMP) the insulating film.

이때, 소자분리막(304)은 유동성산화막(Flowable oxide)을 사용한 싱글 갭필(single gapfill) 공정에 의해 형성될 수 있다. 또는 소자분리막(304)은 유동성산화막과 증착산화막이 조합(예컨대, 적층)된 형태로 형성될 수 있다. 이때, 유동성산화막은 SOD(Spin On Dielectric)를 포함하며, 증착산화막은 고밀도플라즈마 산화막(HDP Oxide)을 포함할 수 있다. 또한 소자분리막(304)을 형성하기 전에 측벽산화(Wall oxidation) 공정을 통해 트렌치의 내면에 측벽 산화막(306)을 형성할 수 있다.At this time, the device isolation film 304 may be formed by a single gapfil process using a flowable oxide. Alternatively, the device isolation film 304 may be formed in a combination (e.g., laminated) form of a flowable oxide film and an evaporated oxide film. At this time, the fluid oxide film includes SOD (Spin On Dielectric), and the deposited oxide film may include a high density plasma oxide (HDP) oxide. The sidewall oxide film 306 may be formed on the inner surface of the trench through a wall oxidation process before the device isolation film 304 is formed.

다음에, 액티브 영역(302) 및 소자분리막(304) 상부에 패드산화막(미도시)을 형성하고 패드산화막에 상부에 매립형 게이트 예정영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 식각마스크로 패드산화막을 식각하여 패드산화막 패턴(308)을 형성하고, 패드산화막 패턴(308)을 식각 마스크로 액티브 영역(302) 및 소자분리막(304)을 식각하여 매립형 게이트(Buried Gate, 워드라인)(310)를 형성하기 위한 트렌치를 형성한다. 통상적으로 게이트는 라인 형태(Line type)를 가지므로, 액티브 영역(302)과 소자분리막(304)이 동시에 식각되어 라인형태의 트렌치가 형성된다. 이때, 식각선택비를 이용하여 소자분리막(304)이 액티브 영역(302) 보다 더 깊게 식각되도록 함으로써 게이트 영역에서 액티브 영역(302)이 소자분리막(304) 보다 돌출되는 핀(Fin) 구조를 갖도록 할 수 있다.Next, a pad oxide film (not shown) is formed on the active region 302 and the element isolation film 304, and a photoresist pattern (not shown) is formed on the pad oxide film to define a buried gate predetermined region on the top. A pad oxide film pattern 308 is formed by etching the pad oxide film using the photoresist pattern as an etching mask and the active region 302 and the element isolation film 304 are etched using the pad oxide film pattern 308 as an etching mask to form a buried gate Buried gate, word line) 310, as shown in FIG. Since the gate has a line type, the active region 302 and the device isolation film 304 are etched at the same time to form a line-shaped trench. At this time, the device isolation film 304 is etched deeper than the active region 302 using the etch selectivity, so that the active region 302 in the gate region has a fin structure protruding from the device isolation film 304 .

다음에, 산화 공정을 진행하여 트렌치의 내측면에 산화막(미도시)을 형성한 후 트렌치가 매립되도록 금속막(미도시)을 형성한다. 이때 금속막은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐(W) 등을 포함할 수 있다. 예컨대, 저항을 낮추기 위해 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(conformal)하게 얇게 증착한 후 텅스텐막을 캡필하여 형성할 수 있다. 또는 티타늄질화막과 탄탈륨질화막을 적층하여 금속막을 형성하거나, 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 순차적으로 적층하여 금속막을 형성할 수도 있다.Next, an oxidation process is performed to form an oxide film (not shown) on the inner surface of the trench, and then a metal film (not shown) is formed so that the trench is buried. Here, the metal film may include a titanium nitride film (TiN), a tantalum nitride film (TaN), a tungsten (W), or the like. For example, a titanium nitride film (or a tantalum nitride film) may be conformally thinly deposited to reduce the resistance, and then the tungsten film may be formed by capping. Alternatively, a metal film may be formed by laminating a titanium nitride film and a tantalum nitride film, or a titanium nitride film, a tantalum nitride film, and a tungsten film may be sequentially laminated to form a metal film.

다음에, 금속막을 에치백(etchback) 및 클리닝(cleaning)하여 금속막이 트렌치의 하부에만 매립되는 매립 게이트(310)를 형성한다. 이어서, 매립 게이트(310)의 상부를 실링(sealing)하는 실링막(312)을 형성한다. 이때, 실링막은 질화막으로 형성될 수 있다.Next, the metal film is etched back and cleaned to form a buried gate 310 in which the metal film is buried only in the lower portion of the trench. A sealing film 312 is then formed to seal the top of the buried gate 310. At this time, the sealing film may be formed of a nitride film.

다음에 도 4를 참조하면, 실링막(312) 상부에 비트라인 콘택을 정의하는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각마스크로 실링막(312)을 식각하여 비트라인 콘택홀(미도시)을 정의한다. 이어서, 비트라인 콘택홀(미도시)의 측벽에 스페이서(314)를 형성한다. 이때, 스페이서는 질화막을 포함한다. 즉, 스페이서(314)는 실링막(312)과 동일한 물질로 형성될 수 있다.Referring to FIG. 4, a photosensitive film pattern (not shown) defining a bit line contact is formed on the sealing film 312, and then the sealing film 312 is etched using the photosensitive film pattern as an etching mask to form bit line contact holes (Not shown). A spacer 314 is then formed on the sidewall of the bit line contact hole (not shown). At this time, the spacer includes a nitride film. That is, the spacer 314 may be formed of the same material as the sealing film 312.

다음에, 비트라인 콘택홀(미도시)이 매립되도록 비트라인 콘택용 도전물질(미도시)을 형성한 후 실링막(312)이 노출될 때까지 평탄화함으로써 비트라인 콘택(316)을 형성한다. 이때, 비트라인 콘택용 도전물질은 폴리실리콘을 포함한다. 이처럼 본 실시 예에서는 패드 산화막(308)과 실링막(312)을 비트라인 콘택홀을 형성하기 위한 층간절연막으로 사용함으로써 종래에 비트라인 콘택홀을 형성하기 위한 층간절연막의 형성 공정을 생략할 수 있다.Next, the bit line contact 316 is formed by planarizing the bit line contact hole (not shown) until the sealing film 312 is exposed after the bit line contact conductive material (not shown) is formed to be buried. At this time, the conductive material for the bit line contact includes polysilicon. As described above, in the present embodiment, the pad oxide film 308 and the sealing film 312 are used as an interlayer insulating film for forming the bit line contact holes, so that the step of forming the interlayer insulating film for forming the bit line contact hole can be omitted .

다음에 도 5를 참조하면, 비트라인 콘택(316) 및 실링막(312) 상부에 베리어 금속막(미도시), 비트라인 도전막(미도시) 및 하드마스크층(미도시)을 순차적으로 적층한다. 이어서, 비트라인 영역을 정의하는 마스크를 이용하여 하드마스크층을 식각하여 하드마스크층 패턴(319)을 형성하고, 하드마스크층 패턴(319)을 마스크로 비트라인 도전막 및 베리어 금속막을 식각하여 베리어 패턴(317), 비트라인 도전막 패턴(318) 및 하드마스크 패턴(319)이 적층된 비트라인 패턴(BL)을 형성한다. 이때, 배리어 금속막은 티타늄(Ti), 티타늄질화막(TiN), WN, WSiN 중 어느 하나 또는 이들의 적층 구조로 형성될 수 있다. 비트라인 도전막은 텅스텐을 포함하며, 하드마스크층은 질화막, ACL(Amorphous Carbon Layer), SiON막 중 어느 하나 또는 이들의 적층 구조로 형성될 수 있다.5, a barrier metal film (not shown), a bit line conductive film (not shown), and a hard mask layer (not shown) are sequentially stacked over the bit line contact 316 and the sealing film 312 do. Subsequently, a hard mask layer pattern 319 is formed by etching the hard mask layer using a mask defining a bit line region, and the bit line conductive film and the barrier metal film are etched using the hard mask layer pattern 319 as a mask, A bit line conductive film pattern 318, and a hard mask pattern 319 are stacked to form a bit line pattern BL. At this time, the barrier metal film may be formed of any one of titanium (Ti), titanium nitride (TiN), WN, and WSiN, or a laminated structure thereof. The bit line conductive film includes tungsten, and the hard mask layer may be formed of any one of a nitride film, an amorphous carbon layer (ACL), and a SiON film, or a laminated structure thereof.

다음에, 비트라인 패턴(BL) 및 실링막(312) 상부에 층간 절연막(320)을 형성한 후 하드마스크층 패턴(319)이 노출될 때까지 층간 절연막(320)을 평탄화한다. 이때, 층간 절연막(320)은 산화막을 포함한다.Next, an interlayer insulating film 320 is formed on the bit line pattern BL and the sealing film 312, and then the interlayer insulating film 320 is planarized until the hard mask layer pattern 319 is exposed. At this time, the interlayer insulating film 320 includes an oxide film.

다음에, 저장전극 콘택 영역을 정의하는 마스크를 이용하여 패드 산화막(308)이 노출될 때까지 층간 절연막(320) 및 실링막(312)을 식각하여 제 1 저장전극 콘택홀(322)을 형성한다. 이어서, 비트라인 패턴(BL), 층간 절연막(320) 및 패드 산화막(308) 상부에 스페이서 물질막들(324, 326)을 순차적으로 형성한다. 이때, 스페이서 물질막(324)은 질화막을 포함하며, 스페이서 물질막(326)은 티타늄질화막(TiN)을 포함한다.Next, the interlayer insulating film 320 and the sealing film 312 are etched until the pad oxide film 308 is exposed by using the mask defining the storage electrode contact region to form the first storage electrode contact hole 322 . Then, spacer material films 324 and 326 are sequentially formed on the bit line pattern BL, the interlayer insulating film 320, and the pad oxide film 308. At this time, the spacer material film 324 includes a nitride film, and the spacer material film 326 includes a titanium nitride film (TiN).

다음에 도 6을 참조하면, 스페이서 물질막들을 에치백하여 제 1 저장전극 콘택홀(322)의 측벽에 서로 다른 식각 선택비를 갖는 스페이서들(324', 326')을 형성한다. 또한, 액티브 영역(302)이 노출될 때까지 제 1 저장전극 콘택홀(322)의 하부에 있는 패드 산화막(308)을 식각하여 제 2 저장전극 콘택홀(328)을 형성한다. 이때, 후속 공정에서 형성될 저장전극 콘택과 액티브 영역의 접촉 면적을 최대화하기 위해, 제 2 저장전극 콘택홀(328)의 하부는 비트라인 패턴(BL)의 하부까지 확장되게 형성된다. 즉, 소자분리막(304) 및 스페이서(314)의 식각 선택비 보다 패드 산화막(308)의 식각 선택비를 크게 함으로써 소자분리막(304) 및 스페이서(314)의 식각량은 최소화하면서 패드 산화막(308)이 많이 식각되도록 함으로써 제 2 저장전극 콘택홀(328)의 하부를 넓게 할 수 있다. 이때, 패드산화막(106)은 습식식각으로 식각되는 것이 바람직하다.Referring next to FIG. 6, the spacer material layers are etched back to form spacers 324 'and 326' having different etch selectivity ratios on the sidewalls of the first storage electrode contact holes 322. The pad oxide layer 308 under the first storage electrode contact hole 322 is etched until the active region 302 is exposed to form the second storage electrode contact hole 328. At this time, in order to maximize the contact area between the storage electrode contact and the active region to be formed in the subsequent process, the lower portion of the second storage electrode contact hole 328 is formed to extend to the lower portion of the bit line pattern BL. That is, by increasing the etch selectivity of the pad oxide film 308 to be greater than the etch selectivity of the device isolation film 304 and the spacers 314, the pad oxide film 308 is formed while minimizing the etching amount of the device isolation film 304 and the spacers 314, The second storage electrode contact hole 328 can be widened. At this time, it is preferable that the pad oxide film 106 is etched by wet etching.

다음에 도 7을 참조하면, 제 2 저장전극 콘택홀(328)이 매립되도록 저장전극 콘택용 도전물질(330)을 형성한 후 하드마스크층 패턴(319)이 노출될 때까지 이를 평탄화하여 제 1 저장전극 콘택(SNC1)을 형성한다. 이때, 저장전극 콘택용 도전물질은 폴리 실리콘을 포함한다.Referring to FIG. 7, after the conductive material 330 for a storage electrode contact is formed so that the second storage electrode contact hole 328 is buried, the hard mask layer pattern 319 is planarized until the hard mask layer pattern 319 is exposed, Thereby forming the storage electrode contact SNC1. At this time, the conductive material for the storage electrode contact includes polysilicon.

다음에 도 8을 참조하면, 비트라인 패턴(BL) 및 제 1 저장전극 콘택(SNC1) 상부에 하드마스크층을 형성한다. 이때, 하드마스크층은 산화막(332) 및 폴리 실리콘층(334)이 순차적으로 증착된 구조를 포함한다.Next, referring to FIG. 8, a hard mask layer is formed on the bit line pattern BL and the first storage electrode contact SNC1. At this time, the hard mask layer includes a structure in which an oxide film 332 and a polysilicon layer 334 are sequentially deposited.

다음에, 하드마스크층 상부에 제 2 저장전극 콘택 영역을 정의하는 감광막 패턴(336)을 형성한다. 이때, 감광막 패턴(336)은 오픈 영역이 제 1 저장전극 콘택(SNC1), 제 1 스페이서(324') 및 제 2 스페이서(326')와 중첩되도록 형성된다.Next, a photoresist pattern 336 defining a second storage electrode contact region is formed over the hard mask layer. At this time, the photoresist pattern 336 is formed such that an open region overlaps the first storage electrode contact SNC1, the first spacer 324 ', and the second spacer 326'.

다음에 도 9를 참조하면, 감광막 패턴(336)을 식각 마스크로 하드마스크층(332, 334)을 식각하여 하드마스크 패턴(332', 334')을 형성한다. 이어서, 하드마스크 패턴(332', 334')을 식각 마스크로 제 1 저장전극 콘택(SNC1), 스페이서들(324', 326') 및 하드마스크층 패턴(319)을 일정 깊이 식각하여 제 2 저장전극 콘택홀(338)을 형성한다. 즉, 제 2 저장전극 콘택홀(338)은 제 1 저장전극 콘택(SNC1) 뿐만 아니라 스페이서들(324', 326')가 노출되도록 형성된다. 특히, 후속 공정에서 제거될 제 2 스페이서(326')가 노출되도록 제 2 저장전극 콘택홀(338)을 형성한다.Referring to FIG. 9, the hard mask layers 332 and 334 are etched using the photoresist pattern 336 as an etch mask to form hard mask patterns 332 'and 334'. Subsequently, the first storage electrode contact SNC1, the spacers 324 ', 326' and the hard mask layer pattern 319 are etched by a certain depth using the hard mask patterns 332 'and 334' Electrode contact holes 338 are formed. That is, the second storage electrode contact hole 338 is formed to expose not only the first storage electrode contact SNC1 but also the spacers 324 'and 326'. In particular, a second storage electrode contact hole 338 is formed to expose a second spacer 326 'to be removed in a subsequent process.

다음에 도 10을 참조하면, 제 2 저장전극 콘택홀(338)의 바닥면에 노출된 제 2 스페이서(326')을 모두 제거한다. 즉, 제 1 저장전극 콘택(SNC1)를 둘러싸면서 제 1 저장전극 콘택(SNC1)과 비트라인 패턴(BL) 사이에 형성된 제 2 스페이서(326')를 모두 제거한다. 이때, 제 2 스페이서(326')는 스트립(strip) 공정을 통해 제거될 수 있다.Referring next to FIG. 10, the second spacers 326 'exposed on the bottom surface of the second storage electrode contact holes 338 are all removed. That is, the second spacer 326 'formed between the first storage electrode contact SNC1 and the bit line pattern BL is removed while surrounding the first storage electrode contact SNC1. At this time, the second spacer 326 'may be removed through a strip process.

다음에 도 11을 참조하면, 제 2 저장전극 콘택홀(338)의 내부면 및 하드마스크 패턴(334') 상부에 베리어 물질막(340)을 형성한다. 이때, 베리어 물질막(340)은 스텝 커버리지 특성이 나쁜 물질을 사용함으로써 제 2 스페이서(326')가 제거된 공간에 베리어 금속(340)이 유입되지 않도록 한다. 이러한 베리어 물질막(340)은 PE-Nit를 포함한다.Referring to FIG. 11, a barrier material layer 340 is formed on the inner surface of the second storage electrode contact hole 338 and the hard mask pattern 334 '. At this time, the barrier material film 340 uses a material having a poor step coverage characteristic, thereby preventing the barrier metal 340 from flowing into the space from which the second spacer 326 'is removed. This barrier material film 340 includes PE-Nit.

즉, 제 2 스페이서(326')가 제거된 공간을 베리어 물질막(340)로 캡핑(capping)함으로써 제 2 스페이서(326')가 제거된 공간에 에어 스페이서(342)가 형성되도록 한다. 이처럼 본 실시 예에서는 제 2 저장전극 콘택을 형성하는 공정을 진행하면서 제 1 저장전극 콘택(SNC1)과 비트라인 패턴(BL) 사이에 에어 스페이서(342)를 형성한다.That is, by capping the space in which the second spacer 326 'is removed with the barrier material film 340, air spacers 342 are formed in the space from which the second spacers 326' are removed. As described above, in this embodiment, an air spacer 342 is formed between the first storage electrode contact SNC1 and the bit line pattern BL while the second storage electrode contact is formed.

다음에 제 2 저장전극 콘택홀(338)이 매립되도록 베리어 물질막(340) 상부에 저장전극 콘택용 도전물질(344)을 형성한다. 이때, 저장전극 콘택용 도전물질(344)은 텅스텐(W)과 같은 금속막을 포함한다.A conductive material 344 for a storage electrode contact is formed on the barrier material film 340 so that the second storage electrode contact hole 338 is buried. At this time, the storage electrode contact conductive material 344 includes a metal film such as tungsten (W).

다음에 도 12를 참조하면, 하드마스크 패턴(334')이 노출될 때까지 저장전극 콘택용 도전물질(344) 및 베리어 물질막(340)을 평탄화하여 제 2 저장전극 콘택(SNC2)을 형성한다. 즉 베리어 물질막(340') 및 텅스텐(344')이 적층된 구조의 제 2 저장전극 콘택(SNC2)이 형성된다.Next, referring to FIG. 12, the conductive material 344 for a storage electrode contact and the barrier material film 340 are planarized to form a second storage electrode contact SNC2 until the hard mask pattern 334 'is exposed . A second storage electrode contact SNC2 having a structure in which a barrier material film 340 'and a tungsten 344' are stacked is formed.

다음에 도 13을 참조하면, 하드마스크 패턴(332', 334') 제거한 후 층간절연막(346)을 형성한다.Referring to FIG. 13, after the hard mask patterns 332 'and 334' are removed, an interlayer insulating film 346 is formed.

상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It should be regarded as belonging to the claims.

100, 300 : 반도체 기판 102, 302 : 액티브 영역
104, 304 : 소자분리막 106, 310 : 게이트
108, 316 : 비트라인 콘택 114, 116, 324', 326', 342 : 스페이서
BL : 비트라인 패턴
SNC1, SNC2 : 저장전극 콘택 100, 300: semiconductor substrate 102, 302: active region
104, 304: element isolation film 106, 310: gate
108, 316: bit line contacts 114, 116, 324 ', 326', 342:
BL: bit line pattern
SNC1, SNC2: storage electrode contact

Claims (16)

액티브 영역을 정의하는 소자분리막;
상기 액티브 영역에 매립된 게이트;
상기 게이트 일측의 상기 액티브 영역과 연결되는 비트라인;
상기 게이트 타측의 상기 액티브 영역에 연결되는 제 1 저장전극 콘택; 및
상기 비트라인과 상기 저장전극 콘택 사이에 위치하는 에어(air) 스페이서를 포함하는 반도체 소자.A device isolation layer defining an active region;
A gate embedded in the active region;
A bit line connected to the active region on one side of the gate;
A first storage electrode contact connected to the active region on the other side of the gate; And
And an air spacer located between the bit line and the storage electrode contact. 제 1항에 있어서, 상기 에어 스페이서는
상기 제 1 저장전극 콘택을 둘러싸도록 위치하는 것을 특징으로 하는 반도체 소자. The airbag device according to claim 1,
And is positioned to surround the first storage electrode contact. 제 1항에 있어서,
상기 에어 스페이서와 상기 비트라인 사이에 위치하는 절연막 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
Further comprising an insulating film spacer disposed between the air spacers and the bit lines. 제 3항에 있어서, 상기 절연막 스페이서는
상기 에어 스페이서를 둘러싸도록 위치하는 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 3, wherein the insulating film spacer
And is positioned to surround the air spacers. 제 1항에 있어서,
상기 제 1 저장전극 콘택 및 상기 에어 스페이서 상부에 위치하는 제 2 저장전극 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
Further comprising a second storage electrode contact located above the first storage electrode contact and the air spacer. 제 4항에 있어서, 상기 제 2 저장전극 콘택은
베리어 물질막 및 금속막의 적층 구조를 포함하며,
상기 베리어 물질막은 상기 에어 스페이서를 캡핑하는 것을 특징으로 하는 반도체 소자.5. The method of claim 4, wherein the second storage electrode contact
A barrier material film and a metal film,
Wherein the barrier material film caps the air spacers. 제 1항에 있어서, 상기 제 1 저장전극 콘택은
하부의 단면적이 상부의 단면적 보다 넓게 형성되는 것을 특징으로 하는 반도체 소자. 2. The method of claim 1, wherein the first storage electrode contact
Sectional area of the lower portion is larger than that of the upper portion. 액티브 영역을 정의하는 소자분리막을 형성하는 단계;
상기 액티브 영역에 매립되는 게이트를 형성하는 단계;
상기 게이트 일측의 상기 액티브 영역과 연결되는 비트라인을 형성하는 단계;
상기 게이트 타측의 상기 액티브 영역과 연결되며, 제 1 스페이서로 둘러싸인 제 1 저장전극 콘택을 형성하는 단계;
상기 제 1 저장전극 콘택 및 상기 제 1 스페이서를 노출시키는 콘택홀을 형성하는 단계;
노출된 상기 제 1 스페이서를 제거하는 단계; 및
상기 콘택홀 내에 제 2 저장전극 콘택을 형성하면서 상기 제 1 스페이서가 제거된 공간을 캡핑하여 에어 스페이서를 형성하는 단계를 포함하는 반도체 소자 제조 방법.Forming an element isolation film defining an active region;
Forming a gate embedded in the active region;
Forming a bit line connected to the active region on one side of the gate;
Forming a first storage electrode contact coupled to the active region on the other side of the gate and surrounded by a first spacer;
Forming a contact hole exposing the first storage electrode contact and the first spacer;
Removing the exposed first spacer; And
And forming a second storage electrode contact in the contact hole while capping a space in which the first spacer is removed to form an air space. 제 8항에 있어서, 상기 제 1 저장전극 콘택을 형성하는 단계는
상기 비트라인 사이에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 제 1 저장전극 콘택홀을 형성하는 단계;
상기 제 1 저장전극 콘택홀의 내부면에 상기 제 1 스페이서를 형성하는 단계;
상기 액티브 영역이 노출되도록 상기 제 1 저장전극 콘택홀의 하부를 추가 식각하여 제 2 저장전극 콘택홀을 형성하는 단계; 및
상기 제 2 저장전극 콘택홀에 저장전극 콘택용 도전물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.9. The method of claim 8, wherein forming the first storage electrode contact
Forming an interlayer insulating film between the bit lines;
Etching the interlayer insulating layer to form a first storage electrode contact hole;
Forming the first spacer on an inner surface of the first storage electrode contact hole;
Forming a second storage electrode contact hole by further etching a lower portion of the first storage electrode contact hole such that the active region is exposed; And
And forming a conductive material for a storage electrode contact in the second storage electrode contact hole. 제 9항에 있어서,
상기 제 1 스페이서를 형성하기 전에 상기 제 1 저장전극 콘택홀의 내부면에 제 2 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.10. The method of claim 9,
And forming a second spacer on an inner surface of the first storage electrode contact hole before forming the first spacer. 제 10항에 있어서,
상기 제 1 스페이서는 티타늄질화막(TiN)을 포함하며,
상기 제 2 스페이서는 질화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.11. The method of claim 10,
Wherein the first spacer comprises a titanium nitride film (TiN)
And the second spacer includes a nitride film. 제 8항에 있어서, 상기 제 1 스페이서를 제거하는 단계는
스트립 공정을 통해 상기 티타늄질화막을 선택적으로 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.9. The method of claim 8, wherein removing the first spacer
Wherein the titanium nitride film is selectively removed through a strip process. 제 9항에 있어서, 상기 제 2 저장전극 콘택홀을 형성하는 단계는
콘택홀의 하부가 상기 비트라인의 하부까지 확장되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법. 10. The method of claim 9, wherein forming the second storage electrode contact hole
And a lower portion of the contact hole extends to a lower portion of the bit line. 제 8항에 있어서, 상기 에어 스페이서를 형성하는 단계는
상기 콘택홀에 매립되는 상기 제 2 저장전극 콘택이 상기 제 1 스페이서가 제거된 공간의 상부를 캡핑하는 것을 특징으로 하는 반도체 소자 제조 방법.9. The method of claim 8, wherein forming the air spacer
Wherein the second storage electrode contact buried in the contact hole caps an upper portion of the space from which the first spacer is removed. 제 14항에 있어서, 상기 제 2 저장전극 콘택을 형성하는 단계는
상기 콘택홀의 내부면에 베리어 물질막을 형성하여 상기 제 1 스페이서가 제거된 공간의 상부를 캡핑하는 단계; 및
상기 콘택홀이 매립되도록 상기 베리어 물질막 상부에 저장전극 콘택용 도전물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.15. The method of claim 14, wherein forming the second storage electrode contact
Forming a barrier material film on the inner surface of the contact hole to cap the upper portion of the space from which the first spacer is removed; And
And forming a conductive material for a storage electrode contact on the barrier material film so that the contact hole is buried. 제 15항에 있어서, 상기 베리어 물질막은
PE-Nit를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.16. The method of claim 15, wherein the barrier material film
PE-Nit. ≪ / RTI >
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