KR20130074661A

KR20130074661A - 패키지 기판 및 이의 제조 방법

Info

Publication number: KR20130074661A
Application number: KR1020110142827A
Authority: KR
Inventors: 이종태; 김재윤; 정창보; 오춘환
Original assignee: 주식회사 심텍
Priority date: 2011-12-26
Filing date: 2011-12-26
Publication date: 2013-07-04
Also published as: KR101340349B1

Abstract

일 실시 예에 따르는 상기 패키지 기판의 제조 방법에 있어서, 먼저, 제1 회로 패턴층을 포함하는 제1 캐리어 기판, 및 릴리즈 패턴층과 상기 릴리즈 패턴층의 적어도 일부분 상에 형성되는 제2 회로 패턴층을 포함하는 제2 캐리어 기판을 형성한다. 상기 제1 회로 패턴층 및 상기 제2 회로 패턴층 사이에 절연층 기판을 개재시키고, 상기 제1 캐리어 기판, 상기 절연층 기판 및 상기 제2 캐리어 기판을 접합시킨다. 상기 제1 캐리어 기판 및 상기 제2 캐리어 기판을 상기 절연층 기판으로부터 박리시킨다. 상기 릴리즈 패턴층을 제거하여 상기 제2 회로 패턴층을 부분적으로 노출시키는 캐비티를 상기 절연층 기판에 형성한다. 상기 캐비티 내에 반도체 칩을 실장한다.

Description

패키지 기판 및 이의 제조 방법{Package substrate and method of manufacturing the same}

본 출원은 일반적으로 패키지에 관한 것으로서, 보다 상세하게는 패키지 기판 및 이의 제조 방법에 관한 것이다.

최근 전자산업의 발달에 따라 전자 부품의 고기능화 및 소형화가 가속되고 있다. 이러한 추세의 일환으로, 반도체 소자의 제조에 있어서도 고집적화를 위해 반도체 칩의 생산 단계에서 단위면적당 셀의 갯수를 최대화하는 질적 집적방법과 패키징 단계에서 단위높이당 적층되는 반도체 칩의 갯수를 최대화하는 양적 집적방법이 적용되고 있다. 질적 집적방법은 최근 30 나노 공정이 개발되어 점차 그 한계인 원자크기의 수준까지 접근하고 있으며, 양적 집적방법은 반도체 칩의 두께 면에서 50㎛ 정도의 두께까지, 그리고 패키지 기판의 두께에 있어서는 CCL(copper clad laminate)를 사용할 경우에는 약 100um, PPG(prepreg)를 이용할 경우에는 약 80um 수준까지 두께를 조절할 수 있게 되었다.

상술한 기술의 발전에도 불구하고, 현재 반도체 메모리를 이용하는 모바일 기기 분야에서는 종래보다 더욱 얇고 고용량의 반도체 소자를 요구하게 되었다. 이에 따라, 종래의 패키지 기판의 구조 및 제조 방법에 있어서도 변화가 모색되고 ㅇ있다.

종래의 패키지 기판의 구조는 2차원적인 회로 배치를 가지고 있었으며, 이를 위한 패키지 기판의 제조 방법은 대체로 다음과 같다. 먼저, 사진 인쇄법 또는 스크린 인쇄법을 통하여 내층용 동박 원판에 내층회로를 인쇄한다. 그리고, 회로가 인쇄된 내층용 원판의 표면을 회로부분만 남기는 동박 식각을 실시하여, 회로를 형성한다. 이와 같은 방법으로, 서로 다른 내층 회로를 가지는 복수의 내층용 원판을 각각 형성하고, 이들을 층별 적층 구조에 맞추어 순서대로 배열한다. 그리고, 층 사이에 프리프레그(pre-preg)를 삽입한 후에 접착하여 다층 인쇄 회로 기판을 형성한다. 그리고, 상기 다층 인쇄 회로 기판의 각 층의 회로들이 서로 전기적으로 접속되도록 하기 위해, 드릴 또는 레이저 등으로 홀을 상기 다층 인쇄 회로 기판 내에 가공한다. 그리고, 상기 홀 내부를 도금하여, 전도층을 형성한다. 상기 다층 인쇄 회로 기판의 외부면에도 상기 내층회로 공정과 동일한 공정을 수행하여 외층 회로를 형성한다. 솔더 마스크 잉크 공정을 통해, 외부로 노출되는 회로의 산화 방지 처리를 하여, 패키지 기판을 완성한다. 그리고, 상기 패키지 기판 상에 반도체 칩을 실장한다.

이와 같은 종래의 패키지 기판의 제조 방법은 패키지 기판이 만들어진 이후에 별도로 제조되는 반도체 칩을 상기 패키지 기판 상에 실장하기 때문에, 전체 패키지의 두께를 감소시키기가 쉽지 않다. 이에 따라, 최근에는 패키지 기판 내부에 반도체 칩을 수용하는 내장형 패키지 기판의 구조 및 제조 방법에 대한 연구가 진행되고 있으며, 이에 대한 업계의 요청도 증가되고 있다.

본 출원이 이루고자 하는 기술적 과제는, 종래보다 얇은 두께로 반도체 칩을 실장할 수 있는 3차원 구조의 패키지 기판을 제공하는 것이다.

본 출원이 이루고자 하는 다른 기술적 과제는 회로 형성이 용이하며 감소된 두께로 반도체 칩을 실장할 수 있는 3차원 구조의 패키지 기판의 제조 방법을 제공하는 것이다.

상기의 기술적 과제를 이루기 위한 본 출원의 일 측면에 따른 패키지 기판의 제조 방법이 개시된다. 상기 패키지 기판의 제조 방법에 있어서, 먼저, 제1 회로 패턴층을 포함하는 제1 캐리어 기판, 및 릴리즈 패턴층과 상기 릴리즈 패턴층의 적어도 일부분 상에 형성되는 제2 회로 패턴층을 포함하는 제2 캐리어 기판을 형성한다. 상기 제1 회로 패턴층 및 상기 제2 회로 패턴층 사이에 절연층 기판을 개재시키고, 상기 제1 캐리어 기판, 상기 절연층 기판 및 상기 제2 캐리어 기판을 접합시킨다. 상기 제1 캐리어 기판 및 상기 제2 캐리어 기판을 상기 절연층 기판으로부터 박리시킨다. 상기 릴리즈 패턴층을 제거하여 상기 제2 회로 패턴층을 부분적으로 노출시키는 캐비티를 상기 절연층 기판에 형성한다. 상기 캐비티 내에 반도체 칩을 실장한다.

상기의 기술적 과제를 이루기 위한 본 출원의 다른 측면에 따른 패키지 기판의 제조 방법이 개시된다. 상기 패키지 기판의 제조 방법에 있어서, 먼저, 회로 패턴층을 구비하는 제1 및 제2 캐리어 기판을 제공한다. 상기 제1 및 상기 제2 캐리어 기판 중 적어도 하나는 상기 제1 및 제2 캐리어 기판과 상기 회로 패턴층 사이에 배치되는 릴리즈 패턴층을 포함한다. 상기 제1 캐리어 기판 또는 제2 캐리어 기판 중 어느 하나의 상기 회로 패턴층 상에 도전성 범프를 형성한다. 절연층 기판을 상기 제1 및 제2 캐리어 기판 사이에 개재시킨다. 상기 도전성 범프가 상기 제1 캐리어 기판 및 상기 제2 캐리어 기판의 상기 회로 패턴층을 전기적으로 연결시키도록 상기 제1 캐리어 기판, 상기 절연층 기판 및 상기 제2 캐리어 기판을 접합시킨다. 상기 제1 캐리어 기판 및 상기 제2 캐리어 기판을 상기 절연층 기판으로부터 박리시킨다. 상기 릴리즈 패턴층을 제거함으로써, 상기 절연층 기판 내부에 반도체 칩의 실장을 위한 캐비티를 형성한다.

상기의 기술적 과제를 이루기 위한 본 출원의 다른 측면에 또따른 패키지 기판이 개시된다. 상기 패키지 기판은, 절연층 기판, 상기 절연층 기판의 제1 면에 형성된 제1 회로 패턴, 상기 절연층 기판의 제2 면에 형성된 제2 회로 패턴, 및 상기 절연층 기판의 내부에서 상기 제1 회로 패턴 및 상기 제2 회로 패턴을 전기적으로 연결하는 도전성 범프를 포함한다. 이때, 상기 제1 면 및 제2 면 중 적어도 하나에는 상기 절연층 기판의 내부로 연장되고 반도체 칩의 실장을 위한 캐비티가 배치되고, 상기 캐비티 내부의 상기 절연층 기판 측면 및 바닥면에는 상기 제1 회로 패턴 또는 제2 회로 패턴의 일부분이 위치한다.

본 출원의 일 실시 예에 의하면, 반도체 칩이 실장되는 캐비티 구조를 가지는 패키지 기판을 용이하게 형성할 수 있다. 상기 캐비티 구조를 형성함에 있어, 종래의 공정인, 기계적 드릴 공정, 레이저 드릴 공정을 적용하지 않음으로써, 후속 버(bur) 제거 공정 또는 스미어 제거 공정을 생략할 수 있다. 마찬가지로, 패키지 기판 내에서 회로 패턴을 서로 연결시키는 비아홀을 형성함에 있어서도, 기계적 드릴 공정, 레이저 드릴 공정을 적용하지 않고, 전도성 범프를 이용하는 캐리어 기판의 접합 공정을 적용한다. 따라서, 패키지 기판 제조 공정이 간소화되고, 비용이 절감될 수 있다. 이로 인해, 양산성이 향상될 수 있다.

또한, 본 출원의 일 실시 예에 의하면, 반도체 칩과 연결되는 회로 패턴을 캐비티 내부에 용이하게 형성할 수 있다. 캐비티의 형성에 릴리즈 패턴층을 이용함으로써, 캐비티의 측면 및 바닥면에 해당하는 절연층 기판의 면 상에 회로 패턴층을 용이하게 형성할 수 있다. 상술한 방법에 의해, 절연층 기판 내부에 반도체 칩의 실장이 가능해짐으로써, 패키지 제품의 두께를 감소시킬 수 있으며, 상기 반도체 칩과의 관계에서 회로 구성을 보다 정밀하게 할 수 있어, 회로 노이즈 등을 감소시킬 수 있다.

도 1 내지 도 13은 본 출원의 일 실시 예에 의한 패키지 기판의 제조 방법을 개략적으로 나타내는 단면도이다.

이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 출원에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 또한, 설명의 편의를 위하여 구성요소의 일부만을 도시하기도 하였으나, 당업자라면 구성요소의 나머지 부분에 대하여도 용이하게 파악할 수 있을 것이다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. “제1 ” 또는 “제2 ” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수도 있다.

또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, “포함하다” 또는 “가지다”등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.

본 명세서에서, 기판의 제1 면 또는 제2 면에 회로를 형성한다는 의미는, 상기 기판의 제1 면 또는 제2 면 상에 회로를 형성하는 것 뿐만 아니라, 상기 제1 면과 접하는 상기 기판의 내부에 회로를 형성하는 것을 포함하는 개념으로 해석될 수 있다.

도 13은 본 출원의 일 실시 예에 의한 패키지 기판을 개략적으로 나타내는 단면도이다. 도 13에 도시되는 패키지 기판(1300)은 후술하는 도 1 내지 도 13에 도시되는 본 출원의 일 실시 예에 따라 제조된다. 구체적으로, 패키지 기판(1300)은 절연층 기판(180), 절연층 기판(180)의 제1 면에 형성된 제1 회로 패턴층(162), 절연층 기판(180)의 제2 면에 형성된 제2 회로 패턴층(164) 및 도전성 범프(172)를 포함한다. 도전성 범프(172)는 절연층 기판(180)의 내부에서 제1 회로 패턴층(162) 및 제2 회로 패턴층(164)를 전기적으로 연결한다. 상기 절연층 기판(180)은 절연 수지로 이루어질 수 있으며, 일예로서, 프리프레그(pre-preg)로 이루어질 수 있다.

상기 제1 면 또는 상기 제2 면 중 적어도 하나에는 절연층 기판(180)의 내부로 연장되고 반도체 칩(1310)의 실장을 위한 캐비티(1220)가 배치된다. 도 13의 일 실시 예에서는 제2 회로 패턴층(164)이 형성된 절연층 기판(180)의 상기 제2 면 상에 캐비티(1220)가 위치한다. 캐비티 (1220) 내부의 절연층 기판(180) 측면 및 바닥면에는 제2 회로 패턴(164)의 일부분이 위치한다. 도시된 일 실시 예에서와 같이, 캐비티(1220) 내부의 제2 회로 패턴층(164)의 일부분은 절연층 기판(180)의 측면 및 바닥면에 걸쳐서 연속적으로 위치할 수 있다. 즉, 상기 측면 및 상기 바닥면에 동시에 배치될 수 있다. 이와 같은, 제2 회로 패턴층(164)의 구조적 배치 및 층상 프로파일은 본 출원의 일 실시 예에 따르는 제조 방법에 의하여 도출되는 것으로서, 캐비티(1220) 내에 실장되는 반도체 칩(1310)과의 전기적 연결 패턴을 용이하게 형성하고 반도체 칩(1310)과의 관계에서 최적화된 회로 패턴을 형성할 수 있는 장점을 가진다. 일 예로서, 반도체 칩(1310)과 제2 회로 패턴(164) 사이의 전기적 노이즈를 감소시킬 수 있는 장점이 있다.

도면을 참조하면, 반도체 칩(1310)은 캐비티(1220) 내에 노출되는 제2 회로 패턴층(164)의 일부분 상에 실장된다. 반도체 칩(1310)은 일면에 배치되는 범프(1315)를 이용하여 제2 회로 패턴층(164)의 상기 일부분 상에 형성되는 패드(미도시)와 플립칩 접합할 수 있다. 다른 실시 예에 있어서는, 반도체 칩(1310)은 와이어 본딩을 통하여 제2 회로 패턴층(164)의 상기 일부분 상에 형성되는 패드(미도시)와 전기적으로 연결될 수 있다.

도전성 범프(172)는 절연층 기판(180)의 내부에서 제1 회로 패턴층(162) 및 제2 회로 패턴층(164)를 서로 전기적으로 연결한다. 도시된 바와 같이, 도전성 범프(172)는 제1 회로 패턴층(162) 및 제2 회로 패턴층(164)을 상하 방향으로 연결할 수 있다. 도전성 범프(172)는 일 예로서, 솔더 또는 금속 재질로 이루어질 수 있다.

제1 회로 패턴층(162) 및 제2 회로 패턴층(164)가 형성된 절연체 기판(180) 상에는 솔더 레지스트 패턴층(1212, 1214)이 배치되어, 제1 회로 패턴층(162) 및 제2 회로 패턴층(164)을 외부로부터 보호할 수 있다.

도면을 참조하면, 반도체 칩(1310)이 실장된 절연층 기판(180)의 상기 제2 면의 반대쪽에 위치하는 상기 제1 면에는 다른 패키지 기판과의 접합을 위한 솔더볼(1320)이 배치된다. 솔더볼(1320)은 제1 회로 패턴층(162)을 부분적으로 노출시키는 솔더 레지스트 패턴층(1214)에 형성될 수 있다.

상술한 바와 같이, 본 출원의 일 실시 예에 의한 패키지 기판은 절연층 기판, 상기 절연층 기판의 제1 면 및 제2 면에 각각 형성되는 제1 회로 패턴층 및 제2 회로 패턴층, 상기 제1 회로 패턴층 및 제2 회로 패턴층을 서로 전기적으로 연결하는 도전성 범프를 포함한다. 이때, 상기 제1 면 및 제2 면 중 적어도 하나에는 상기 절연층 기판의 내부로 연장되고 반도체 칩을 실장할 수 있는 캐비티가 배치된다. 상기 캐비티 내부의 상기 절연층 기판의 측면 및 바닥면에는 상기 제1 회로 패턴층 또는 상기 제2 회로 패턴층의 일부분이 배치될 수 있다. 본 실시 예에서의 상기 캐비티 내부에 형성되는 상기 제1 회로 패턴층 또는 상기 제2 회로 패턴층의 일부분은 상기 절연층 기판의 측면 및 바닥면에 걸쳐서 연속적으로 위치할 수 있다. 따라서, 상기 캐비티 내에 실장되는 반도체 칩과의 전기적 연결 패턴을 용이하게 형성하고 상기 반도체 칩과의 관계에서 최적화된 회로 패턴을 형성할 수 있는 장점을 가진다. 일 예로서, 상기 반도체 칩과 제1 또는 제2 회로 패턴층 사이의 전기적 노이즈를 감소시킬 수 있는 장점이 있다.

도 1 내지 도 13은 본 출원의 일 실시 예에 의한 패키지 기판의 제조 방법을 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 본 출원의 일 실시 예에 따르는 패키지 기판의 제조 방법에 있어서, 먼저, 예비 기판(110)을 준비한다. 예비 기판(110)은 서로 분리가능한 더미층(112) 및 더미층(112)의 양쪽 면에 형성되는 구리 포일층(114)을 포함할 수 있다. 도시된 바와 같이, 더미층(112)는 분리선(113)을 기준으로 하여, 공지된 박리공정에 의하여 용이하게 상하의 2부분으로 분리되어질 수 있다. 더미층(112)은 프리프레그와 같은 절연 수지를 포함하여 이루어질 수 있다.

도 2를 참조하면, 예비 기판(110)의 적어도 일 면의 상기 구리 포일층 상에 릴리즈 패턴층(120)을 형성한다. 일 실시 예에 의하면, 릴리즈 패턴층(120)은 감광성 레지스트층(미도시)을 도포하고, 상기 감광성 레지스트층을 사진 노광 및 현상하여 형성할 수 있다. 상기 감광성 레지스트층은 공지의 솔더 물질 또는 폴리머 물질을 포함하여 이루어질 수 있다. 상기 릴리즈 패턴층(120)은 반도체 칩이 실장되는 캐비티에 대응하는 소정의 형상을 가지도록 상기 레지스트층을 패터닝함으로써 형성할 수 있다.

도 3을 참조하면, 예비 기판(110)의 양쪽 면에, 화학도금층(132, 134)을 형성한다. 화학도금층(132, 134)는 공지의 무전해 도금 방법 또는 플래쉬(flash) 도금법을 적용하여 형성될 수 있다. 상기 화학도금층(132, 134)는 일 예로서, 구리층일 수 있다. 도시된 바와 같이, 예비 기판(110) 상면의 화학도금층(132)은 구리 포일층(114) 상에 직접 형성되고, 예비 기판(110) 하면의 화학도금층(134)은 릴리즈 패턴층(120) 상에 형성될 수 있다. 화학도금층(132, 134)는 이하의 도 5에서 형성되는 전기도금층과 구리 포일층(114, 116) 또는 상기 전기도금층과 릴리즈 패턴층(120)과의 계면 접합력을 향상시키는 기능을 수행한다. 몇몇 실시예에서는, 화학도금층(132, 134)는 생략될 수도 있다.

도 4를 참조하면, 예비 기판(110)의 양쪽 면에 제1 레지스트 패턴(142) 및 제2 레지스트 패턴(144)을 형성한다. 제1 레지스트 패턴(142) 및 제2 레지스트 패턴(144)은 감광성 레지스트막을 예비 기판(110)의 양쪽 면에 도포하고, 상기 감광성 레지스트막을 소정의 이미지 형상에 따라 사진 노광 및 현상함으로써 형성할 수 있다. 상기 소정의 이미지 형상은 구현하고자 하는 회로도에 따라 회로 패턴이 이미지 전사됨으로써 형성될 수 있다. 도시된 일 실시 예에 따르면, 릴리즈 패턴층(120)의 상부에는 소정의 제2 레지스트 패턴(144)이 형성될 수 있다.

도 5를 참조하면, 제1 레지스트 패턴(142) 및 제2 레지스트 패턴(144)을 이용하여, 예비 기판(110)의 양쪽 면에 전기도금을 실시한다. 상기 전기도금에 의하여, 제1 회로 패턴층(162) 및 제2 회로 패턴층(164)를 형성한다. 상기 전기도금은 전해 도금법에 의하여 구리층을 형성하는 과정일 수 있다.

도 6을 참조하면, 제1 회로 패턴층(162) 및 제2 회로패턴층(164)을 형성한 후에, 제1 레지스트 패턴(142) 및 제2 레지스트 패턴(144)을 제거한다. 상기 제1 레지스트 패턴(142) 및 제2 레지스트 패턴(144)은 공지의 건식 또는 습식 식각법에 의하여 제거될 수 있다.

도 7을 참조하면, 도 6의 예비 기판(110)에 대하여, 더미층(113)을 기준으로 상하로 예비 기판(110)을 분리시킨다. 도시된 일 실시 예에 있어서, 예비 기판(110)을 분리시켜, 제1 회로 패턴층(162)을 포함하는 제1 캐리어 기판(710)과 릴리즈 패턴층(120) 및 제2 회로 패턴층(164)를 포함하는 제2 캐리어 기판(720)을 형성할 수 있다.

이어서, 제1 회로 패턴층(162) 또는 제2 회로 패턴층(164)의 일부분 상에 도전성 범프(172)를 형성한다. 도전성 범프(172)는 일 예로서, 솔더 물질 또는 금속을 포함하도록 이루어질 수 있다. 도전성 범프(172)는 제1 회로 패턴층(162) 및 제2 회로 패턴층(164)을 전기적으로 연결하는 기능을 수행하며, 따라서, 제1 회로 패턴층(162) 및 제2 회로 패턴층(164)의 소정의 위치에 배치되는 접속 패드(미도시)에 형성될 수 있다. 도전성 범프(172)는 일 예로서, 원기둥, 다각형 기둥, 원뿐, 다각뿔과 같은 형태를 가질 수 있다. 도전성 범프(172)는 일 예로서, 스크린 프린트 방식의 인쇄법으로 형성될 수 있다. 도시된 일 실시 예에서는, 제1 캐리어 기판(710)의 제1 회로 패턴층(162) 상의 소정의 위치에 도전성 범프(182)가 형성된다.

도 8을 참조하면, 제1 회로 패턴층(162) 및 제2 회로 패턴층(164)이 서로 마주 보도록, 제1 캐리어 기판(710) 및 제2 캐리어 기판(710)을 배치하고, 제1 회로 패턴층(162) 및 제2 회로 패턴층(164) 사이에 절연층 기판(180)을 개재시킨다. 절연층 기판(180)은 절연 수지로 이루어진 프리프레그를 포함하여 이루어질 수 있다. 일 실시 예에 따르면, 후속 접착 공정에서 제1 회로 패턴층(162) 및 제2 회로 패턴층(164)의 접속 위치에 도전성 범프(172)가 접착될 수 있도록, 절연층 기판(180)을 사이에 두고, 제1 캐리어 기판(710) 및 제2 캐리어 기판(720)을 배치한다.

도 9를 참조하면, 제1 캐리어 기판(710), 절연층 기판(180) 및 제2 캐리어 기판(720)을 압착하여 접합시킨다. 일 실시 예에 의하면, 제1 캐리어 기판(710)의 제1 회로 패턴층(162), 제2 캐리어 기판(720)의 릴리즈 패턴층(120) 및 제2 회로 패턴층(164)이 절연층 기판(180) 내부에 매몰되도록, 열, 압력 중 적어도 하나를 인가하면서 제1 캐리어 기판(710). 절연층 기판(180) 및 제2 캐리어 기판(720)을 접착시킬 수 있다. 구체적으로, 도전성 범프(172)가 절연층 기판(180)을 관통하여 제1 회로 패턴층(162) 및 제2 회로 패턴층(164)를 서로 접속시키도록 압착시킨다. 도 9를 다시 참조하면, 제1 캐리어 기판(710), 절연층 기판(180) 및 제2 캐리어 기판(720)의 접착이 이루어진 후, 도전성 범프(172)는 절연층 기판(180) 내에서 제1 회로 패턴층(162) 및 제2 회로 패턴층(164)를 상하 방향으로 연결시키게 된다.

도 10을 참조하면, 도 9의 제1 캐리어 기판(710) 및 제2 캐리어 기판(720)을 절연층 기판(180)으로부터 박리시킨다. 도시된 일 실시 예에서는, 구리 포일층(114, 116)과 화학도금층(132, 134)의 계면을 경계로 하여, 절연층 기판(180)과 제1 및 제2 캐리어 기판(710, 720)을 서로 분리시킬 수 있다.

도 11을 참조하면, 절연층 기판(180) 상에 노출되는 화학도금층(132, 134)을 제거한다. 일 실시 예에 의하면, 화학도금층(132, 134)의 제거는 공지의 플래쉬(flash) 식각법에 의하여 진행될 수 있다. 일 예로서, 화학도금층(132, 134)이 구리층인 경우, 황산 및 과수 계열의 습식 식각액을 사용하여 상기 구리층을 식각하여 제거할 수 있다.

도 11을 다시 참조하면, 절연층 기판(180)으로부터 릴리즈 패턴층(120)을 제거하여, 절연층 기판(180)에 캐비티(1120)를 형성할 수 있다. 캐비티(1120) 내부에는 화학도금층(134) 중 일부가 잔류할 수 있다.

도 12를 참조하면, 캐비티(1120) 내부에 잔류하는 화학도금층(134)을 추가로 제거하여, 제2 회로 패턴층(164)을 부분적으로 노출시키는 캐비티(1220)을 절연층 기판(180)에 형성한다. 캐비티(1220) 내부에 있는 절연층 기판(180)의 측면 및 바닥면에는 제2 회로 패턴층(164)의 일부분이 형성될 수 있다. 제2 회로 패턴층(164)은 측면 및 바닥면에 연속하여 형성될 수 있다.

몇몇 실시 예들에 있어서는, 도 3에 도시되는 화학도금층(132, 134)를 구리 포일층(114, 116) 상에 형성하지 않을 수 있으며, 이에 따라, 도 11 및 도 12와 관련되는 화학도금층(132, 134)의 제거 공정을 수행하지 않을 수 있다.

도 12를 다시 참조하면, 절연층 기판(180)의 양쪽 면에 솔더 레지스트 패턴층(1212, 1214)을 형성한다. 도면을 참조하면, 솔더 레지스트 패턴층(1212)은 반도체 칩이 실장될 캐비티(1220)의 영역을 제외하고는 절연층 기판(180)의 상면을 커버하도록 형성될 수 있다. 솔더 레지스트 패턴층(1214)은 다른 패키지 기판과의 전도성 연결을 위한 솔더볼이 형성될 제1 회로 패턴층(162)의 일부분을 제외하고는 절연층 기판(180)의 하면을 커버하도록 형성될 수 있다. 솔더 레지스트 패턴층(1214, 1214)은 절연성 재질로 형성될 수 있으며, 외부로부터 절연층 기판(180)을 보호하는 패시베이션층으로서의 기능을 수행할 수 있다.

도 13을 참조하면, 절연층 기판(180)의 캐비티(1220) 내부에 반도체 칩(1310)을 실장한다. 반도체 칩(1310)은 범프(1315)를 이용하여 제2 회로 패턴층(164)의 일부분과 플립칩 연결될 수 있다. 다르게는, 도시되지는 않았지만, 반도체 칩(1310)은 본딩 와이어를 이용하여 제2 회로 패턴층(164)의 일부분과 연결될 수 있다.

이와 같이, 상술한 일 실시 예에 따른 제조 방법에 의하여, 패키지 기판이 제조될 수 있다. 몇몇 실시 예들에 있어서는 릴리즈 패턴층(120)이 예비 기판(110)의 양쪽 면에 형성될 수 있으며, 결과적으로, 절연층 기판(180)의 양쪽 면에 캐비티(1220)가 형성될 수 있다. 절연층 기판(180)의 양쪽 면에 형성되는 캐비티(1220) 내부에는 제1 회로 패턴층(162) 및 제2 회로 패턴층(164)이 각각 노출될 수 있다.

상술한 본 출원의 실시 예에 의한 패키지 기판의 제조 방법에 따르면, 반도체 칩이 실장되는 캐비티 구조를 가지는 패키지 기판을 용이하게 형성할 수 있다. 상기 캐비티 구조를 형성함에 있어, 종래의 공정인, 기계적 드릴 공정, 레이저 드릴 공정을 적용하지 않음으로써, 후속 버(bur) 제거 공정 또는 스미어 제거 공정을 생략할 수 있다. 마찬가지로, 패키지 기판 내에서 회로 패턴을 서로 연결시키는 비아홀을 형성함에 있어서도, 기계적 드릴 공정, 레이저 드릴 공정을 적용하지 않고, 전도성 범프를 이용하는 캐리어 기판의 접합 공정을 적용한다. 따라서, 패키지 기판 제조 공정이 간소화되고, 비용이 절감될 수 있다. 이로 인해, 양산성이 향상될 수 있다.

또한, 본 출원의 실시 예에 의하면, 반도체 칩과 연결되는 회로 패턴을 캐비티 내부에 용이하게 형성할 수 있다. 캐비티의 형성에 릴리즈 패턴층을 이용함으로써, 캐비티의 측면 및 바닥면에 해당하는 절연층 기판의 면 상에 회로 패턴층을 용이하게 형성할 수 있다. 상술한 방법에 의해, 절연층 기판 내부에 반도체 칩의 실장이 가능해짐으로써, 패키지 제품의 두께를 감소시킬 수 있으며, 상기 반도체 칩과의 관계에서 회로 구성을 보다 정밀하게 할 수 있어, 회로 노이즈 등을 감소시킬 수 있다.

이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

110: 예비 기판, 112: 더미층, 114, 116: 구리 포일층,
120: 릴리즈 패턴층, 132, 134: 화학도금층,
142: 제1 레지스트 패턴, 144: 제2 레지스트 패턴,
162: 제1 회로 패턴층, 164: 제2 회로 패턴층,
172: 도전성 범프, 180: 절연층 기판,
710: 제1 캐리어 기판, 720: 제2 캐리어 기판,
1120: 캐비티, 1212, 1214: 솔더 레지스트 패턴층, 1220: 캐비티, 1300: 패키지 기판, 1310: 반도체 칩, 1315: 범프, 1320: 솔더볼.

Claims

패키지 기판의 제조 방법에 있어서,
(a) 제1 회로 패턴층을 포함하는 제1 캐리어 기판, 및 릴리즈 패턴층과 상기 릴리즈 패턴층의 적어도 일부분 상에 형성되는 제2 회로 패턴층을 포함하는 제2 캐리어 기판을 형성하는 단계;
(b) 상기 제1 회로 패턴층 및 상기 제2 회로 패턴층 사이에 절연층 기판을 개재시키고, 상기 제1 캐리어 기판, 상기 절연층 기판 및 상기 제2 캐리어 기판을 접합시키는 단계;
(c) 상기 제1 캐리어 기판 및 상기 제2 캐리어 기판을 상기 절연층 기판으로부터 박리시키는 단계;
(d) 상기 릴리즈 패턴층을 제거하여 상기 제2 회로 패턴층을 부분적으로 노출시키는 캐비티를 상기 절연층 기판에 형성하는 단계;
(e) 상기 캐비티 내에 반도체 칩을 실장하는 단계를 포함하는
패키지 기판의 제조 방법.
제1 항에 있어서,
(a) 단계는
(a1) 서로 분리가능한 더미층 및 상기 더미층의 양 면에 형성되는 구리 포일층을 포함하는 예비 기판을 제공하는 단계;
(a2) 상기 예비 기판의 일 면의 상기 구리 포일층 상에 상기 릴리즈 패턴층을 형성하는 단계;
(a3) 상기 예비 기판의 양 면에 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 이용하여 전기도금을 실시함으로써, 상기 제1 및 제2 회로 패턴층을 상기 예비 기판의 양 면에 형성하는 단계; 및
(a4) 상기 더미층을 기준으로 상기 예비 기판을 분리시켜, 상기 제1 회로 패턴층을 포함하는 상기 제1 캐리어 기판, 및 상기 릴리즈 패턴층과 상기 제2 회로 패턴층을 포함하는 상기 제2 캐리어 기판을 형성하는 단계를 포함하는
패키지 기판의 제조 방법.
제2 항에 있어서,
(a3) 단계는
상기 예비 기판 상의 상기 제2 회로 패턴층이 상기 릴리즈 패턴층의 적어도 일부분을 커버하도록 형성하는
반도체 패키지의 제조 방법.
제2 항에 있어서,
(a3) 단계는
상기 레지스트 패턴을 형성하기 전에, 상기 예비 기판의 양 면에 화학도금층을 형성하는 단계를 추가적으로 포함하고
(c) 단계 및 (d) 단계는
상기 절연층 기판 상에 잔존하는 상기 화학도금층을 식각하는 단계를 추가적으로 포함하는
패키지 기판의 제조 방법.
제1 항에 있어서,
(b) 단계는
(b1) 상기 제1 회로 패턴층 또는 상기 제2 회로 패턴층의 일부분 상에 도전성 범프를 형성하는 단계; 및
(b2) 상기 도전성 범프가 상기 절연층 기판을 관통하여 상기 제1 회로 패턴층 및 상기 제2 회로 패턴층을 서로 접속시키도록 압착하는 단계를 포함하는
패키지 기판의 제조 방법.
제1 항에 있어서,
(e) 단계는
상기 캐비티 내에 노출되는 상기 제2 회로 패턴층의 일부분과 상기 반도체 칩이 전기적으로 연결되도록 실장하는 단계를 포함하는
패키지 기판의 제조 방법.
제1 항에 있어서,
(e) 단계는
상기 캐비티 내의 상기 제2 회로 패턴층의 일부분을 상기 반도체 칩과 플립칩 연결 또는 와이어 본딩에 의해 전기적으로 연결시키는
패키지 기판의 제조 방법.
제1 항에 있어서,
(d) 단계 이후에,
상기 절연층 기판 상에 노출되는 상기 제1 및 제2 회로 패턴층을 절연하는 솔더 레지스트 패턴층을 형성하는 단계를 추가적으로 포함하는
패키지 기판의 제조 방법.
반도체 패키지의 제조 방법에 있어서,
(a) 회로 패턴층을 구비하는 제1 및 제2 캐리어 기판을 제공하되, 상기 제1 및 상기 제2 캐리어 기판 중 적어도 하나는 상기 제1 및 제2 캐리어 기판과 상기 회로 패턴층 사이에 배치되는 릴리즈 패턴층을 포함하는 단계;
(b) 상기 제1 캐리어 기판 또는 제2 캐리어 기판 중 어느 하나의 상기 회로 패턴층 상에 도전성 범프를 형성하는 단계;
(c) 절연층 기판을 상기 제1 및 제2 캐리어 기판 사이에 개재시키고 상기 도전성 범프가 상기 제1 캐리어 기판 및 상기 제2 캐리어 기판의 상기 회로 패턴층을 전기적으로 연결시키도록 상기 제1 캐리어 기판, 상기 절연층 기판 및 상기 제2 캐리어 기판을 접합시키는 단계;
(d) 상기 제1 캐리어 기판 및 상기 제2 캐리어 기판을 상기 절연층 기판으로부터 박리시키는 단계; 및
(e) 상기 릴리즈 패턴층을 제거함으로써, 상기 절연층 기판 내부에 반도체 칩의 실장을 위한 캐비티를 형성하는 단계를 포함하는
패키지 기판의 제조 방법.
제9 항에 있어서,
(a) 단계는
(a1) 서로 분리가능한 더미층 및 상기 더미층의 양 면에 형성되는 구리 포일층을 포함하는 예비 기판을 제공하는 단계;
(a2) 상기 예비 기판의 적어도 일면의 상기 구리 포일층 상에 릴리즈 패턴층을 형성하는 단계;
(a3) 상기 예비 기판의 양 면에 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 이용하여 전기도금을 실시함으로써, 상기 예비 기판의 적어도 일면의 상기 릴리즈 패턴층 상에 상기 제1 및 제2 회로 패턴층을 형성하는 단계; 및
(a4) 상기 더미층을 기준으로 상기 예비 기판을 분리시켜, 적어도 상기 릴리즈 패턴의 적어도 일부분 상에 형성된 상기 회로 패턴층을 구비하는 상기 제1 캐리어 기판 또는 상기 제2 회로 패턴층을 형성하는 단계를 포함하는
패키지 기판의 제조 방법.
제9 항에 있어서,
(c) 단계는
상기 도전성 범프가 상기 절연층 기판을 관통하여 상기 제1 회로 패턴층 및 상기 제2 회로 패턴층을 서로 접속시키도록 압착하는 단계를 포함하는
패키지 기판의 제조 방법.
패키지 기판에 있어서,
절연층 기판;
상기 절연층 기판의 제1 면에 형성된 제1 회로 패턴층;
상기 절연층 기판의 제2 면에 형성된 제2 회로 패턴층; 및
상기 절연층 기판의 내부에서 상기 제1 회로 패턴층 및 상기 제2 회로 패턴층을 전기적으로 연결하는 도전성 범프를 포함하되,
상기 제1 면 및 제2 면 중 적어도 하나에는 상기 절연층 기판의 내부로 연장되고 반도체 칩의 실장을 위한 캐비티가 배치되고, 상기 캐비티 내부의 상기 절연층 기판 측면 및 바닥면에는 상기 제1 회로 패턴층 또는 제2 회로 패턴층의 일부분이 위치하는 패키지 기판.
제12 항에 있어서,
상기 캐비티 내부의 상기 제1 회로 패턴층 또는 제2 회로 패턴층의 일부분은 상기 절연층 기판의 측면 및 바닥면에 걸쳐서 연속적으로 배치되는
패키지 기판.
제12 항에 있어서,
상기 절연층 기판은 절연 수지로 이루어진
패키지 기판.
제12 항에 있어서,
상기 도전성 범프는 솔더 또는 금속 재질인 패키지 기판.