KR20130065446A

KR20130065446A - 태양 전지

Info

Publication number: KR20130065446A
Application number: KR1020110132297A
Authority: KR
Inventors: 지상수; 김세윤; 이은성; 고행덕; 허정나
Original assignee: 삼성전자주식회사
Priority date: 2011-12-09
Filing date: 2011-12-09
Publication date: 2013-06-19

Abstract

반도체 기판, 상기 반도체 기판의 후면에 위치하는 후면 패시베이션 막, 상기 후면 패시베이션 막의 일면에 위치하며 도전성 분말 및 금속 유리를 포함하는 도전성 페이스트로부터 형성된 후면 전극, 그리고 상기 후면 패시베이션 막 및 상기 후면 전극 사이에 위치하며 상기 금속 유리에 대하여 비관통(non-through) 특성을 가지는 배리어 막을 포함하는 태양 전지에 관한 것이다.

Description

태양 전지{SOLAR CELL}

태양 전지에 관한 것이다.

태양 전지는 태양 에너지를 전기 에너지로 변환하는 광전 변환 소자로서, 무한정 무공해의 차세대 에너지 자원으로 각광받고 있다.

태양 전지는 p형 반도체 및 n형 반도체를 포함하며, 광활성층에서 태양 광 에너지를 흡수하면 반도체 내부에서 전자-정공 쌍(electron-hole pair, EHP)이 생성되고, 여기서 생성된 전자 및 정공이 n형 반도체 및 p형 반도체로 각각 이동하고 이들이 전극에 수집됨으로써 외부에서 전기 에너지로 이용할 수 있다.

태양 전지는 태양 에너지로부터 가능한 많은 전기 에너지를 출력할 수 있도록 효율을 높이는 것이 중요하다. 이러한 태양 전지의 효율을 높이기 위해서는 반도체 내부에서 가능한 많은 전자-정공 쌍을 생성하는 것도 중요하지만 생성된 전하를 손실됨 없이 외부로 끌어내는 것 또한 중요하다.

한편, 태양 전지의 전극은 증착법으로 형성할 수 있지만 이 경우 공정이 복잡하고 비용 및 시간이 많이 소요된다. 이에 따라 도전성 물질을 포함한 도전성 페이스트를 스크린 인쇄(screen printing) 방법으로 형성하여 공정을 단순화하는 방안이 제안되었다.

도전성 페이스트는 도전성 분말과 유리 프릿(glass frit)을 포함한다.

그러나 유리 프릿은 고온에서 패시베이션 막을 관통하는 성질이 있어서 후면 패시베이션을 포함하는 태양 전지에 상기 도전성 페이스트를 적용하는 경우 전극의 소성 과정에서 유리 프릿을 포함하는 도전성 페이스트가 후면 패시베이션을 관통하여 반도체 기판과 직접 접촉할 수 있다. 이 경우 후면 패시베이션이 손상되어 태양 전지의 효율을 떨어뜨릴 수 있다.

일 구현예는 도전성 페이스트를 사용하여 전극 형성 공정을 단순화하는 동시에 효율을 개선할 수 있는 태양 전지를 제공한다.

다른 구현예는 상기 태양 전지의 제조 방법을 제공한다.

일 구현예에 따르면, 반도체 기판, 상기 반도체 기판의 후면에 위치하는 후면 패시베이션 막, 상기 후면 패시베이션 막의 일면에 위치하며 도전성 분말 및 금속 유리를 포함하는 도전성 페이스트로부터 형성된 후면 전극, 그리고 상기 후면 패시베이션 막 및 상기 후면 전극 사이에 위치하며 상기 금속 유리에 대하여 비관통(non-through) 특성을 가지는 배리어 막을 포함하는 태양 전지를 제공한다.

상기 배리어 막은 질화물을 포함할 수 있다.

상기 배리어 막은 질화규소 및 질화알루미늄에서 선택된 적어도 하나를 포함할 수 있다.

상기 후면 패시베이션 막은 상기 반도체 기판과의 계면에 고정 전하(fixed charges)를 생성할 수 있는 산화물을 포함할 수 있다.

상기 산화물은 산화규소 및 산화알루미늄에서 선택된 적어도 하나를 포함할 수 있다.

상기 후면 패시베이션 막 및 상기 배리어 막은 각각 복수의 관통구(through-holes)을 가질 수 있고, 상기 관통구를 통해 상기 반도체 기판과 상기 후면 전극이 접촉할 수 있다.

상기 반도체 기판의 후면은 상기 반도체 기판과 상기 후면 전극이 접촉하는 후면 전계 영역(back surface field region), 그리고 상기 반도체 기판과 상기 후면 패시베이션 막이 접촉하는 고정 전하 영역(fixed charges region)을 포함할 수 있다.

상기 후면 전극은 상기 반도체 기판과 인접하는 영역에 위치하며 상기 금속 유리의 용융물을 포함하는 버퍼부, 그리고 상기 버퍼부 이외의 영역에 위치하고 상기 도전성 분말을 포함하는 전극부를 포함할 수 있다.

상기 태양 전지는 상기 버퍼부와 상기 전극부 사이에 위치하며 상기 도전성 분말과 상기 금속 유리가 공융되어 있는 제1 공융층을 더 포함할 수 있다.

상기 태양 전지는 상기 반도체 기판과 상기 버퍼부 사이에 위치하며 상기 반도체 기판을 이루는 실리콘과 상기 금속 유리가 공융되어 있는 제2 공융층을 더 포함할 수 있다.

상기 도전성 분말은 알루미늄(Al)을 포함할 수 있다.

상기 금속 유리는 구리(Cu), 티타늄(Ti), 니켈(Ni), 지르코늄(Zr), 철(Fe), 마그네슘(Mg), 칼슘(Ca), 코발트(Co), 팔라듐(Pd), 백금(Pt), 금(Au), 세륨(Ce), 란탄(La), 이트륨(Y), 가돌륨(Gd), 베릴륨(Be), 탄탈늄(Ta), 갈륨(Ga), 알루미늄(Al), 하프늄(Hf), 니오븀(Nb), 납(Pb), 백금(Pt), 은(Ag), 인(P), 보론(B), 규소(Si), 카본(C), 주석(Sn), 아연(Zn), 몰리브덴(Mo), 텅스텐(W), 망간(Mn), 에르븀(Er), 크롬(Cr), 프라세오디뮴(Pr), 툴륨(Tm) 및 이들의 조합 중에서 선택된 적어도 하나를 포함하는 합금일 수 있다.

상기 금속 유리는 과냉각 액체 구간을 가질 수 있다.

도전성 페이스트를 사용하여 전극을 형성함으로써 공정을 단순화하는 동시에 후면 전계 영역 및 고정 전하 영역을 모두 가짐으로써 태양 전지의 효율을 높일 수 있다.

도 1은 일 구현예에 따른 태양 전지를 도시한 단면도이고,
도 2는 도 1의 태양 전지에서 반도체 기판의 후면을 중심으로 도시한 개략도이고,
도 3은 실시예에 따른 전극 샘플의 주사전자현미경(SEM) 사진이고,
도 4는 도 3의 실시예에 따른 전극 샘플의 에너지 분산 분광(energy dispersive spectroscopy, EDS) 그래프이고,
도 5는 비교예 1에 따른 전극 샘플의 주사전자현미경(SEM) 사진이고,
도 6은 비교예 2에 따른 전극 샘플의 주사전자현미경(SEM) 사진이고,
도 7은 비교예 3에 따른 전극 샘플의 주사전자현미경(SEM) 사진이고,
도 8은 실시예 및 비교예에 따른 전극 샘플의 전기적 특성을 평가하는 개략도이다.

이하, 본 발명의 구현예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.

이하에서 '원소'는 금속 및 반금속을 포괄하는 용어이다.

이하 도면을 참고하여 일 구현예에 따른 태양 전지를 설명한다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이하에서는 설명의 편의상 반도체 기판(110)을 중심으로 상하의 위치 관계를 설명하지만 이에 한정되는 것은 아니다. 또한 반도체 기판(110) 중 태양 에너지를 받는 면을 전면(front side)이라 하고 전면의 반대면을 후면(rear side)이라 한다.

도 1은 일 구현예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1의 태양 전지에서 반도체 기판의 후면을 중심으로 도시한 개략도이다.

도 1을 참고하면, 일 구현예에 따른 태양 전지는 하부 반도체 층(110a) 및 상부 반도체 층(110b)을 포함하는 반도체 기판(110)을 포함한다.

반도체 기판(110)은 결정질 규소 또는 화합물 반도체로 만들어질 수 있으며, 결정질 규소인 경우 예컨대 실리콘 웨이퍼가 사용될 수 있다. 하부 반도체 층(110a) 및 상부 반도체 층(110b) 중 하나는 p형 불순물로 도핑된 반도체 층일 수 있으며 다른 하나는 n형 불순물로 도핑된 반도체 층일 수 있다. 예컨대 하부 반도체 층(110a)은 p형 불순물로 도핑된 반도체 층이고, 상부 반도체층(110b)은 n형 불순물로 도핑된 반도체 층일 수 있다. 이 때 p형 불순물은 붕소(B)와 같은 III족 화합물일 수 있고, n형 불순물은 인(P)과 같은 V족 화합물일 수 있다.

먼저 반도체 기판(110)의 후면을 중심으로 설명한다.

반도체 기판(110)의 후면에는 후면 패시베이션 막(rear passivation film, 131)이 형성되어 있다.

후면 패시베이션 막(131)은 반도체 기판(110)과의 계면에 고정 전하(fixed charge)를 생성할 수 있는 물질로 만들어질 수 있으며, 예컨대 산화규소, 산화알루미늄과 같은 산화물로 만들어질 수 있다.

후면 패시베이션 막(131)은 반도체 기판(110) 후면의 전면(whole surface)에 형성되어 있으며, 상기 고정 전하에 의해 반도체 기판(110)의 후면에서 전하의 재결합(recombination)을 방지할 수 있다.

예컨대 하부 반도체 층(110a)이 p형 불순물로 도핑된 반도체 층이고 하부 반도체 층(110a)과 후면 패시베이션 막(131)의 계면에 음(negative)의 전하를 띤 고정 전하가 형성되는 경우, 하부 반도체 층(110a)의 소수 캐리어(minor carrier)인 전자(electron)들이 반도체 기판(110)의 후면 측으로 이동하는 것을 방해함으로써 반도체 기판의 후면 측에서 전자와 정공이 재결합하여 소멸되는 것을 방지할 수 있다. 따라서 전하의 손실을 방지하여 태양 전지의 효율을 높일 수 있다.

후면 패시베이션 막(131)은 약 5 내지 100nm 두께를 가질 수 있고, 예컨대 상기 범위 내에서 약 10 내지 50nm 두께를 가질 수 있다.

후면 패시베이션 막(131)의 일면에는 후면 전극(140)이 형성되어 있다.

후면 전극(140)은 도전성 분말, 금속 유리(metallic glass) 및 유기 비히클을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.

상기 도전성 분말은 알루미늄 또는 알루미늄 합금과 같은 알루미늄(Al) 함유 금속일 수 있다.

상기 도전성 분말은 약 1nm 내지 약 50㎛의 크기를 가질 수 있다.

상기 금속 유리는 두 개 이상의 원소를 포함하는 합금이 무질서한 원자 구조를 가지는 것으로, 비정질 금속(amorphous metal)이라고도 부른다. 금속 유리는 실리케이트(silicate)와 같은 일반 유리와 달리 비저항이 낮아 도전성을 나타낸다.

상기 금속 유리는 유리 전이 온도(Tg) 이상에서 유리(glass)와 같이 연화되어 액체와 같은 거동을 보일 수 있다. 이러한 액체와 같은 거동은 금속 유리의 유리 전이 온도(Tg)와 결정화 온도(Tx) 사이에서 유지되며, 이 온도 구간을 과냉각 액체 구간(ΔTx)이라고 한다. 상기 금속 유리는 과냉각 액체 구간이 존재하며, 상기 과냉각 액체 구간은 예컨대 약 5 내지 200K 일 수 있다.

상기 금속 유리는 예컨대 구리(Cu), 티타늄(Ti), 니켈(Ni), 지르코늄(Zr), 철(Fe), 마그네슘(Mg), 칼슘(Ca), 코발트(Co), 팔라듐(Pd), 백금(Pt), 금(Au), 세륨(Ce), 란탄(La), 이트륨(Y), 가돌륨(Gd), 베릴륨(Be), 탄탈늄(Ta), 갈륨(Ga), 알루미늄(Al), 하프늄(Hf), 니오븀(Nb), 납(Pb), 백금(Pt), 은(Ag), 인(P), 보론(B), 규소(Si), 카본(C), 주석(Sn), 아연(Zn), 몰리브덴(Mo), 텅스텐(W), 망간(Mn), 에르븀(Er), 크롬(Cr), 프라세오디뮴(Pr), 툴륨(Tm) 및 이들의 조합 중에서 선택된 적어도 하나를 포함하는 합금일 수 있다.

유기 비히클은 도전성 분말 및 금속 유리와 혼합되어 적절한 점도를 부여할 수 있는 유기 화합물 및 이들을 용해하는 용매를 포함한다.

유기 화합물은 예컨대 (메타)아크릴레이트계 수지; 에틸 셀룰로오스와 같은 셀룰로오스 수지; 페놀 수지; 알코올 수지; 테플론; 및 이들의 조합에서 선택된 적어도 하나를 포함할 수 있으며, 계면활성제, 증점제 및 안정화제와 같은 첨가제를 더 포함할 수 있다.

용매는 이들을 혼합할 수 있는 형태이면 공지의 용매를 사용할 수 있다.

상기 도전성 분말, 금속 유리 및 유기 비히클은 도전성 페이스트의 총 함량에 대하여 각각 약 30 내지 99중량%, 약 0.1 내지 20중량% 및 잔량으로 포함될 수 있다.

후면 전극(140)은 반도체 기판(110)과 인접한 영역에 위치하는 버퍼부(125), 그리고 버퍼부(125) 이외의 영역에 위치하는 전극부(141)를 포함한다. 버퍼부(125)는 상기 금속 유리의 용융물을 주로 포함하며 전극부(141)는 상기 도전성 분말의 용융물을 주로 포함한다.

버퍼부(125)와 전극부(141) 사이에는 제1 공융층(127)이 형성되어 있다. 제1 공융층(127)은 상술한 도전성 페이스트를 사용하여 전극 형성시 상기 도전성 분말과 상기 금속 유리가 공융되어 형성된 층이다.

버퍼부(125)와 반도체 기판(110) 사이에는 제2 공융층(128)이 형성되어 있다. 제2 공융층(128)은 상술한 도전성 페이스트를 사용하여 전극 형성시 상기 금속 유리와 반도체 기판을 이루는 실리콘이 공융되어 형성된 층이다.

후면 전극(140)은 반도체 기판(110) 후면의 전체에 형성되어 있으며, 상술한 바와 같이 알루미늄(Al)을 포함하므로 반도체 기판(110)을 통과한 빛을 다시 반사하여 반도체 기판(110)으로 되돌려 보낼 수 있다.

후면 전극(140)은 후면 패시베이션 막(131)에 형성된 복수의 관통구(through-hole)를 통해 반도체 기판(110)과 접촉하고 있다. 후면 전극(140)은 전술한 바와 같이 도전성 분말로서 알루미늄(Al) 함유 금속을 포함하며, 후면 전극(140)과 반도체 기판(110)이 접촉하는 부분에서 알루미늄(Al)이 반도체 기판(110)을 이루는 실리콘(Si)에 대하여 p++층을 형성하여 후면 전기장(back surface field, BSF)이 형성될 수 있다. 이러한 후면 전기장에 의해 반도체 기판(110)의 후면 측으로 전자가 이동하는 것을 방지할 수 있고, 이에 따라 반도체 기판(110)의 후면 측에서 전하들이 재결합하여 소멸되는 것을 방지하여 태양 전지의 효율을 높일 수 있다.

후면 패시베이션 막(131)과 후면 전극(140) 사이에는 배리어 막(barrier film, 132)이 형성되어 있다.

배리어 막(132)은 기판 전체에 형성된 후면 전극(140)이 전극 소성 단계에서 후면 패시베이션 막(131)과의 화학 반응을 일으켜 후면 패시베이션 막(131)을 관통하여 반도체 기판(110)과 접촉하는 것을 방지하기 위한 것이다.

배리어 막(132)은 전극 소성 단계에서 후면 전극(140)을 이루는 물질과 화학적 반응을 일으키지 않는 물질로 만들어지며, 구체적으로는 상술한 도전성 페이스트의 일 성분인 상기 금속 유리에 대하여 비관통(non-through) 특성을 가지는 물질로 만들어진다. 이러한 물질로는 예컨대 질화물을 들 수 있으며, 구체적으로는 예컨대 질화규소, 질화알루미늄을 들 수 있다.

금속 유리는 기존의 유리 프릿(glass frit)과 달리 질화물로 만들어진 배리어 막(132)을 관통하지 못한다.

유리 프릿은 각종 산화물, 탄화물, 질화물 또는 이들의 조합의 혼합물로, 상술한 후면 패시베이션 막(131) 및 배리어 막(132)을 모두 관통할 수 있다. 따라서 만일 유리 프릿을 포함하는 도전성 페이스트로 후면 전극(140)을 형성하는 경우, 전극 소성 과정에서 유리 프릿이 후면 패시베이션 막(131) 및 배리어 막(132)을 관통하여 반도체 기판(110)과 직접 접촉하게 되고 이에 따라 전술한 고정 전하에 의한 재결합 방지의 효과를 얻을 수 없다.

도 2에 도시한 바와 같이, 본 구현예에서는 후면 전극(140) 중 관통구를 통하여 반도체 기판(110)과 직접 접촉하는 부분은 전술한 후면 전기장(BSF)에 의해 효율 개선 효과를 가지는 후면 전계 영역(back surface field region)(A)을 형성하는 동시에 배리어 막(132)에 의해 반도체 기판(110)을 관통하지 못하는 부분은 후면 패시베이션 막(131)에 의해 고정 전하를 의한 효율 개선 효과를 가지는 고정 전하 영역(fixed charges regions)(B)을 형성함으로써, 후면 전계 영역(A)만 가지는 태양 전지 및 고정 전하 영역(B)만 가지는 태양 전지와 비교하여 전체적으로 태양 전지의 효율을 더욱 개선할 수 있다.

이하 반도체 기판(110)의 전면을 중심으로 설명한다.

반도체 기판(110) 전면(front side)은 표면 조직화(surface texturing) 되어 있을 수 있다. 표면 조직화된 상부 반도체 층(110b)은 예컨대 피라미드 모양과 같은 요철 또는 벌집(honeycomb) 모양과 같은 다공성 구조일 수 있다. 표면 조직화된 상부 반도체 층(110b)은 빛을 받는 표면적을 넓혀 빛의 흡수율을 높이고 반사도를 줄여 태양 전지의 효율을 개선할 수 있다.

상부 반도체 층(110b) 위에는 복수의 전면 전극(120)이 형성되어 있다. 전면 전극(120)은 기판의 일 방향을 따라 나란히 뻗어 있으며, 빛 흡수 손실(shadowing loss) 및 면저항을 고려하여 그리드 패턴(grid pattern)으로 설계될 수 있다.

전면 전극(120)은 도전성 페이스트를 사용하여 형성될 수 있다.

도전성 페이스트는 도전성 분말, 금속 유리 및 유기 비히클을 포함할 수 있다.

도전성 분말은 은 또는 은 합금과 같은 은(Ag) 함유 금속, 알루미늄 또는 알루미늄 합금과 같은 알루미늄(Al) 함유 금속, 구리 또는 구리 합금과 같은 구리(Cu) 함유 금속, 니켈 또는 니켈 합금과 같은 니켈(Ni) 함유 금속 또는 이들의 조합일 수 있다. 그러나 이에 한정되지 않고 다른 종류의 금속일 수 있으며 상기 금속 외에 다른 첨가물을 포함할 수 있다.

금속 유리 및 유기 비히클은 전술한 바와 같다.

전면 전극(120)은 상부 반도체 층(110b)과 인접한 영역에 위치하는 버퍼부(115), 그리고 버퍼부(115) 이외의 영역에 위치하는 전극부(121)를 포함한다. 버퍼부(115)는 상기 금속 유리의 용융물을 주로 포함하며 전극부(121)는 상기 도전성 분말의 용융물을 주로 포함한다.

버퍼부(115)와 전극부(121) 사이에는 제1 공융층(117)이 형성되어 있다. 제1 공융층(117)은 상술한 도전성 페이스트를 사용하여 전극 형성시 상기 도전성 분말과 상기 금속 유리가 공융되어 형성된 층이다.

버퍼부(115)와 반도체 기판(110) 사이에는 제2 공융층(118)이 형성되어 있다. 제2 공융층(118)은 상술한 도전성 페이스트를 사용하여 전극 형성시 상기 금속 유리와 반도체 기판을 이루는 실리콘이 공융되어 형성된 층이다.

이하 상기 태양 전지의 제조 방법에 대하여 도 1을 참고하여 설명한다.

먼저 실리콘 웨이퍼와 같은 반도체 기판(110)을 준비한다. 이 때 반도체 기판(110)은 예컨대 p형 불순물이 도핑되어 있을 수 있다.

이어서, 반도체 기판(110)을 표면 조직화한다. 표면 조직화는 예컨대 질산 및 불산과 같은 강산 또는 수산화나트륨과 같은 강염기 용액을 사용하는 습식 방법으로 수행하거나 플라스마를 사용한 건식 방법으로 수행할 수 있다.

이어서 반도체 기판(110)에 예컨대 n형 불순물을 도핑한다. 여기서 n형 불순물은 POCl₃ 또는 H₃PO₄ 등을 고온에서 확산시킴으로써 도핑할 수 있다. 이에 따라 반도체 기판(110)은 다른 불순물로 도핑된 하부 반도체 층(110a)과 상부 반도체 층(110b)을 포함한다.

이어서 반도체 기판(110)의 후면에 후면 패시베이션 막(131)을 형성한다. 후면 패시베이션 막(131)은 예컨대 산화규소, 산화알루미늄 따위의 산화물을 플라스마 화학 기상 증착으로 형성할 수 있다.

이어서 후면 패시베이션 막(131)의 일면에 배리어 막(132)을 형성한다. 배리어 막(132)은 예컨대 질화규소, 질화알루미늄 따위의 질화물을 플라스마 화학 기상 증착으로 형성할 수 있다.

이어서, 배리어 막(132) 및 후면 패시베이션 막(131)의 일부분을 제거하여 복수의 관통구를 형성하고 반도체 기판(110)의 일부를 노출시킨다. 관통구는 배리어 막(132) 및 후면 패시베이션 막(131)의 일부분을 예컨대 레이저를 사용하여 제거하거나 감광막을 사용한 사진 식각 공정으로 제거함으로써 형성할 수 있다.

이어서 반도체 기판(110)의 전면에 전면 전극용 도전성 페이스트를 도포하고 반도체 기판(110)의 후면에 후면 전극용 도전성 페이스트를 도포한다. 도전성 페이스트는 전면 전극 및 후면 전극이 형성될 위치에 이를 도포하고 건조하는 스크린 인쇄 방법으로 형성할 수 있으며, 이 때 전면 전극용 도전성 페이스트는 반도체 기판(110)의 일 방향을 따라 나란히 배열된 복수의 패턴으로 도포할 수 있으며 후면 전극용 도전성 페이스트는 반도체 기판(110) 후면의 전체에 도포할 수 있다. 그러나 스크린 인쇄 방법에 한정되지 않고 잉크젯 인쇄 또는 압인 인쇄(imprinting) 등의 다양한 방법으로 형성할 수 있다.

도전성 페이스트는 전술한 바와 같이 금속 유리를 포함하며, 금속 유리는 예컨대 용융방사법(melt spinning), 흡입주조법(infiltration casting), 기체분무법(gas atomization), 이온조사법(ion irradiation) 또는 기계적 합금법(mechanical alloying) 등의 공지의 방법으로 제조될 수 있다.

이어서 도전성 페이스트가 도포된 반도체 기판(110)을 고온의 소성로(furnace)에 두고 소성(firing)한다. 상기 소성은 도전성 페이스트의 용융 온도보다 높은 온도에서 수행할 수 있으며, 예컨대 약 200 내지 1000℃, 그 중에서 약 500 내지 900℃에서 수행할 수 있다. 상기 소성은 상온(약 25℃)부터 차츰 온도를 높이면서 수행할 수 있으며, 최고 온도에서 소정 시간 동안 유지한 후 차츰 온도를 내릴 수 있다.

상기 소성 단계는 도전성 페이스트의 금속 유리가 먼저 연화되어 반도체 기판(110)에 대하여 젖음성을 나타내면서 반도체 기판(110)에 인접한 부분에 버퍼부(115, 125)가 형성되는 단계, 도전성 페이스트의 도전성 분말이 용융되는 단계, 상기 도전성 페이스트의 금속 유리와 도전성 분말이 공융되면서 제1 공융층(117, 127)이 형성되는 단계, 버퍼부(115, 125)를 이루는 금속 유리와 반도체 기판(110)의 실리콘이 공융되면서 제2 공융층(118, 128)이 형성되는 단계를 포함할 수 있다.

그러나 이에 한정되지 않고, 전면 전극용 도전성 페이스트와 후면 전극용 도전성 페이스트를 각각 소성할 수 있으며, 이 때 소성 온도는 같거나 다를 수 있다.

이하에서 본 발명을 실시예　및 비교예를 통하여 보다 상세하게 설명하고자 하나, 하기의 실시예　및 비교예는 설명의 목적을 위한 것으로 본 발명을 제한하고자 하는 것은 아니다.

실시예

알루미늄(Al) 분말 및 금속 유리 Cu₄₆Zr₄₆Al₈을 에틸셀룰로오스 바인더 및 부틸카르비톨 용매를 포함한 유기 비히클에 첨가한다. 이 때 알루미늄(Al) 분말 및 금속 유리 Cu₄₆Zr₄₆Al₈ 및 유기 비히클은 도전성 페이스트의 총 함량에 대하여 각각 72 중량%, 4 중량% 및 24 중량%로 혼합한다.

이어서 3-롤 밀을 사용하여 반죽하여 도전성 페이스트를 제조한다.

이어서 도 8의 (a)와 같이, 배리어 막(112)으로서 약 100nm 두께의 질화규소가 형성되어 있는 실리콘 웨이퍼(50Ω/sq.)(110) 위에 상기 도전성 페이스트(20)를 스크린 인쇄 방법으로 도포한다. 이 때 도전성 페이스트(20)는 약 1.5cm (d) 간격을 두고 형성한다.

이어서 벨트 퍼니스(belt furnace)를 사용하여 약 300℃까지 가열한 후 다시 약 850℃까지 가열한다. 이후 냉각하여 전극 샘플을 형성한다.

비교예 1

도 8의 (b)와 같이, 배리어 막이 형성되지 않은 실리콘 웨이퍼(bare silicon wafer)(110) 위에 스크린 인쇄 방법으로 상기 도전성 페이스트(20)를 도포한 후 실시예와 동일한 방법으로 가열 및 냉각하여 전극 샘플을 형성한다.

비교예 2

금속 유리 Cu₄₆Zr₄₆Al₈ 대신 유리 프릿(PbO-SiO₂-Al₂O₃계 유리)을 사용한 것을 제외하고 실시예와 동일한 방법으로 도전성 페이스트를 제조하고 전극 샘플을 형성한다.

비교예 3

금속 유리 Cu₄₆Zr₄₆Al₈ 대신 유리 프릿(PbO-SiO₂-Al₂O₃계 유리)을 사용하고 배리어 막이 형성되지 않은 실리콘 웨이퍼를 사용하여 전극 샘플을 형성한 것을 제외하고 실시예와 동일한 방법으로 도전성 페이스트를 제조하고 전극 샘플을 형성한다.

평가 1

실시예와 비교예 1 내지 3에 따른 전극 샘플을 아세트산(CH₃COOH): 질산(HNO₃): 불산(HF)을 6:3:1(v/v/v)으로 포함한 혼합액에 10분간 담그고 꺼낸 후 주사전자현미경(SEM)을 사용하여 관찰한다.

상기 산 처리는 도전성 페이스트의 주성분인 알루미늄(Al)이 실리콘웨이퍼에 침투하여 알루미늄 함유 실리콘(Al-doped Si) 층을 형성하는지 여부를 용이하게 확인하기 위한 것으로, 알루미늄 함유 실리콘 층이 존재하는 경우 열처리시 도전성 페이스트가 배리어 막을 관통하여 실리콘 웨이퍼로 침투한 것을 나타내고 알루미늄 함유 실리콘 층이 존재하지 않는 경우 열처리시 도전성 페이스트가 배리어 막을 관통하지 못한 것을 나타낸다.

이에 대하여 도 3 내지 도 7을 참고하여 설명한다.

도 3은 실시예에 따른 전극 샘플의 주사전자현미경(SEM) 사진이고, 도 4는 실시예에 따른 전극 샘플의 에너지 분산 분광(energy dispersive spectroscopy, EDS) 그래프이고, 도 5는 비교예 1에 따른 전극 샘플의 주사전자현미경(SEM) 사진이고, 도 6은 비교예 2에 따른 전극 샘플의 주사전자현미경(SEM) 사진이고, 도 7은 비교예 3에 따른 전극 샘플의 주사전자현미경(SEM) 사진이다.

먼저, 도 3 및 도 4를 참고하면, 실시예에 따른 전극 샘플은 실리콘 웨이퍼 내에 알루미늄 함유 실리콘 층이 거의 보이지 않는 것을 확인할 수 있으며 에너지 분산 분광(EDS) 그래프에서도 전극 샘플의 두께(약 1.3㎛) 이상의 깊이, 즉 실리콘 웨이퍼 내에서는 알루미늄(Al)이 거의 존재하지 않는 것을 확인할 수 있다. 이로부터 실시예에 따른 전극 샘플은 배리어 막에 의해 도전성 페이스트의 확산이 차단될 수 있음을 알 수 있다.

이에 반해 도 5를 참고하면, 비교예 1에 따른 전극 샘플, 즉 금속 유리를 포함하는 도전성 페이스트를 사용하고 배리어 막이 형성되지 않은 실리콘 웨이퍼를 사용한 경우에는, 실리콘 웨이퍼 내에 알루미늄 함유 실리콘 층(Al)이 형성된 것을 확인할 수 있다. 이로부터 배리어 막이 없는 경우, 도전성 페이스트의 성분이 실리콘 웨이퍼 측으로 확산되는 것을 알 수 있다.

또한 도 6을 참고하면, 비교예 2에 따른 전극 샘플, 즉 유리 프릿을 포함하는 도전성 페이스트를 사용하고 배리어 막이 형성된 실리콘 웨이퍼를 사용하는 경우에는, 실리콘 웨이퍼 위에 배리어 막이 있음에도 불구하고 상기 도전성 페이스트가 배리어 막을 관통하여 실리콘웨이퍼 내에 알루미늄 함유 층(A3)이 형성되는 것을 확인할 수 있다. 이는 유리 프릿이 배리어 막을 이루는 질화물과 화학 반응하여 배리어 막을 관통할 수 있음을 알 수 있다.

또한 도 7을 참고하면, 비교예 3에 따른 전극 샘플, 즉 유리 프릿을 포함하는 도전성 페이스트를 사용하고 배리어 막이 형성되지 않은 실리콘 웨이퍼를 사용한 경우에는, 실리콘 웨이퍼 측으로 도전성 페이스트가 확산되어 실리콘 웨이퍼 내에 알루미늄 함유 실리콘 층(A2)이 형성된 것을 확인할 수 있다.

평가 2

실시예와 비교예 1 내지 3에 따른 전극 샘플을 복수 개씩 만든 후, 이들의 저항 값(resistance value)을 측정한다.

표 1은 실시예와 비교예 1 내지 3에 따른 전극 샘플의 저항값을 보여준다.

	저항 값
실시예	수 ㏀
비교예 1	40-50Ω
비교예 2	40-60Ω
비교예 3	40-60Ω

표 1에서, 저항 값은 실리콘 웨이퍼의 저항 값과 실리콘 웨이퍼와 전극 샘플 사이의 접촉 저항 값의 합이고, 실리콘 웨이퍼의 저항 값은 일정하므로, 상기 저항 값의 크기는 실리콘 웨이퍼와 전극 샘플 사이의 접촉 저항 값에 비례한다.

표 1을 참고하면, 금속 유리를 포함하는 도전성 페이스트를 사용하고 배리어 막을 형성한 실시예에 따른 전극 샘플은 수㏀의 저항 값을 나타내는 것을 알 수 있다. 이로부터 절연막인 배리어 막에 의해 전극 샘플과 실리콘 웨이퍼 간에 전기적 접촉이 이루어지지 않는 것을 알 수 있다.

이에 반해 비교예 1 내지 3에 따른 전극 샘플은 도전성 페이스트가 배리어 막을 관통하여 실리콘 웨이퍼와 도통함으로써 전기적 접촉이 이루어졌음을 알 수 있다.

이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

110: 반도체 기판, 실리콘 웨이퍼
115: 버퍼부 117, 127: 제1 공융층
118, 128: 제2 공융층 120: 전면 전극
121, 141: 전극부 131: 후면 패시베이션 막
132: 배리어 막 140: 후면 전극

Claims

반도체 기판,
상기 반도체 기판의 후면에 위치하는 후면 패시베이션 막,
상기 후면 패시베이션 막의 일면에 위치하며 도전성 분말 및 금속 유리를 포함하는 도전성 페이스트로부터 형성된 후면 전극, 그리고
상기 후면 패시베이션 막 및 상기 후면 전극 사이에 위치하며 상기 금속 유리에 대하여 비관통(non-through) 특성을 가지는 배리어 막
을 포함하는 태양 전지.
제1항에서,
상기 배리어 막은 질화물을 포함하는 태양 전지.
제2항에서,
상기 배리어 막은 질화규소 및 질화알루미늄에서 선택된 적어도 하나를 포함하는 태양 전지.
제1항에서,
상기 후면 패시베이션 막은 상기 반도체 기판과의 계면에 고정 전하(fixed charges)를 생성할 수 있는 산화물을 포함하는 태양 전지.
제4항에서,
상기 산화물은 산화규소 및 산화알루미늄에서 선택된 적어도 하나를 포함하는 태양 전지.
제1항에서,
상기 후면 패시베이션 막 및 상기 배리어 막은 각각 복수의 관통구(through-holes)을 가지며,
상기 관통구를 통해 상기 반도체 기판과 상기 후면 전극이 접촉하는
태양 전지.
제6항에서,
상기 반도체 기판의 후면은
상기 반도체 기판과 상기 후면 전극이 접촉하는 후면 전계 영역(back surface field region), 그리고
상기 반도체 기판과 상기 후면 패시베이션 막이 접촉하는 고정 전하 영역(fixed charges region)
을 포함하는 태양 전지.
제1항에서,
상기 후면 전극은
상기 반도체 기판과 인접하는 영역에 위치하며 상기 금속 유리의 용융물을 포함하는 버퍼부, 그리고
상기 버퍼부 이외의 영역에 위치하고 상기 도전성 분말의 용융물을 포함하는 전극부
를 포함하는 태양 전지.
제8항에서,
상기 버퍼부와 상기 전극부 사이에 위치하며 상기 도전성 분말과 상기 금속 유리가 공융되어 있는 제1 공융층을 더 포함하는 태양 전지.
제8항에서,
상기 반도체 기판과 상기 버퍼부 사이에 위치하며 상기 반도체 기판을 이루는 실리콘과 상기 금속 유리가 공융되어 있는 제2 공융층을 더 포함하는 태양 전지.
제1항에서,
상기 도전성 분말은 알루미늄(Al)을 포함하는 태양 전지.
제1항에서,
상기 금속 유리는 구리(Cu), 티타늄(Ti), 니켈(Ni), 지르코늄(Zr), 철(Fe), 마그네슘(Mg), 칼슘(Ca), 코발트(Co), 팔라듐(Pd), 백금(Pt), 금(Au), 세륨(Ce), 란탄(La), 이트륨(Y), 가돌륨(Gd), 베릴륨(Be), 탄탈늄(Ta), 갈륨(Ga), 알루미늄(Al), 하프늄(Hf), 니오븀(Nb), 납(Pb), 백금(Pt), 은(Ag), 인(P), 보론(B), 규소(Si), 카본(C), 주석(Sn), 아연(Zn), 몰리브덴(Mo), 텅스텐(W), 망간(Mn), 에르븀(Er), 크롬(Cr), 프라세오디뮴(Pr), 툴륨(Tm) 및 이들의 조합 중에서 선택된 적어도 하나를 포함하는 합금인 태양 전지.
제1항에서,
상기 금속 유리는 과냉각 액체 구간을 가지는 태양 전지.