KR20130057285A - 광전변환소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 제1불순물을 이용하여 제1 도전형 반도체층을 형성하는 단계와, 레이저를 이용하여 제1 도전형 반도체층의 일부 영역을 고농도로 도핑하는 레이저 도핑 및 반도체 기판의 배면의 가장자리에 홈부를 형성하는 고농도 도핑- 에지 아이솔레이션 단계와, 반도체 기판의 전면에 반사 방지막을 형성하는 단계와, 반도체 기판의 전면에 제1 금속 전극을 형성하는 단계와, 반도체 기판의 배면에 제1 도전형 반도체층과 다른 제2불순물을 이용하여 제2 도전형 반도체층을 형성하는 단계, 및 반도체 기판의 배면에 제2 금속 전극을 형성하는 단계를 포함하는 광전변환소자의 제조 방법과 그에 따라 제조된 광전변환소자에 관한 것이다.
Description
본 발명은 광전변환소자의 제조 방법 및 광전변환소자에 관한 것이다.
태양전지를 제조하기 위해서는 p형(또는 n형) 기판에 n형(또는 p형) 불순물을 도핑하여 pn 접합을 형성하며, 이로써 이미터(emitter)가 형성된다. 수광에 의해 형성된 전자-정공 쌍은 분리되어 전자는 n형 영역의 전극에 정공은 p형 영역의 전극에 수집되어 전력을 생산하게 된다.
pn 접합 형성을 위한 공정에서 기판의 에지 부분에도 불순물이 도핑되기 때문에, 태양전지의 전면과 후면전극이 전기적으로 연결되어 전지효율을 감소시키게 된다. 따라서 전면과 후면을 서로 전기적으로 분리하는 에지 아이솔레이션(edge isolation) 공정을 별도로 진행해야 한다.
본 발명의 일실시예는, 레이저에 의하여 고농도 도핑 및 에지 아이솔레이션(edge isolation)이 동시에 수행될 수 있는 광전변환소자의 제조 방법 및 광전변환소자에 관한 것이다.
본 발명의 일 측면에 따르면, 반도체 기판 상에 제1불순물을 이용하여 제1 도전형 반도체층을 형성하는 단계; 레이저를 이용하여 상기 제1 도전형 반도체층의 일부 영역을 고농도로 도핑하는 레이저 도핑 및 상기 반도체 기판의 배면의 가장자리에 홈부를 형성하는 고농도 도핑- 에지 아이솔레이션 단계; 상기 반도체 기판의 전면에 반사 방지막을 형성하는 단계; 상기 반도체 기판의 전면에 제1 금속 전극을 형성하는 단계; 및 상기 반도체 기판의 배면에 제1 도전형 반도체층과 다른 제2불순물을 포함하는 제2 도전형 반도체층 및 제2 금속 전극을 형성하는 단계;를 포함하는 광전변환소자의 제조 방법을 제공한다.
본 발명의 일 특징에 따르면, 상기 제1 도전형 반도체층의 형성 과정에서 생성된 부산물층을 마스크로 상기 홈부에 형성된 데미지층을 에칭하는 단계;를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 에칭하는 단계는, 알칼리 용액을 사용하여 상기 데미지층을 습식 식각할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 에칭하는 단계 이후에, 상기 부산물층을 제거하는 단계;를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 고농도로 도핑되는 제1 도전형 반도체층의 일부 영역은 상기 제1 금속 전극과 대응되는 영역일 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반사 방지막을 형성하는 단계 이전에, 상기 반도체 기판의 전면을 세정하는 단계;를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 세정하는 단계는, 질산과 불산의 혼합 용액으로 표면의 불순물을 제거하는 1차 단계; 및 희석된 불산을 이용하여 상기 1차 단계로 형성된 산화막을 제거하는 2차 단계;를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 도전형 반도체층 및 제2 금속 전극을 형성하는 단계는, 상기 반도체 기판의 배면에 금속성 페이스트를 도포한 후 소성을 통해 동시에 이루어질 수 있다.
본 발명의 또 다른 측면에 따르면, 상술한 바와 같은 제조 방법에 의해 제조된 광전변환소자를 제공한다.
본 발명의 또 다른 측면에 따르면, 반도체 기판; 상기 반도체 기판의 전면 및 측면을 둘러싸도록 형성되며, 제1 불순물로 도핑된 제1 도전형 반도체층; 상기 반도체 기판의 배면에 형성되며, 상기 제1불순물과 다른 제2 불순물로 도핑된 제2 도전형 반도체층; 및 상기 반도체 기판의 배면의 가장자리에 형성되어 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층을 전기적으로 분리시키는 홈부;를 포함하며, 상기 제1 도전형 반도체층 중 일부 영역은 상기 제1 불순물이 다른 영역 보다 고농도로 도핑된 광전변환소자를 제공한다.
본 발명의 또 다른 특징에 따르면, 상기 홈부를 통해서 상기 반도체 기판, 상기 제1 도전형 반도체층, 및 상기 제2 도전형 반도체층의 일부가 외부로 노출될 수 있다.
본 발명의 일 특징에 따르면, 상기 제1 도전형 반도체층의 일부 영역 상에 형성된 제1 금속 전극을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 도전형 반도체층 상에 형성된 반사 방지막을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 도전형 반도체층 상에 형성되며, 상기 제2 불순물과 동일한 원소를 포함하는 제2 금속 전극을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체 기판은 제2 도전형일 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체 기판은 텍스처링 면을 포함할 수 있다.
상기와 같은 본 발명의 일실시예에 따르면, 광전변환소자의 제조 과정 중 레이저를 이용하여 고농도 도핑 및 에지 아이솔레이션을 동시에 수행할 수 있으므로 공정의 수를 감소시킬 수 있다.
또한, 레이저 및 화학적 에칭을 통해서 데미지층이 제거된 홈부를 형성하므로 광전변환소자의 전기적 특성 및 효율을 향상시킬 수 있다.
한편, 배면에 홈부를 형성하므로, 반사방지막의 패시베이션 효과를 향상시킬 수 있으며, 전류 특성을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 광전변환소자를 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 일실시예에 따른 광전변환소자의 제조 방법을 개략적으로 나타낸 흐름도이다.
도 3 내지 11은 도 2의 제조 방법의 각 단계에 따른 상태를 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 일실시예에 따른 광전변환소자의 제조 방법을 개략적으로 나타낸 흐름도이다.
도 3 내지 11은 도 2의 제조 방법의 각 단계에 따른 상태를 개략적으로 나타낸 단면도이다.
본 발명은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도면에서는 여러 층, 영역, 막을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막의 구성이 다른 구성 "상에" 있다고 함은 다른 구성의 "바로 위에" 있는 경우뿐만 아니라 그 중간에 다른 구성이 구비된 경우도 포함한다. 반면에 어느 구성이 다른 구성의 "바로 위에" 있다고 함은 그 중간에 다른 구성이 구비되지 않는 경우를 나타낸다.
도 1은 본 발명의 일 실시에에 따른 광전변환소자를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 광전변환소자는 반도체 기판(110), 제1 도전형 반도체층(120), 반사 방지막(130)과 제1 금속 전극(140), 제2 도전형 반도체층(150), 및 제2 금속 전극(160)을 포함한다. 광전변환소자의 배면(rear surface)의 가장자리에는 에지 아이솔레이션 공정에 의해 형성된 홈부(170)가 구비될 수 있다.
반도체 기판(110)은 광 흡수층으로 실리콘 기판을 포함할 수 있다. 예컨대, 반도체 기판(110)은 p형 단결정 실리콘 기판 또는 다결정 실리콘 기판일 수 있다.
반도체 기판(110)의 전면과 배면 중 적어도 일면은 텍스처링 구조를 포함할 수 있다. 텍스처링 구조를 통해 입사된 빛의 광 경로를 증가시킴으로써 광 흡수 효율을 향상시킬 수 있다. 반도체 기판(110)의 텍스처링 면에 의해, 반도체 기판(110) 상에 형성된 제1 도전형 반도체층(120) 및 반사 방지막(130)도 요철면을 구비할 수 있다.
제1 도전형 반도체층(120)은 반도체 기판(110)의 전면과 측면을 둘러싸도록 구비될 수 있으며, n형 물질인 제1 불순물로 도핑된다. 제1 불순물로는 인(P), 비소(As)와 같은 5족의 화학원소를 포함할 수 있다. 제1 도전형 반도체층(120)은 반도체 기판(110)과 p-n 접합을 형성한다.
제1 도전형 반도체층(120)의 일부 영역은 다른 영역에 비하여 제1 불순물이 고농도로 도핑될 수 있다. 제1 도전형 반도체층(120) 중 고농도 도핑 영역은 제1 금속 전극(140)의 바로 아래에 위치하여 제1 금속 전극(140)과의 컨택 저항(contact resistance)을 감소시키므로 광전변환소자의 전기적 특성을 향상시킬 수 있다.
반사 방지막(130)은 제1 도전형 반도체층(120) 상에 형성되고, 광투과성이며, 태양광이 입사될 때 빛이 반사되어 광전변환소자의 빛 흡수 손실이 일어나는 것을 방지함으로써 광전변환소자의 효율을 향상시킬 수 있다. 예컨대, 반사 방지막(130)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy) 등을 포함할 수 있다. 또는, 산화티타늄(TiOx), 산화아연(ZnO), 황화아연(ZnS) 등을 포함할 수 있다.
제1 금속 전극(140)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al) 및 이들의 합금을 포함할 수 있다. 제1 금속 전극(140)은 외부의 장치(미도시)와 인터 커넥션을 형성할 수 있다.
제2 도전형 반도체층(150)은 반도체 기판(110)의 배면에 구비되며, p형 물질인 제2 불순물로 도핑된다. 제2 불순물로는 붕소(B), 알루미늄(Al)과 같은 3족의 화학원소를 포함할 수 있으며, 반도체 기판(110) 보다 불순물이 고농도로 도핑된 상태로서, 즉 p+ 또는 p++형일 수 있다. 제2 도전형 반도체층(150)은 후면 전계를 형성하여 제2 금속 전극(160) 부근에서 정공과 전자가 재결합되어 소멸되는 것을 방지할 수 있다.
본 발명의 일 예로서, 제2 도전형 반도체층(150)은 후술할 제조 방법에 의하여 알루미늄(Al)과 같은 금속성 화학원소를 포함할 수 있다.
제2 금속 전극(160)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al) 및 이들의 합금을 포함할 수 있다. 제2 금속 전극(160)은 외부의 장치(미도시)와 인터 커넥션을 형성할 수 있다.
반도체 기판(110)의 배면에는 반도체 기판(110)의 측단으로부터 소정의 간격 이격된 위치에 홈부(170)가 형성되어 있다. 제1 도전형 반도체층(120)을 형성하기 위해 n형 물질을 도핑하는 과정에서 반도체 기판(110)의 전후면이 전기적으로 연결된다. 홈부(170)는 광전변환소자의 전면과 배면을 전기적으로 분리하여 광전변환소자의 효율을 향상시킨다. 홈부(170)를 통해서 반도체 기판(110)의 일부와, 제1,2 도전형 반도체층(120, 150)의 일부가 노출될 수 있다.
홈부(170)는 레이저 및 화학적 에칭을 통해서 형성된다. 레이저를 이용하여 반도체 기판(110)의 배면에 소정의 깊이의 홈부(170)를 형성함으로써 전면과 배면을 전기적으로 절연시킨다. 레이저를 이용하여 에지 아이솔레이션을 수행하면 고온의 레이저에 의해 데미지층(미도시)이 형성된다. 데미지층은 레이저에 의해 용융되었다고 굳은 불순물층이다. 데미지층은 광전변환소자의 효율을 저하시키므로, 화학적 에칭을 통해 제거한다. 화학적 에칭은 알칼리 용액을 이용한다. 홈부(170)의 형성 과정에 관해서는 해당 부분에서 자세하게 후술한다.
상술한 실시예에 따르면, 반도체 기판(110)은 p형 실리콘 기판이고, 제1 도전형 반도체층(120)은 n형 물질로 도핑된 상태이며, 제2 도전형 반도체층(150)은 p형 물질로 도핑된 경우를 설명하였으나 본 발명은 이에 한정하지 않는다. 예컨대, 반도체 기판(110)이 n형 실리콘 기판을 포함하고, 제1 도전형 반도체층(120)은 p형 물질로 도핑된 상태이며 제2 도전형 반도체층(150)은 n형 물질로 도핑될 수 있음은 물론이다.
이하에서는, 본 발명의 실시예에 따른 광전변환소자의 제조 방법을 설명한다.
도 2는 본 발명의 일실시예에 따른 광전변환소자의 제조 방법을 개략적으로 나타낸 흐름도이고, 도 3 내지 도 11은 도 2의 각 단계별 상태를 개략적으로 나타낸 측면도이다.
도 2 및 도 3을 참조하면, 단계 S10에서, 반도체 기판(210)에 텍스처 구조를 형성한다. 반도체 기판(210)의 전면과 배면은 텍스처 구조를 포함하여 입사된 빛의 광 경로를 증가시킴으로써 광 흡수 효율을 향상시킬 수 있다.
텍스처링 공정의 일 실시예로서, KOH 또는 NaOH와 같은 용액 및 이소프로필 알코올(IPA)의 혼합용액에 반도체 기판(210)을 담그는 방법을 사용할 수 있다. 이와 같은 방법을 통해 삼각 또는 사각의 피라미드 형태의 텍스처가 형성될 수 있다.
반도체 기판(210)은 p형 실리콘 기판이거나 n형 실리콘 기판일 수 있다. 이하에서는, 설명의 편의를 위하여 반도체 기판(210)이 p형 실리콘 기판인 경우로 설명한다.
도 2 및 도 4를 참조하면, 단계 S20에서, 제1 도전형 반도체층(220)을 형성한다. 제1 도전형 반도체층(220)은 반도체 기판(210)에 포함된 불순물과는 다른 형태의 불순물, 즉 n형 물질을 도핑함으로써 제1 도전형 반도체층(220)을 형성할 수 있다.
실리콘 기판에 5족의 화학원소에서 선택된 적어도 어느 하나의 물질을 도핑함으로써 제1 도전형 반도체층(220)을 형성할 수 있다. 예컨대, 반도체 기판(210)을 노(furnace)에 삽입한 후 POCl3와 같은 불순물을 흘려주어 도핑시키는 열 확산법(Thermal Diffusion)을 사용할 수 있다. 제1 도전형 반도체층(220)이 형성되면서 제1 도전형 반도체층(220)의 외곽에는 PSG(Phosphorous Silicate Glass)와 같은 부산물층(225)이 함께 형성된다.
한편, 하나의 레이저를 이용하여 고농도 도핑 및 에지 아이솔레이션 단계(S30)를 수행할 수 있다. 이 경우, 고농도 도핑을 위한 레이저의 출력과 에지 아이솔레이션을 위한 레이저 출력은 서로 다르게 설정될 수 있다.
도 2 및 도 5를 참조하면, 단계 S31에서, 제1 도전형 반도체층(220)의 일부 영역(220a)에 대해서 레이저 도핑을 수행할 수 있다. 레이저를 이용하여 부산물층(225)인 PSG에 포함된 5족 화학원소, 예컨대 인(P)의 추가적 확산뿐만 아니라 이미 확산된 인(P)에 대하여 더 높은 활성화를 이끌어낼 수 있다. 제1 도전형 반도체층(220) 중 레이저에 의해 고농도로 도핑된 영역(220a)은, 도 10을 참조하여 후술할 제1 금속 전극(240)과의 접촉저항을 감소시키므로 효율적인 전하의 추출을 가능하게 한다.
도 2 및 도 6을 참조하면, 단계 S32에서, 반도체 기판(210)의 배면의 가장자리에 홈부(270)를 형성하는 에지 아이솔레이션을 수행한다. 홈부(270)는 레이저를 조사함으로써 형성된다. 홈부(270)를 통해서 반도체 기판(210), 제1 도전형 반도체층(220) 및 부산물층(225)의 일부가 외부로 노출될 수 있다.
레이저를 이용하여 에지 아이솔레이션이 수행됨에 따라, 고온의 레이저에 의해 용융된 부분이 굳어지면서 데미지층(270a)이 형성된다. 데미지층(270a)에 의한 션트(shunt)를 방지하기 위해 데미지층(270a)을 제거할 필요가 있다.
도 2 및 도 7을 참조하면, 단계 S40에서, 화학적 에칭을 통해 데미지층(270a)을 제거한다. 부산물층(225)을 마스크로 데미지층(270a)을 에칭으로 제거할 수 있다. 에칭은 알칼리 용액을 사용할 수 있다. 알칼리 용액은 부산물층(225)과 데미지층(270a) 중 데미지층(270a)을 선택적으로 식각함으로써 데미지층(270a)을 제거할 수 있다. 알칼리 용액으로는 예컨대, KOH, NaOH 등을 사용할 수 있다.
도 2 및 도 8을 참조하면, 단계 S50에서, 부산물층(225)를 제거한다. PSG와 같은 글래스류의 부산물층(225)은 불산(HF) 용액을 이용한 습식 에칭에 의해 제거될 수 있다.
도 2를 참조하면, 단계 S60에서, 세정을 수행할 수 있다. 세정은 2단계로 이루어질 수 있는데, 먼저 반도체 기판(210)의 전면(全面)에 구비된 불순물을 제거할 수 있다. 불순물은 질산과 불산의 혼합 용액을 사용한 에칭 공정을 통해 제거할 수 있다(1차 단계).
1차 단계에 의해 표면 불순물을 제거하는 과정에서 산화막이 생길 수 있다. 산화막은 희석된 불산(Diluted HF)을 사용하여 제거될 수 있다(2차 단계).
도 2 및 도 9를 참조하면, 단계 S70에서, 반사 방지막(230)을 형성한다. 불순물 및 표면 산화막(227)이 제거된 제1 도전형 반도체층(220) 상에 반사 방지막(230)을 형성한다. 반사 방지막(230)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy) 등을 포함할 수 있다. 또는, 산화티타늄(TiO2), 산화아연(ZnO), 황화아연(ZnS) 등을 포함할 수 있다. 반사 방지막(230)은 CVD, 스퍼터링, 스핀코팅 등의 방법에 의해 형성될 수 있다.
도 2를 참조하면, 단계 S70 에서 제1 금속 전극(240)을 형성하고, 단계 S80에서 제2 도전형 반도체층(250) 및 제2 금속 전극(250)을 형성할 수 있다. 이 때, 제2 도전형 반도체층(250)을 형성하는 단계 S81과 제2 금속 전극(250)을 형성하는 단계 S82는 동시에 진행될 수 있다. 이를 위한 구체적 방법은 다음과 같다.
도 10을 참조하면, 제1,2 금속 전극(240, 260)을 형성하기 위하여 금속성 페이스트(240p, 260p)를 도포한다. 금속성 페이스트(240p, 260p)는 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al)과 같은 원소를 포함할 수 있다.
도 11을 참조하면, 금속성 페이스트(240p, 260p)를 소성(firing)함으로써 제1 금속 전극(240)과 제2 금속 전극(260)을 완성한다. 제1 금속 전극(240)을 형성하기 위한 금속성 페이스트(240p)는 소성과정을 통해 반사 방지막(230)을 통과하여 제1 도전형 반도체층(220)과 전기적 접촉을 형성한다.
한편, 소성 과정을 통해 제2 금속 전극(260)뿐만 아니라 제2 도전형 반도체층(250)도 함께 형성될 수 있다. 예컨대, 제2 금속 전극(260)을 형성하기 위한 금속성 페이스트(260p)가 p형 불순물로 작용하여, 반도체 기판(210)의 배면을 p+형(또는 p++형)으로 도핑시킬 수 있다. 제2 도전형 반도체층(250)은 후면 전계를 형성한다. 이와 같은 방법을 통해 제2 도전형 반도체층(250)과 제2 금속 전극(260)이 동시에 형성되므로, 제2 도전형 반도체층(250)과 제2 금속 전극(260)은 동일한 원소, 즉 알루미늄과 같은 3족의 금속 원소를 포함할 수 있다.
상술한 제조 과정에서는, 반도체 기판(210)으로 p형 실리콘 기판을 사용하고, 불순물로 3족의 화학원소를 사용함으로써 제1 도전형 반도체층(220)을 형성하는 경우를 설명하였으나, 본 발명은 이에 한정하지 않는다. 예컨대, 반도체 기판(210)으로 n형 실리콘 기판을 사용하고 불순물로 5족의 화학원소를 사용함으로써 제1 도전형 반도체층(220)을 형성할 수 있음은 물론이다. 이 경우, 제1 도전형 반도체층(220)의 외곽에는 BSG(Boro-Silicate Glass)와 같은 부산물층(225)이 형성되며, 제조 과정은 동일하다.
도 2 내지 도 12를 참조하여 설명한 본 발명의 일 실시예에 따른 광전변환소자의 제조 방법에 따르면, 레이저를 이용하여 고농도 도핑 및 에지 아이솔레이션을 동시에 진행하므로 공정의 수를 감소시킬 수 있다.
또한, 에지 아이솔레이션에 의해 형성된 홈부(270)에 구비되는 데미지층(270a)을 화학적 에칭으로 제거할 수 있다. 이 때, 부산물층(225)인 PSG를 식각 마스크로 활용하므로 별도의 마스크를 형성할 필요가 없다.
한편, 본 발명의 광전변환소자는 홈부(270)가 후면에 형성되므로, 전면에 형성되었을 때와 비교하여 전류 광전변환효율을 향상시킬 수 있다.
이하에서는 비교예 및 실시예를 통해 본 발명의 실시예에 따른 광전변환소자의 특성을 살펴본다.
[표 1]은 본 발명의 비교예로서, 비교예 1,2는 레이저에 의한 에지 아이솔레이션을 통해 홈부가 형성되지만 화학적 에칭이 수행되지 않은 경우이다. 다만, 비교예 1은 레이저에 의한 에지 아이솔레이션이 금속 전극 형성을 위한 소성 이후에 진행된 경우를 나타내며, 비교예 2는 레이저에 의한 에지 아이솔레이션이 제1 도전형 반도체층의 형성(확산 공정)이후에 수행된 경우를 나타낸 점에서 차이가 있다.
| Jsc(mA/sq) | Voc(mV) | Eff.(%) | FF(%) | Rs(ohm-sq) | Rsh(ohm-sq) | n(diode factor) | |
| 비교예1 | 36.48 | 632.9 | 18.43 | 79.8 | 0.4402 | 721,978 | 1.09 |
| 비교예2 | 36.67 | 632.7 | 18.58 | 80.1 | 0.3789 | 2,691 | 1.09 |
비교예 1 및 비교예 2를 통해서 레이저를 이용한 에지 아이솔레이션을 도핑 이후에 진행하는 경우에 단락 전류밀도(Jsc), 효율(Eff.)과 필 팩터(FF)가 향상됨을 확인할 수 있으며, 이와 같은 현상은 배면에 홈부가 형성된 경우도 동일하다
하기의 [표 2]에서 비교예 3은 제1 도전형 반도체층의 형성(확산 공정) 이후에 전면에 레이저를 이용한 에지 아이솔레이션이 수행된 상태로 화학적 에칭이 이루어지지 않은 경우를 나타내며, 실시예는 본 발명의 제조 방법에 따라 제1 도전형 반도체층의 도핑 이후에, 레이저를 이용한 에지 아이솔레이션을 통해 홈부를 형성하고 화학적 에칭을 통해 데미지층이 제거된 광전변환소자를 나타낸다.
| Jsc(mA/sq) | Voc(mV) | Eff.(%) | FF(%) | Rs(ohm-sq) | Rsh(ohm-sq) | n(diode factor) | |
| 비교예3 | 37.23 | 640.2 | 19.17 | 80.5 | 0.4436 | 4,260 | 1.05 |
| 실시예 | 37.49 | 640.9 | 19.30 | 80.3 | 0.4534 | 5,338 | 1.05 |
비교예 3 및 실시예를 통해서 전면 보다는 후면에 홈부를 형성하고, 레이저뿐만 아니라 화학적 에칭을 통해서 홈부에 형성된 데미지층을 제거하는 공정을 통해서 단락 전류밀도(Jsc) 및 효율(Eff.)이 증가됨을 확인할 수 있다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되었지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위에는 본 발명의 요지에 속하는 한 이러한 수정이나 변형을 포함할 것이다.
110, 210: 반도체 기판 120, 220: 제1 도전형 반도체층
120, 220: 제1 도전형 반도체층의 일부 영역(고농도 도핑 영역)
225: 부산물층 227: 산화막
130, 230: 반사 방지막 140, 240: 제1 금속 전극
150, 250: 제2 도전형 반도체층 160, 260: 제2 금속 전극
170, 270: 홈부 270a: 데미지층
120, 220: 제1 도전형 반도체층의 일부 영역(고농도 도핑 영역)
225: 부산물층 227: 산화막
130, 230: 반사 방지막 140, 240: 제1 금속 전극
150, 250: 제2 도전형 반도체층 160, 260: 제2 금속 전극
170, 270: 홈부 270a: 데미지층
Claims (16)
- 반도체 기판 상에 제1불순물을 이용하여 제1 도전형 반도체층을 형성하는 단계;
레이저를 이용하여 상기 제1 도전형 반도체층의 일부 영역을 고농도로 도핑하는 레이저 도핑 및 상기 반도체 기판의 배면의 가장자리에 홈부를 형성하는 고농도 도핑- 에지 아이솔레이션 단계;
상기 반도체 기판의 전면에 반사 방지막을 형성하는 단계;
상기 반도체 기판의 전면에 제1 금속 전극을 형성하는 단계; 및
상기 반도체 기판의 배면에 제1 도전형 반도체층과 다른 제2불순물을 포함하는 제2 도전형 반도체층 및 제2 금속 전극을 형성하는 단계;를 포함하는 광전변환소자의 제조 방법. - 제1항에 있어서,
상기 제1 도전형 반도체층의 형성 과정에서 생성된 부산물층을 마스크로 상기 홈부에 형성된 데미지층을 에칭하는 단계;를 더 포함하는 광전변환소자의 제조 방법. - 제2항에 있어서,
상기 에칭하는 단계는,
알칼리 용액을 사용하여 상기 데미지층을 습식 식각하는 광전변환소자의 제조 방법. - 제2항에 있어서,
상기 에칭하는 단계 이후에,
상기 부산물층을 제거하는 단계;를 더 포함하는 광전변환소자의 제조 방법. - 제1항에 있어서,
상기 고농도로 도핑되는 제1 도전형 반도체층의 일부 영역은 상기 제1 금속 전극과 대응되는 영역인 광전변환소자의 제조 방법. - 제1항에 있어서,
상기 반사 방지막을 형성하는 단계 이전에,
상기 반도체 기판의 전면을 세정하는 단계;를 더 포함하는 광전변환소자의 제조 방법. - 제6항에 있어서,
상기 세정하는 단계는,
질산과 불산의 혼합 용액으로 표면의 불순물을 제거하는 1차 단계; 및
희석된 불산을 이용하여 상기 1차 단계로 형성된 산화막을 제거하는 2차 단계;를 포함하는 광전변환소자의 제조 방법. - 제1항에 있어서,
상기 제2 도전형 반도체층 및 제2 금속 전극을 형성하는 단계는,
상기 반도체 기판의 배면에 금속성 페이스트를 도포한 후 소성을 통해 동시에 이루어지는 광전변환소자의 제조 방법. - 제1항의 제조 방법에 의해 제조된 광전변환소자.
- 반도체 기판;
상기 반도체 기판의 전면 및 측면을 둘러싸도록 형성되며, 제1 불순물로 도핑된 제1 도전형 반도체층;
상기 반도체 기판의 배면에 형성되며, 상기 제1불순물과 다른 제2 불순물로 도핑된 제2 도전형 반도체층; 및
상기 반도체 기판의 배면의 가장자리에 형성되어 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층을 전기적으로 분리시키는 홈부;를 포함하며,
상기 제1 도전형 반도체층 중 일부 영역은 상기 제1 불순물이 다른 영역 보다 고농도로 도핑된 광전변환소자. - 제10항에 있어서,
상기 홈부를 통해서 상기 반도체 기판, 상기 제1 도전형 반도체층, 및 상기 제2 도전형 반도체층의 일부가 외부로 노출되는 광전변환소자. - 제10항에 있어서,
상기 제1 도전형 반도체층의 일부 영역 상에 형성된 제1 금속 전극을 포함하는 광전변환소자. - 제10항에 있어서,
상기 제1 도전형 반도체층 상에 형성된 반사 방지막을 포함하는 광전변환소자. - 제10항에 있어서,
상기 제2 도전형 반도체층 상에 형성되며, 상기 제2 불순물과 동일한 원소를 포함하는 제2 금속 전극을 포함하는 광전변환소자. - 제10항에 있어서,
상기 반도체 기판은 제2 도전형인 광전변환소자. - 제10항에 있어서,
상기 반도체 기판은 텍스처링 면을 포함하는 광전변환소자.
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Legal Events
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Patent event date: 20150618 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
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| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20161104 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20111123 Comment text: Patent Application |
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Comment text: Notification of reason for refusal Patent event date: 20171027 Patent event code: PE09021S01D |
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Patent event date: 20180329 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20171027 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |