KR20130042938A

KR20130042938A - 반도체 칩, 이를 포함하는 반도체 패키지 및 적층형 반도체 패키지 제조방법

Info

Publication number: KR20130042938A
Application number: KR1020110107108A
Authority: KR
Inventors: 양주헌
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-10-19
Filing date: 2011-10-19
Publication date: 2013-04-29

Abstract

패키지 또는 반도체 칩의 신뢰성을 손상시키는 고온 공정을 배제하고 저온에서 반도체 칩의 접합공정이 가능하도록 하는 구조의 반도체 칩이 개시되어 있다.
본 발명에 따른 반도체 칩은, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판과, 기판을 관통하는 도전성의 관통 비아(via)와, 기판의 제1 면에, 관통 비아(via)와 전기적으로 접속되도록 배치된 범프와, 기판의 제1 면에, 범프와 이격되도록 배치된 보조 범프, 및 기판의 제2 면에, 보조 범프와 대응되는 영역에 배치된 보조 솔더를 포함하는 것을 특징으로 한다.

Description

반도체 칩, 이를 포함하는 반도체 패키지 및 적층형 반도체 패키지 제조방법{Semiconductor Chip, Semiconductor Package having the same, and Method of fabricating stack type semiconductor package}

본 발명은 반도체 칩, 이를 포함하는 반도체 패키지 및 적층형 반도체 패키지의 제조방법에 관한 것이다.

집적회로에 대한 패키징(packaging) 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위하여 지속적으로 발전되어 왔다. 최근 전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 칩들을 적층시켜 사용하며, 이러한 스택에 관련된 다양한 기술들이 개발되고 있다. 적층 패키지는 메모리 용량의 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점이 있어 적층 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.

이러한 적층 패키지의 한 예로 관통 실리콘 비아(TSV; Through Silicon Via)를 이용한 구조가 제안되었다. 관통 실리콘 비아(TSV)를 이용한 적층 패키지는, 칩을 관통하는 관통 비아를 형성한 후 이 관통 비아를 전극으로 사용하는 기술로서, 기존의 와이어 사용이 불필요해짐에 따른 다양한 이점들을 제공한다.

일반적으로 반도체 패키지는, 반도체 소자가 형성된 반도체 기판을 다이싱(dicing)한 후 패키지 기판상에 장착하고, 와이어 본딩을 이용하여 반도체 칩에 형성된 본딩패드와 패키지 기판의 리드 프레임을 전기적으로 연결하고 에폭시 등의 봉지재로 밀봉하는 과정을 거쳐 제조된다. 이와 같이 제조된 반도체 패키지는 솔더(solder)를 이용하여 인쇄회로기판(Printed Circuit Board)에 장착된다. 그러나, 실장 밀도 향상을 위한 파인 피치(fine-pitch)화 경향, 열 방출 능력의 향상 및 신호 경로의 단축을 위하여 칩의 배면에 범프 전극을 형성하고, 칩을 뒤집어서 인쇄회로기판(PCB) 등의 기판에 장착하는 플립칩 패키징 기술이 도입되었다.

적층형 패키지에 대한 플립 칩 패키징에 있어서도 칩과 칩을 전기적, 기계적으로 연결하기 위하여 솔더를 이용하며, 반도체 칩을 장착하는 과정에서는 솔더 리플로우(reflow) 등의 고온 처리 공정을 거쳐 칩과 칩, 또는 칩과 기판이 접합되므로, 열에 의한 휨 또는 뒤틀림 등의 변형이 발생한 상태에서 접합이 이루어지게 된다. 따라서, 상온으로 냉각되면서 원상태로 회복되는 과정에서 접합부분이 파손되어 전기적, 기계적 접합이 깨지는 등의 불량이 발생하여 패키지의 신뢰성을 저하시키는 문제가 있다. 또한, 고온 접합공정은 칩에 실장된 반도체 소자의 신뢰성에도 좋지 않은 영향을 미치며, 이로 인해 공정에 사용되는 물질에 제한을 주는 단점이 있다.

본 발명이 해결하고자 하는 과제는 패키지 또는 반도체 칩의 신뢰성을 손상시키는 고온 공정을 배제하고 저온에서 반도체 칩의 접합공정이 가능하도록 하는 구조의 반도체 칩과 이를 포함하는 반도체 패키지를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 과제는 저온 또는 상온에서 고신뢰성의 적층형 반도체 패키지를 형성하는 방법을 제공하는 것이다.

상기 과제를 해결하기 위하여 본 발명에 따른 반도체 칩은, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판과, 기판을 관통하는 도전성의 관통 비아(via)와, 기판의 제1 면에, 관통 비아(via)와 전기적으로 접속되도록 배치된 범프와, 기판의 제1 면에, 범프와 이격되도록 배치된 보조 범프, 및 기판의 제2 면에, 보조 범프와 대응되는 영역에 배치된 보조 솔더를 포함하는 것을 특징으로 한다.

본 발명에 따른 반도체 패키지는, 패키지 기판과, 패키지 기판 상에 수직으로 적층된 복수 개의 반도체 칩, 및 반도체 칩 사이의 공간에 주입되어 밀봉재를 포함한다. 이때, 상기 반도체 칩은, 서로 반대되는 제1 면 및 제2 면을 갖는 기판과, 기판을 관통하는 도전성의 관통 비아(via)와, 기판의 제1 면에 관통 비아(via)와 전기적으로 접속되도록 배치된 범프와, 기판의 제1 면에 범프와 이격되도록 배치된 보조 범프, 및 기판의 제2 면에 보조 범프와 대응되는 영역에 배치된 보조 솔더를 포함하는 것을 특징으로 한다.

상기 과제를 해결하기 위하여 본 발명에 따른 적층형 반도체 패키지 제조방법은, 관통 비아(via)가 형성된 반도체 기판의 제1 면에 상기 관통 비아와 접속되며 표면에 솔더를 포함하는 범프와, 범프와 이격된 보조 범프를 형성하는 단계와, 제2 면의 보조 범프와 대응되는 영역에 보조 솔더층을 형성하는 단계와, 범프, 보조 범프 및 보조 솔더층이 형성된 반도체 기판을 절단하여 개별 반도체 칩들을 형성하는 단계와, 패키지 기판 상에 복수 개의 반도체 칩들을 정렬하는 단계, 및 정렬된 반도체 칩들을 접합하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 따르면, 반도체 칩을 적층, 접합하는 공정이 100℃ ～ 150℃의 저온에서 이루어질 수 있으므로 고온에 의한 범프의 휨(warpage) 또는 부러짐을 방지할 수 있고, 그에 따라 패키지의 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 칩을 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조방법을 설명하기 위하여 도시한 단면도들이다.

이하, 본 발명의 일 측면에 따른 반도체 패키지 및 그 제조방법의 실시예를 첨부 도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1은 본 발명의 일 실시예에 따른 반도체 칩을 개략적으로 도시한 단면도이다.

도 1을 참조하면, 본 발명의 반도체 칩(300)은 기판(100), 관통 비아(via)(110), 범프(140), 보조 범프(150), 그리고 보조 솔더(150')를 포함한다.

기판(100)은 서로 대향하는 제1 면(101) 및 제2 면(102)을 갖는다. 기판(100)에는 메모리 소자 또는 로직 소자와 같은 반도체 소자가 형성되어 있다.

관통 비아(110)는 기판을 관통하며 금속과 같은 도전층으로 구성된다. 기판의 제1 면에서 관통 비아(110)의 상부에는 관통 비아(110)와 전기적으로 접속되도록 범프(140)가 배치된다. 기판의 제2 면에도 상기 범프(140)와 대응되게 관통 비아(110)와 접속되도록 범프(140')가 배치될 수 있는데, 제2 면의 범프(140')는 경우에 따라서 생략될 수도 있다. 범프(140, 140')는 관통 비아(110)와 접속하는 도전성 필라(pillar)(142, 142')와, 도전성 필라 상부에 형성된 솔더(solder)(145, 145')를 포함한다. 도전성 필라(142, 142')는 예컨대 구리(Cu)로 이루어질 수 있다. 솔더(145, 145')는 비교적 저온, 예컨대 100℃ ～ 150℃ 또는 상온에서 압력에 의해 용융이 가능하도록, 도전성 필라(142, 142')를 구성하는 물질보다 융점이 낮은 물질, 예를 들면 주석(Sn) 및 실버(Ag) 중 적어도 어느 하나를 포함하여 구성되는 것이 바람직하다.

관통 비아(110)와 도전성 필라(142, 142') 사이에는 UBM층(Under Bump Metallurgy layer, 120, 120')이 개재될 수 있다. 일 예에서, UBM층(120, 120')은 전해 도금을 통하여 금속층을 형성하기 위한 시드층(124. 124')과, 기판(100)과 시드층(124, 124') 사이의 접착성을 향상시키기 위한 접착층(122, 122')을 포함한다. 일 예에서, 시드층(124, 124')은 구리(Cu)를 포함하는 도전층으로, 접착층(122, 122')은 티타늄(Ti)을 포함하는 금속층으로 구성될 수 있다.

기판의 제1 면(101)에, 상기 범프(140)와 이격되도록 보조 범프(150)가 배치된다. 일 예에서, 보조 범프(150)는 기판의 제1 면(102) 상에 배치된 제1 필라(152)와, 제1 필라(152) 상부에 배치된 제2 필라(154)를 포함한다. 기판과 보조 범프(150) 사이에, 전해 도금을 통하여 금속층을 형성하기 위한 시드층(124)과 기판(100)과 시드층(124) 사이의 접착성을 향상시키기 위한 접착층(122)을 포함하는 UBM층(120)이 개재될 수 있다.

기판의 제2 면(102)에는, 상기 보조 범프(150)와 대응되는 영역에 보조 솔더층(150')이 배치된다. 보조 솔더층(150')은 기판의 제2 면(102)보다 아래로 매몰된 구조일 수 있다. 보조 솔더층(150')은 비교적 저온, 예컨대 100℃ ～ 150℃ 또는 상온에서 압력에 의해 용융되어 보조 범프(150)과 접합이 이루어지도록, 보조 범프(150)의 필라(154)를 구성하는 물질보다 융점이 낮은 물질, 예를 들면 주석(Sn) 및 실버(Ag) 중 적어도 어느 하나를 포함하여 구성되는 것이 바람직하다.

대향하는 제1 면 및 제2 면에 배치된 보조 범프(150)와 보조 솔더층(150')을 포함하는 두 기판을 적층할 때, 기판(100)의 보조 범프(150)와, 다른 기판의 보조 솔더층(150')이 서로 마주 보게 얼라인한 후 일정한 압력을 가하면, 보조 솔더층(150')의 일부가 용융되면서 보조 범프(150)가 보조 솔더층(150') 내부로 삽입되어 두 기판 사이에 접합이 이루어지게 된다. 따라서, 범프(140) 이외에 보조 범프(150) 및 보조 솔더층(150')을 더 포함함으로써 두 기판 사이의 접착력이 더욱 향상될 수 있다.

도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.

도 2를 참조하면, 본 발명의 반도체 패키지는 도 1에 도시된 반도체 칩들(300, 301)이 패키지 기판(400) 상에 복수 개 적층된 구조이다. 도면에는 설명의 편의를 위하여 두 개의 반도체 칩(300, 301)만을 도시하였다. 반도체 칩(300, 301)은 도 1을 참조하여 설명한 반도체 칩(300)과 동일한 구조를 가지므로 이하에서는 반도체 칩(300, 301)의 구조에 대한 중복된 설명은 생략하기로 한다.

패키지 기판(400) 상에 적층된 반도체 칩들(300, 301)은, 내부를 관통하여 하부의 범프(140)에 연결되는 관통 비아(110)를 가지며 수직 방향으로 복수 개 적층된다. 즉, 상부의 칩(301)의 관통 비아(110)는 하부의 칩(300)의 관통 비아(110)와 범프(140)를 통해 전기적으로 상호 연결되고, 하부의 칩(300)은 범프(410)를 통해 패키지 기판(400)에 접속된다. 범프(140)의 상단에는 도전성 솔더(145)가 배치되는데, 솔더(145)는 필라(142)보다 낮은 온도, 예컨대 상온 또는 100℃ ～ 150℃ 정도의 저온에서 용융되는 도전 물질, 예컨대 주석(Sn) 및 실버(Ag) 중의 어느 하나 이상을 포함하는 금속으로 이루어져 있다. 따라서, 두 반도체 칩(300, 301)이 접합될 때 압력에 의해 솔더(145)가 용융되어 범프(140) 사이의 접착이 이루어지고, 범프(140)와 접속된 관통 비아(110)를 통해 반도체 칩(300, 301) 사이의 전기적 연결이 이루어지게 된다.

관통 비아(110)의 외곽에는, 상, 하부 칩의 마주 보는 영역에 형성된 보조 범프(150)와 보조 솔더(150')가 접합되어 두 반도체 칩(300, 301) 사이의 물리적 접합이 더욱 견고히 이루어진다. 그리고, 수직 방향으로 상호 인접하는 칩들(300, 301) 사이의 공간에는, 칩들(300, 301)을 상호 부착시키는 언더필용 접착제(420)가 배치된다.

이와 같이 본 발명의 반도체 칩 및 반도체 패키지에 따르면, 관통 전극과 접속하는 범프의 상단에 형성된 솔더와, 범프의 주변에 배치된 보조 범프 및 보조 솔더를 구비함으로써, 저온 공정으로 반도체 칩 사이의 접합을 이룰 수 있다. 또한, 보조 범프 및 보조 솔더로 인해 상, 하 적층된 반도체 칩 사이의 얼라인을 용이하게 이룰 수 있으며, 반도체 칩 사이의 접착력을 더욱 증가시킬 수 있다.

도 3 내지 도 9는 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조방법을 설명하기 위하여 도시한 단면도들이다.

도 3을 참조하면, 트랜지스터 등의 능동소자와, 저항과 캐패시터 등의 수동소자를 포함하는 반도체 소자(도시되지 않음) 및 블라인드 비아(blind via, 111)가 형성된 기판(100)의 제1 면(101)에 UBM층(Under Bump Metallurgy layer, 120)을 형성한다. 블라인드 비아(111)는 추후에 진행될 배면 그라인딩(backside grinding) 공정을 통하여 관통 실리콘 비아로 형성되는 부분이다.

일 예에서, UBM층(120)은 전해 도금을 통하여 범프용 금속층을 형성하기 위한 시드층(124)과, 기판(100)과 시드층(124) 사이의 접착성을 향상시키기 위한 접착층(122)을 포함한다. 일 예에서, 시드층(124)은 구리(Cu)를 포함하는 도전층으로, 스퍼터링(sputtering) 방법으로 형성하고, 접착층(122)은 티타늄(Ti)을 포함하는 금속층으로, 스퍼터링 방법으로 형성한다.

다음에, 범프가 형성될 영역과 보조 범프가 형성될 영역을 노출하는 제1 레지스트 패턴(132)을 형성한 다음, 전해도금 공정을 실시하여 범프를 구성하는 필라(pillar, 142)와 보조 범프의 제1 필라(152)를 형성한다. 일 예에서, 필라(142) 및 제1 필라(152)는 구리(Cu)로 형성한다.

복수 개의 반도체 칩을 적층하여 적층형 패키지를 형성하는 경우, 압력에 의해 상, 하 적층된 칩 사이의 본딩이 이루어지게 된다. 따라서, 상층 반도체 칩의 범프에서 인가되는 압력에 의해 하층 반도체 칩의 범프가 휘거나, 부러지는 등의 불량이 발생하는 것을 방지하기 위하여, 필라(142)의 단면적은 적어도 관통 실리콘 비아의 단면적, 즉 블라인드 비아(111)의 단면적보다 크게 형성하는 것이 바람직하다.

도 4를 참조하면, 제1 레지스트 패턴을 제거한 후, 보조 범프의 제2 필라가 형성될 영역을 노출하는 제2 레지스트 패턴(134)을 형성한다. 전해도금 공정을 실시하여 제2 레지스트 패턴(134)에 의해 노출된 영역에 보조 범프의 제1 필라(152)로부터 연장된 제2 필라(154)를 형성한다. 제1 필라(152)와 제2 필라(154)는 보조 범프를 구성하게 된다. 일 예에서, 제2 필라(154)는 구리(Cu)로 형성한다. 보조 범프는 상, 하 반도체 칩 사이의 전기적, 기계적 연결을 위한 범프와는 달리, 기계적 연결을 위하여 형성된다.

보조 범프의 높이(h)는 향후 적층되는 두 반도체 칩 사이의 간격을 일정하게 유지하기 위하여 적어도 칩 사이의 간격 이상이 되도록 한다. 또한, 다층의 반도체 칩을 적층하는 과정에서 범프가 휘거나 부러지는 현상을 방지하고, 하층의 반도체 칩으로의 압력 전달을 용이하게 하기 위하여 보조 범프의 제2 필라(154)의 단면적보다 제1 필라(152)의 단면적을 더 크게 형성하는 것이 바람직하다.

도 5를 참조하면, 제2 레지스트 패턴(도 3의 134)을 제거한 다음, 솔더층이 형성될 영역을 노출하는 제3 레지스트 패턴(도시되지 않음)을 형성한다. 전해도금 공정을 실시하여 필라(142)의 상단에 솔더층(144)을 형성하여 필라(142)와 솔더층(144)으로 이루어진 범프(140)를 형성한다. 솔더층(144)은 반도체 칩이 적층될 때 용융되어, 적층되는 반도체 칩들 사이에 전기적, 기계적 접합이 이루어지도록 한다.

필라(142)를 구성하는 금속은 공기 중으로 노출될 경우 공기 중의 산소와 결합하여 산화막을 형성하게 되는데, 산화막이 표면에 형성될 경우 솔더와의 접착성이 떨어지게 된다. 따라서, 필라(142)의 상부에 솔더층(144)을 형성하기 전에 금속층의 표면에 형성된 산화막을 제거하는 공정을 수행하는 것이 바람직하다. 산화막을 제거하는 공정은 일정 농도의 황산용액을 이용하여 진행할 수 있다. 또한, 솔더층(144)은 반도체 칩을 접합하여 적층하는 단계에서, 100℃ ～ 150℃ 정도의 저온 또는 상온에서 압력에 의해 용융될 수 있는 물질로 형성하는 것이 바람직하다. 일 예에서, 솔더층(144)은 주석(Sn) 및 실버(Ag) 중 적어도 어느 하나를 포함할 수 있다.

다음에, 솔더(144)를 형성하기 위하여 형성된 제3 레지스트 패턴을 제거한 후 UBM층의 노출된 영역을 제거한다. 이에 따라, 범프(140)의 하부에만 UBM층(120)이 잔류하고 나머지 영역에서는 UBM층이 제거되어 기판(100)이 노출된다. 그 결과 기판의 제1 면(101)에는 접착층(122) 및 시드층(124)을 포함하는 UBM층(120) 패턴, 필라(142) 및 솔더층(144)을 포함하는 범프(140)와, 접착층(122) 및 시드층(124)을 포함하는 UBM층(120) 패턴, 제1 필라(152) 및 제2 필라(154)를 포함하는 보조 범프(150)가 형성된다.

도 6을 참조하면, 범프(140)와 보조 범프(150)가 형성된 기판의 제1 면(101)에 접착제(160)를 도포하여 캐리어 기판(200)과 접착한 후, 기판(100)을 뒤집어 기판의 제2 면(102)에 대하여 배면 그라인딩(backside grinding) 공정을 실시한다. 수백 ㎛ 정도의 두께를 갖는 기판을 다층 적층하여 패키지를 형성하는 경우, 패키지가 두껍기 때문에 열에 의한 변형 등의 원인으로 패키지에 결함이 발생할 확률이 높고, 높이에 따른 적층 단수에 제약이 발생하게 된다. 따라서, 이러한 제약과 불량을 극복하기 위하여 기판의 배면을 그라인딩하여 두께를 얇게 하는 배면 그라인딩 공정을 거치게 된다.

배면 그라인딩 공정은, 최초에는 기계적으로 기판의 배면을 그라인딩하면서 목표로 하는 두께에 근접하면 화학적 기계적 연마(CMP, Chemical Mechanical Polishing)를 수행하여 목표로 하는 두께가 되도록 한다. 화학적 기계적 연마(CMP) 공정에서는 슬러리를 사용하는데, 관통 실리콘 비아(110)에 매립된 금속에 대한 식각 속도에 비하여 기판의 식각 속도가 빠르기 때문에 상대적으로 관통 실리콘 비아(110)에 매립된 금속이 돌출된다. 관통 실리콘 비아(110)의 일정 두께가 돌출된 상태에서 기판의 제2 면(102)에 절연층을 형성한 후 다시 화학적 기계적 연마를 수행하면, 도시된 바와 같이 관통 실리콘 비아(110)의 표면이 노출되고 절연층(170)은 평탄한 표면을 갖게 된다.

도 7을 참조하면, 평탄화된 절연층(170)을 패터닝하여 보조 솔더층이 형성될 위치인 보조 솔더 영역(S')을 형성한다. 이어서, 보조 솔더 영역(S')이 형성된 절연층(170)의 표면에 접착층(122')과 시드층(124')을 포함하는 UBM층(120')을 형성한다. 접착층(122')과 시드층(124)은 기판의 제1 면(101)에 UBM층(120)을 형성하는 공정과 동일하게 진행하여 형성할 수 있다.

도 8을 참조하면, UBM층(120')이 형성된 결과물의 상기 범프(140)와 대응되는 영역, 즉 관통 실리콘 비아(110)의 상부를 노출하는 제4 레지스트 페턴(도시되지 않음)을 형성한 다음, 전해도금 공정을 실시하여, 노출된 영역에 필라(142')를 형성한다. 기판의 제1 면(101) 및 제2 면(102)에 형성된 필라들(142, 142')은 기판에 형성된 반도체 회로(도시되지 않음)와 전기적으로 연결된다. 일 예에서, 기판의 제1 면(101)에 형성된 필라(142)는 관통 실리콘 비아를 통하여 제2 면에 형성된 필라(142')와 전기적으로 연결된다. 일 예에서, 기판의 제2 면에 형성된 필라(142')는 제1 면에 형성된 필라(142)와 마찬가지로 적층시 상부에 적층된 칩으로부터 인가되는 압력에 의해 휘거나 부러지는 등의 불량을 방지하기 위하여 관통 실리콘 비아(110)의 단면적보다 큰 단면적을 갖도록 형성한다. 경우에 따라서, 상기 필라는 기판의 제1 면 및 제2 면 중 어느 한 곳에만 형성될 수도 있다.

다음에, 제4 레지스트 패턴을 제거한 후, 보조 솔더 영역과 필라(142')의 상부 표면을 오픈하여 솔더층이 형성될 영역을 정의하는 제5 레지스트 패턴(도시되지 않음)을 형성한다. 전기도금 공정을 실시하여 제5 레지스트 패턴에 의해 노출된 영역에 솔더층(150', 144')을 형성한다. 이때에도, 솔더층(150', 144')을 형성하기 전에 필라(142') 및 시드층(124')의 표면에 형성된 자연산화막을 제거한 후 솔더층을 형성한다. 일 예에서, 솔더층(150', 144')은 주석(Sn) 및 실버(Ag) 중의 어느 하나 이상을 포함하도록 형성할 수 있다.

이어서, 제5 레지스트 패턴을 제거한 다음 노출된 UBM층(120)을 제거한다.

기판의 제1 면(101)에 형성된 범프(140)와 기판의 제2 면(102)에 형성된 범프(140')는 기판 적층시 상호 대응하는 위치에 형성된다. 그리고, 기판의 제1 면(101)에 형성된 보조 범프(150)와 기판의 제2 면(102)에 형성된 보조 솔더(150')는 기판 적층시 상호 대응하는 위치에 형성된다.

도 9를 참조하면, 범프(140, 140'), 보조 범프(150) 및 보조 솔더(150')가 형성된 기판을 다이싱하여 개별 반도체 칩(300, 301)을 형성한다. 패키지 기판(도시되지 않음) 상에, 다이싱된 반도체 칩(300)을 장착한 후, 그 상부에 다른 반도체 칩(301)을 정렬한다. 이때, 적층되는 반도체 칩(300, 301)의 범프(140, 140')들과, 하층 반도체 칩(300)의 보조 범프(150)와 상층 반도체 칩(301)의 보조 솔더(150')가 서로 마주보게 정렬한다.

다음에, 정렬된 반도체 칩에 압력을 가하면 범프(140, 140')의 상단에 형성된 솔더의 용융이 일어나 반도체 칩(300, 301)이 상호 접합된다. 보조 솔더(150')도 보조 범프(150)와 접촉하는 부분이 압력에 의해 부분적으로 용융되어 서로 접합되어, 솔더에 의한 범프(140, 140')간 접합과 더불어 적층된 두 반도체 칩(300, 301) 사이의 체결력을 향상시킨다.

일 예에서, 반도체 칩(300, 301) 사이의 접합은 상온(room temperature)에서 압력을 가하여 솔더를 용융시킴으로써 이루어진다. 다른 예에서, 100℃ ～ 150℃의 온도 범위에서 압력을 가하여 솔더를 용융시킴으로써 반도체 칩(300, 301) 사이의 접합이 이루어진다.

계속해서, 반도체 칩(300, 301)을 접합시킨 후 두 반도체 칩 사이의 공간에 언더필링(under filling) 물질을 주입하여 밀봉시킨다. 일 예에서, 언더필링 물질로서 세라믹 페이스트(ceramic paste)와 같이 열 전도도가 높은 물질을 사용하여 반도체 칩에서 발생하는 열이 외부로 용이하게 방출되게 할 수 있다.

상술한 본 발명에 의하면, 반도체 칩을 적층, 접합하는 공정이 100℃ ～ 150℃의 저온에서 이루어질 수 있으므로 고온에 의한 범프의 휨(warpage) 또는 부러짐을 방지할 수 있고, 그에 따라 패키지의 신뢰성을 향상시킬 수 있다.

100: 기판 101: 제1 면
102: 제2 면 110: 관통 실리콘 비아(TSV)
111: 블라인드 비아 120, 120': UBM 층
122: 접착층 124: 시드층
132, 134: 레지스트 패턴 140, 140': 범프
142, 142': 필라(pillar) 144, 144': 솔더층
150: 보조 범프 150': 보조 솔더
152, 154: 필라 160: 접착제
180: 폴리머층 200: 캐리어 기판
300, 301: 반도체 칩

Claims

서로 반대되는 제1 면 및 제2 면을 포함하는 기판;
상기 기판을 관통하는 도전성의 관통 비아(via);
상기 기판의 제1 면에, 상기 관통 비아(via)와 전기적으로 접속되도록 배치된 범프;
상기 기판의 제1 면에, 상기 범프와 이격되도록 배치된 보조 범프; 및
상기 기판의 제2 면에, 상기 보조 범프와 대응되는 영역에 배치된 보조 솔더를 포함하는 것을 특징으로 하는 반도체 칩.
제1항에 있어서, 상기 범프는,
상기 관통 비아와 접속하는 도전성 필라(pillar)와, 상기 도전성 필라 상부에 형성된 솔더(solder)를 포함하는 것을 특징으로 하는 반도체 칩.
제2항에 있어서,
상기 도전성 필라는, 상기 관통 비아의 단면적 보다 큰 단면적으로 갖는 것을 특징으로 하는 반도체 칩.
제2항에 있어서,
상기 솔더는, 상기 도전성 필라를 구성하는 물질에 비해 융점이 낮은 물질로 이루어진 것을 특징으로 하는 반도체 칩.
제4항에 있어서,
상기 솔더는 주석(Sn) 및 실버(Ag) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 칩.
제1항에 있어서,
상기 보조 솔더는, 상기 보조 범프를 구성하는 물질에 비해 융점이 낮은 물질로 이루어진 것을 특징으로 하는 반도체 칩.
제6항에 있어서,
상기 보조 솔더는 주석(Sn) 및 실버(Ag) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 칩.
제1항에 있어서,
상기 보조 솔더는 상기 기판의 표면 아래로 매몰된 것을 특징으로 하는 반도체 칩.
제1항에 있어서,
상기 보조 범프는, 상기 보조 솔더가 형성된 영역의 크기보다 작은 단면적을 갖는 것을 특징으로 하는 반도체 칩.
제1항에 있어서,
상기 기판의 제2 면에, 상기 범프와 대응되는 영역에 형성된 범프를 더 포함하는 것을 특징으로 하는 반도체 칩.
패키지 기판;
상기 패키지 기판 상에 수직으로 적층된 복수 개의 반도체 칩; 및
상기 반도체 칩 사이의 공간에 주입되어 밀봉재를 포함하고, 상기 반도체 칩은,
서로 반대되는 제1 면 및 제2 면을 갖는 기판과,
상기 기판을 관통하는 도전성의 관통 비아(via)와,
상기 기판의 제1 면에 상기 관통 비아(via)와 전기적으로 접속되도록 배치된 범프와,
상기 기판의 제1 면에 상기 범프와 이격되도록 배치된 보조 범프, 및
상기 기판의 제2 면에 상기 보조 범프와 대응되는 영역에 배치된 보조 솔더를 포함하는 것을 특징으로 하는 반도체 패키지.
제11항에 있어서, 상기 범프는,
상기 관통 비아와 접속하는 도전성 필라(pillar)와, 상기 도전성 필라 상부에 형성된 솔더(solder)를 포함하는 것을 특징으로 하는 반도체 패키지.
제12항에 있어서,
상기 솔더는, 상기 도전성 필라를 구성하는 물질에 비해 융점이 낮은 물질로 이루어진 것을 특징으로 하는 반도체 패키지.
제13항에 있어서,
상기 솔더는 주석(Sn) 및 실버(Ag) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
제11항에 있어서,
상기 보조 솔더는, 상기 보조 범프를 구성하는 물질에 비해 융점이 낮은 물질로 이루어진 것을 특징으로 하는 반도체 패키지.
제11항에 있어서,
보조 솔더는 상기 기판의 표면 아래로 매몰되고,
상기 보조 범프는 상기 보조 솔더가 형성된 영역 내부로 삽입된 것을 특징으로 하는 반도체 패키지.
제11항에 있어서,
상기 기판의 제2 면에, 상기 범프와 대응되는 영역에 형성된 범프를 더 포함하고, 상기 제1 면 및 제2 면에 형성된 범프가 서로 접합된 것을 특징으로 하는 반도체 패키지.
관통 비아(via)가 형성된 반도체 기판의 제1 면에 상기 관통 비아와 접속되며 표면에 솔더를 포함하는 범프와, 상기 범프와 이격된 보조 범프를 형성하는 단계;
상기 제2 면의 상기 보조 범프와 대응되는 영역에 보조 솔더층을 형성하는 단계;
범프, 보조 범프 및 보조 솔더층이 형성된 반도체 기판을 절단하여 개별 반도체 칩들을 형성하는 단계;
상기 패키지 기판 상에 복수 개의 반도체 칩들을 정렬하는 단계; 및
정렬된 반도체 칩들을 접합하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
제18항에 있어서,
상기 솔더 및 보조 솔더층 중 적어도 어느 하나는,
상기 범프 또는 보조 범프를 구성하는 물질보다 융점이 낮은 물질로 형성하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
제18항에 있어서,
상기 보조 솔더층은 상기 반도체기판의 제2 면 아래로 매몰되게 형성하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
제18항에 있어서,
상기 보조 솔더층을 형성하는 단계 전에,
상기 제2 면의 상기 범프와 대응되는 영역에,
상기 관통 비아(via)와 접속된 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
제18항에 있어서,
상기 보조 범프를 형성하는 단계에서,
상기 보조 범프의 높이를 적어도 상기 반도체 칩이 적층된 후 두 반도체 칩 사이의 이격 거리보다 크게 형성하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
제18항에 있어서,
상기 패키지 기판 상에 반도체 칩들을 정렬하는 단계에서,
상기 보조 범프와 보조 솔더층이 서로 마주보도록 정렬하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
제18항에 있어서,
상기 반도체 칩들을 접합하는 단계에서,
상기 범프의 솔더가 압력에 의해 용융되어 접합되도록 하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
제18항에 있어서,
상기 반도체 칩들을 접합하는 단계는,
100℃ ～ 150℃의 온도 범위에서 수행하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.