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KR20110098386A - Method for manufacturing semiconductor device with buried gate - Google Patents

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KR20110098386A
KR20110098386A KR1020100017974A KR20100017974A KR20110098386A KR 20110098386 A KR20110098386 A KR 20110098386A KR 1020100017974 A KR1020100017974 A KR 1020100017974A KR 20100017974 A KR20100017974 A KR 20100017974A KR 20110098386 A KR20110098386 A KR 20110098386A
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film
gate
forming
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substrate
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KR1020100017974A
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오기준
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주식회사 하이닉스반도체
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Abstract

본 발명은 매립게이트 상부를 갭필하고 있는 캡핑막의 손실을 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 셀영역과 주변회로영역이 정의된 기판에 소자분리막을 형성하는 단계; 상기 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트도전막을 형성하는 단계; 상기 셀영역의 기판에 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 캡핑막을 형성하는 단계; 상기 기판의 전면에 버퍼막을 형성하는 단계; 상기 주변회로영역의 버퍼막을 선택적으로 제거하는 단계; 및 상기 게이트도전막을 식각하여 상기 주변회로영역에 게이트를 형성하는 단계를 포함하며, 상술한 본 발명은 매립게이트 형성시에 패드폴리실리콘막을 적용하므로써 매립게이트 상부의 캡핑막의 손실을 방지할 수 있고, 또한, 본 발명은 패드폴리실리콘막을 주변회로영역의 게이트로 사용하므로써 셀영역과 주변회로영역간의 단차를 최소화할 수 있다.The present invention is to provide a method for manufacturing a semiconductor device that can prevent the loss of the capping film gap-filling the buried gate, the semiconductor device manufacturing method of the present invention is a device isolation film on a substrate defined cell region and peripheral circuit region Forming; Forming a gate insulating film on the substrate; Forming a gate conductive film on the gate insulating film; Forming a buried gate partially filling the trench in the cell region substrate; Forming a capping film gap-filling an upper portion of the buried gate; Forming a buffer film on the entire surface of the substrate; Selectively removing the buffer film in the peripheral circuit area; And etching the gate conductive layer to form a gate in the peripheral circuit region, wherein the present invention can prevent loss of a capping layer on the buried gate by applying a pad polysilicon layer when forming a buried gate. In addition, the present invention can minimize the step between the cell region and the peripheral circuit region by using the pad polysilicon film as the gate of the peripheral circuit region.

Description

매립게이트를 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}Method for manufacturing semiconductor device with buried gate {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}

본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 매립게이트를 구비한 반도체장치 제조 방법에 관한 것이다.
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a buried gate.

현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고 가령 이들 구조가 형성이 된다하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 항복전압(Breakdown voltage) 특성 등의 어려움이 존재하고 있다. As micronization progresses in the semiconductor process, various device characteristics and process implementations are becoming difficult. In particular, the formation of gate structures, bit line structures, contact structures, etc. is becoming increasingly limited to 40 nm or less. For example, even if these structures are formed, resistance characteristics, refresh, and low fail that can satisfy device characteristics are satisfied. Difficulties include securing and breakdown voltage characteristics.

이에 따라 리세스(recess) 구조, 핀(fin) 구조, 새들핀(saddle fin) 구조 등의 형태로 활성영역을 형성하는 3차원 게이트 구조를 개발하고 있다.Accordingly, a three-dimensional gate structure for forming an active region in the form of a recess structure, a fin structure, a saddle fin structure, and the like is being developed.

최근에는 이러한 여러가지 형태에도 불구하고 최소 셀 크기의 구현과 특성 향상을 위하여 적층(stack) 형태의 게이트가 아닌 활성영역 내부에 게이트를 형성하는 매립게이트(buried gate)를 형성하고 있다. 매립게이트를 형성하므로써 기생캐패시턴스 저하, 공정 마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등이 용이하다.Recently, in order to realize the minimum cell size and to improve characteristics, buried gates are formed in the active region instead of stack-type gates in order to realize the minimum cell size. By forming the buried gate, it is easy to reduce parasitic capacitance, increase process margin, and form a smallest cell transistor.

도 1a 및 도 1b는 종래기술에 따른 매립게이트 제조 방법을 도시한 도면이다.1A and 1B illustrate a buried gate manufacturing method according to the prior art.

도 1a에 도시된 바와 같이, 패드산화막(12)과 패드질화막(13)의 적층구조물을 이용하여 기판(11)을 식각한다. 이에 따라, 트렌치(14)가 형성된다.As shown in FIG. 1A, the substrate 11 is etched using a stacked structure of the pad oxide film 12 and the pad nitride film 13. Thus, trenches 14 are formed.

트렌치(14) 표면에 게이트절연막(15)을 형성한 후, 트렌치(14) 내부를 일부 매립하는 매립게이트(16)를 형성한다. After the gate insulating layer 15 is formed on the trench 14, the buried gate 16 is partially formed in the trench 14.

매립게이트(16)를 보호하기 위하여 캡핑막을 형성한다. 캡핑막은 실링질화막(17)을 형성한 이후 실링산화막(18)을 갭필한다.A capping film is formed to protect the buried gate 16. The capping film gap-fills the sealing oxide film 18 after the sealing nitride film 17 is formed.

패드질화막(13)의 표면이 노출될때까지 실링질화막(17)과 실링산화막(18)을 평탄화한다.The sealing nitride film 17 and the sealing oxide film 18 are planarized until the surface of the pad nitride film 13 is exposed.

도 1b에 도시된 바와 같이, 패드질화막(13)을 스트립한다.As shown in FIG. 1B, the pad nitride film 13 is stripped.

상술한 종래기술의 실링산화막(18)은 후속의 패드질화막(13) 스트립(pad nitride strip) 후에도 그 형태가 온전히 유지되어야 한다. The above-described sealing oxide film 18 of the prior art should remain intact even after a subsequent pad nitride strip 13.

그러나, 패드질화막(13) 스트립시에 사용되는 인산(H3PO4)의 영향으로 실링산화막(18)의 손실이 매우 심각하다(도 1b의 'A' 참조). 이렇게 되면 실링산화막(18)의 형태가 온전히 유지되지 않기 때문에 후속 공정 진행시 마진을 확보하기 어렵다.However, the loss of the sealing oxide film 18 is very serious due to the influence of phosphoric acid (H 3 PO 4 ) used at the time of stripping the pad nitride film 13 (see 'A' in FIG. 1B). In this case, since the shape of the sealing oxide film 18 is not maintained intact, it is difficult to secure a margin during the subsequent process.

본 발명은 매립게이트 상부를 갭필하고 있는 캡핑막의 손실을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing the loss of a capping film gap-filling the buried gate.

상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 셀영역과 주변회로영역이 정의된 기판에 소자분리막을 형성하는 단계; 상기 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트도전막을 형성하는 단계; 상기 셀영역의 기판에 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 캡핑막을 형성하는 단계; 상기 기판의 전면에 버퍼막을 형성하는 단계; 상기 주변회로영역의 버퍼막을 선택적으로 제거하는 단계; 및 상기 게이트도전막을 식각하여 상기 주변회로영역에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 주변회로영역에 게이트를 형성하는 단계 이후에, 상기 기판의 전면에 층간절연막을 형성하는 단계; 상기 셀영역의 층간절연막과 게이트도전막을 식각하여 이중 홀형 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀을 측면 확장시키는 단계; 상기 스토리지노드콘택홀 아래의 게이트절연막을 제거하여 상기 기판을 노출시키는 단계; 상기 측면확장된 스토리지노드콘택홀을 매립하는 스토리지노드콘택을 형성하는 단계; 상기 스토리지노드콘택을 양분하는 다마신패턴을 형성하는 단계; 및 상기 다마신패턴을 매립하는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming an isolation layer on a substrate in which a cell region and a peripheral circuit region is defined; Forming a gate insulating film on the substrate; Forming a gate conductive film on the gate insulating film; Forming a buried gate partially filling the trench in the cell region substrate; Forming a capping film gap-filling an upper portion of the buried gate; Forming a buffer film on the entire surface of the substrate; Selectively removing the buffer film in the peripheral circuit area; And etching the gate conductive layer to form a gate in the peripheral circuit region. After the gate is formed in the peripheral circuit region, forming an interlayer insulating film over the entire surface of the substrate; Etching the interlayer dielectric and gate conductive layers of the cell region to form a double hole storage node contact hole; Laterally extending the storage node contact hole; Exposing the substrate by removing a gate insulating layer under the storage node contact hole; Forming a storage node contact to fill the laterally extended storage node contact hole; Forming a damascene pattern bisecting the storage node contact; And forming a bit line filling the damascene pattern.

상술한 본 발명은 매립게이트 형성시에 패드폴리실리콘막을 적용하므로써 매립게이트 상부의 캡핑막의 손실을 방지할 수 있다.The present invention described above can prevent the loss of the capping film on the buried gate by applying the pad polysilicon film when forming the buried gate.

또한, 본 발명은 패드폴리실리콘막을 주변회로영역의 게이트로 사용하므로써 셀영역과 주변회로영역간의 단차를 최소화할 수 있다.
In addition, the present invention can minimize the step between the cell region and the peripheral circuit region by using the pad polysilicon film as the gate of the peripheral circuit region.

도 1a 및 도 1b는 종래기술에 따른 매립게이트 제조 방법을 도시한 도면이다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 3a 내지 도 3g는 본 발명의 실시예를 적용한 반도체장치 제조 방법을 도시한 도면이다.1A and 1B illustrate a buried gate manufacturing method according to the prior art.
2A to 2J are diagrams illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
3A to 3G illustrate a method of manufacturing a semiconductor device to which the embodiment of the present invention is applied.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.2A to 2J are diagrams illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 셀영역(101)과 주변회로영역(102)이 정의된 기판(21) 상에 패드산화막(22), 패드질화막(23)을 순차적으로 형성한다. 기판(21)은 실리콘기판을 포함한다.As shown in FIG. 2A, the pad oxide film 22 and the pad nitride film 23 are sequentially formed on the substrate 21 on which the cell region 101 and the peripheral circuit region 102 are defined. The substrate 21 includes a silicon substrate.

이어서, 소자분리공정을 진행한다. 예를 들어, STI 공정을 진행하여 소자분리막이 갭필될 제1트렌치(25)를 형성한다. 제1트렌치(25)를 형성하기 위해 소자분리마스크(24)를 이용하여 패드질화막(23), 패드산화막(22) 및 기판(21)을 순차적으로 식각한다.Subsequently, the device isolation process is performed. For example, an STI process may be performed to form the first trench 25 in which the device isolation layer is to be gap-filled. In order to form the first trenches 25, the pad nitride layer 23, the pad oxide layer 22, and the substrate 21 are sequentially etched using the device isolation mask 24.

도 2b에 도시된 바와 같이, 소자분리마스크(24)를 스트립한다.As shown in FIG. 2B, the device isolation mask 24 is stripped.

제1트렌치(25)를 갭필하는 소자분리막(26)을 형성한다. 소자분리막(26)은 산화막을 포함한다. 소자분리막(26)은 스핀온절연막(SOD)을 포함한다. 도시하지 않았지만, 소자분리막(26)을 형성하기 전에, 제1트렌치(25)의 표면에 측벽막을 형성할 수 있다. 측벽막은 산화막을 포함한다. 예컨대, 측벽막은 제1트렌치(25)의 표면을 산화시키는 측벽산화 공정을 이용하여 형성한다. 그리고, 측벽막 상에 라이너막을 더 형성할 수 있다. 라이너막은 질화막을 포함한다. 소자분리막(26)을 형성하기 위해 제1트렌치(25)를 갭필하는 갭필막을 전면에 형성한 후, 패드질화막(23)에서 연마가 정지할때까지 갭필막을 평탄화한다. 평탄화는 CMP(Chemical Mechanical Polishing)를 포함한다. An isolation layer 26 is formed to gap-fill the first trench 25. The device isolation film 26 includes an oxide film. The device isolation layer 26 may include a spin-on insulating layer SOD. Although not shown, a sidewall film may be formed on the surface of the first trench 25 before the device isolation film 26 is formed. The sidewall film includes an oxide film. For example, the sidewall film is formed using a sidewall oxidation process for oxidizing the surface of the first trench 25. Then, a liner film may be further formed on the sidewall film. The liner film includes a nitride film. After forming the gap fill film that gap-fills the first trenches 25 to form the device isolation film 26, the gap fill film is planarized until polishing stops at the pad nitride film 23. Planarization includes Chemical Mechanical Polishing (CMP).

도 2c에 도시된 바와 같이, 패드질화막(23)과 패드산화막(22)을 제거한다. 이와 같이, 패드산화막(22)까지 제거하면 소자분리막(26)의 상부가 일부 제거될 수 있다.As shown in FIG. 2C, the pad nitride film 23 and the pad oxide film 22 are removed. As such, when the pad oxide layer 22 is removed, a portion of the upper portion of the device isolation layer 26 may be removed.

도 2d에 도시된 바와 같이, 게이트산화 공정을 실시하여 기판(21)의 표면에 제1게이트절연막(27)을 형성한다. 이때, 주변회로영역(102)에 형성되는 제1게이트절연막(27)은 주변회로영역(102)에 형성될 트랜지스터를 위한 게이트절연막이다. 그리고, 셀영역의 기판 상에 형성된 제1게이트절연막(27)은 후속 스토리지노드콘택홀의 측면확장을 위한 등방성식각시 식각정지막 역할을 한다.As shown in FIG. 2D, the gate oxide process is performed to form the first gate insulating layer 27 on the surface of the substrate 21. In this case, the first gate insulating film 27 formed in the peripheral circuit region 102 is a gate insulating film for a transistor to be formed in the peripheral circuit region 102. In addition, the first gate insulating layer 27 formed on the substrate of the cell region serves as an etch stop layer for isotropic etching for lateral extension of subsequent storage node contact holes.

이어서, 제1게이트절연막(27) 상에 제1폴리실리콘막(28)을 형성한다. 제1폴리실리콘막(28) 상에 하드마스크막을 형성한다. 하드마스크막은 하드마스크산화막(29)과 하드마스크질화막(30)을 차례로 적층한다. 제1폴리실리콘막(28)은 셀영역(101)에서는 매립게이트 공정을 위한 패드폴리실리콘막이 되고, 주변회로영역(102)에서는 게이트의 일부가 된다. 하드마스크산화막(29)은 LPTEOS(Low Pressure CVD Tetra Ethyl Ortho Silicate)를 포함한다.Subsequently, a first polysilicon film 28 is formed on the first gate insulating film 27. A hard mask film is formed on the first polysilicon film 28. In the hard mask film, a hard mask oxide film 29 and a hard mask nitride film 30 are sequentially stacked. The first polysilicon film 28 becomes a pad polysilicon film for the buried gate process in the cell region 101, and becomes a part of the gate in the peripheral circuit region 102. The hard mask oxide film 29 includes LPTEOS (Low Pressure CVD Tetra Ethyl Ortho Silicate).

도 2e에 도시된 바와 같이, 매립게이트 공정을 실시한다. 매립게이트 공정은 셀영역에서 선택적으로 진행된다. 먼저, 매립게이트마스크(도시 생략)를 이용하여 셀영역의 하드마스크질화막(30), 하드마스크산화막(29), 제1폴리실리콘막(28) 및 제1게이트절연막(27)을 순차적으로 식각한다. 연속해서 셀영역(101)의 기판(21)을 일정깊이 식각하여 제2트렌치(31)를 형성한다. 제2트렌치(31) 형성시 제1폴리실리콘막(28)이 패드 역할을 한다. 이하, 셀영역(101)에 잔류하는 제1폴리실리콘막을 패드폴리실리콘막(28B)이라 하고, 주변회로영역(102)에 잔류하는 제1폴리실리콘막은 도면부호 '28A'와 같이 도시하기로 한다.As shown in FIG. 2E, the buried gate process is performed. The buried gate process is selectively performed in the cell region. First, the hard mask nitride layer 30, the hard mask oxide layer 29, the first polysilicon layer 28, and the first gate insulating layer 27 of the cell region are sequentially etched using a buried gate mask (not shown). . Subsequently, the substrate 21 of the cell region 101 is etched to a predetermined depth to form the second trench 31. When the second trench 31 is formed, the first polysilicon layer 28 serves as a pad. Hereinafter, the first polysilicon film remaining in the cell region 101 is referred to as a pad polysilicon film 28B, and the first polysilicon film remaining in the peripheral circuit region 102 is shown as '28A'. .

도 2f에 도시된 바와 같이, 제2트렌치(31)의 표면 상에 제2게이트절연막(32)을 형성한 후, 제2게이트절연막(22) 상에 제2트렌치(31)를 일부 갭필하는 매립게이트(33)를 형성한다. 매립게이트(33)를 형성하기 위해 제2트렌치(31)를 갭필하도록 게이트도전막을 증착한 후 CMP 및 에치백을 순차적으로 진행한다. 매립게이트(33)는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 예컨대, 일함수가 큰 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(Conformal)하게 얇게 증착한 후 저항을 낮추기 위한 텅스텐막을 갭필하여 형성할 수 있다. 또한, 티타늄질화막과 탄탈륨질화막을 적층하여 형성하거나, 또는 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 차례로 적층하여 형성할 수도 있다. 이때, 티타늄질화막은 20∼80Å의 두께로 형성하는 것이 바람직하다. As shown in FIG. 2F, after the second gate insulating layer 32 is formed on the surface of the second trench 31, the gap filling part of the second trench 31 is partially filled on the second gate insulating layer 22. The gate 33 is formed. After the gate conductive film is deposited to gap fill the second trench 31 to form the buried gate 33, CMP and etch back are sequentially performed. The buried gate 33 includes a titanium nitride film TiN, a tantalum nitride film TaN, a tungsten film W, or the like. For example, a titanium nitride film (or tantalum nitride film) having a large work function may be formed by conformally thinly depositing a tungsten film for reducing resistance. In addition, the titanium nitride film and the tantalum nitride film may be formed by laminating, or the titanium nitride film, the tantalum nitride film, and the tungsten film may be sequentially formed. At this time, the titanium nitride film is preferably formed to a thickness of 20 to 80 kPa.

도 2g에 도시된 바와 같이, 매립게이트(33) 상부를 갭필하는 캡핑막(34)을 형성한다. 여기서, 캡핑막(34)은 질화막을 포함한다. 캡핑막(34)은 하드마스크산화막(29) 상부에서 일정 두께가 잔류할때까지 평탄화될 수 있다. 예컨대, 제2트렌치(31)를 갭필하도록 캡핑막(34)을 형성한 후 CMP 공정을 통해 평탄화하며, CMP 공정시 하드마스크질화막(30)의 일부가 평탄화될 수 있다. 이에 따라, 매립게이트(33) 상부에는 캡핑막(34)이 잔류하고, 하드마스크산화막(29) 상에는 하드마스크질화막(30)이 일정 두께(약 200Å)를 갖고 잔류한다. 캡핑막(34)이 질화막이므로, 하드마스크질화막(30)은 잔류시키지 않을 수도 있다. 캡핑막(34)과 하드마스크질화막(30)이 모두 질화막을 포함하므로, 셀영역(101)은 질화막에 의해 모두 덮이는 구조가 된다.As shown in FIG. 2G, a capping film 34 gap-filling the buried gate 33 is formed. Here, the capping film 34 includes a nitride film. The capping layer 34 may be planarized until a predetermined thickness remains on the hard mask oxide layer 29. For example, after the capping layer 34 is formed to gap-fill the second trench 31, the capping layer 34 may be planarized through a CMP process, and a part of the hard mask nitride layer 30 may be planarized during the CMP process. Accordingly, the capping film 34 remains on the buried gate 33, and the hard mask nitride film 30 remains on the hard mask oxide film 29 with a predetermined thickness (about 200 μs). Since the capping film 34 is a nitride film, the hard mask nitride film 30 may not remain. Since both the capping film 34 and the hard mask nitride film 30 include a nitride film, the cell region 101 is covered with the nitride film.

캡핑막(34)을 포함한 전면에 버퍼막(35)을 형성한다. 버퍼막(35)은 산화막을 포함한다. 바람직하게, 버퍼막(35)은 LPTEOS를 포함한다.The buffer film 35 is formed on the entire surface including the capping film 34. The buffer film 35 includes an oxide film. Preferably, the buffer film 35 includes LPTEOS.

도 2h에 도시된 바와 같이, 주변회로영역오픈마스크(POM, 36)을 형성한다. 주변회로영역오픈마스크(36)는 셀영역(101)은 덮고 주변회로영역(102)을 오픈시키는 마스크로서, 감광막패턴을 포함한다.As shown in FIG. 2H, the peripheral circuit area open mask POM 36 is formed. The peripheral circuit region open mask 36 covers the cell region 101 and opens the peripheral circuit region 102 and includes a photoresist pattern.

이어서, 주변회로영역오픈마스크(36)를 이용하여 주변회로영역(102)의 버퍼막(35), 하드마스크질화막(30), 하드마스크산화막(29)을 모두 제거한다. 이에 따라, 주변회로영역(102)에서는 제1폴리실리콘막(28A)의 표면이 노출된다.Subsequently, all of the buffer film 35, the hard mask nitride film 30, and the hard mask oxide film 29 in the peripheral circuit region 102 are removed using the peripheral circuit region open mask 36. Accordingly, the surface of the first polysilicon film 28A is exposed in the peripheral circuit region 102.

도 2i에 도시된 바와 같이, 주변회로영역오픈마스크(36)를 스트립한 후, 전면에 제2폴리실리콘막(37)을 형성한다. 제2폴리실리콘막(37)은 주변회로영역(102)에 형성되는 트랜지스터의 게이트가 된다. 제2폴리실리콘막(37) 형성시, 하드마스크산화막(29), 하드마스크질화막(30) 및 버퍼막(35)이 모두 얇기 때문에 셀영역(101)과 주변회로영역(102)간의 단차가 최소화된다.As shown in FIG. 2I, after the peripheral circuit region open mask 36 is stripped, a second polysilicon film 37 is formed on the entire surface. The second polysilicon film 37 becomes a gate of the transistor formed in the peripheral circuit region 102. In forming the second polysilicon layer 37, since the hard mask oxide layer 29, the hard mask nitride layer 30, and the buffer layer 35 are all thin, the step difference between the cell region 101 and the peripheral circuit region 102 is minimized. do.

도 2j에 도시된 바와 같이, 주변회로영역(102)의 게이트를 형성하기 위한 게이트식각 공정을 진행한다. 이를 위해, 먼저 제2폴리실리콘막(37) 상에 저저항 금속막(38)과 게이트하드마스크막(39)을 적층한다. 이후 게이트마스크(도시 생략)를 이용하여 게이트패터닝 공정을 진행한다.As shown in FIG. 2J, a gate etching process for forming a gate of the peripheral circuit region 102 is performed. To this end, first, the low resistance metal film 38 and the gate hard mask film 39 are laminated on the second polysilicon film 37. Thereafter, a gate patterning process is performed using a gate mask (not shown).

이에 따라, 주변회로영역(102)에서 제1폴리실리콘막(28C), 제2폴리실리콘막(37A), 저저항 금속막(38) 및 게이트하드마스크막(39)의 순서로 적층된 게이트가 완성된다. 한편, 게이트패터닝 공정시 셀영역(101)에서는 버퍼막(35)이 식각정지막 역할을 한다. 도시하지 않았지만, 게이트의 측벽에 게이트스페이서를 더 형성할 수도 있다.Accordingly, gates stacked in the order of the first polysilicon film 28C, the second polysilicon film 37A, the low resistance metal film 38, and the gate hard mask film 39 in the peripheral circuit region 102 are formed. Is completed. In the gate patterning process, the buffer layer 35 serves as an etch stop layer in the cell region 101. Although not shown, a gate spacer may be further formed on the sidewall of the gate.

도 3a 내지 도 3f는 본 발명의 실시예를 적용한 반도체장치 제조 방법을 도시한 도면이다. 3A to 3F illustrate a method of manufacturing a semiconductor device to which the embodiment of the present invention is applied.

도 3a에 도시된 바와 같이, 스토리지노드콘택홀(41)을 형성한다. 이를 위해, 기판(21)의 전면에 층간절연막(40)을 형성한다. 이후, 셀영역(101)의 기판이 노출되도록 층간절연막(40)을 식각하여 스토리지노드콘택홀(41)을 형성한다. 스토리지노드콘택홀(41) 형성시, 버퍼막(35), 하드마스크질화막(30), 하드마스크산화막(29) 및 패드폴리실리콘막(28B)을 순차적으로 식각한다. 제1게이트절연막(27)은 식각하지 않는다. 스토리지노드콘택홀(41)은 이중 홀형 구조를 갖는다. 즉, 이웃하는 스토리지노드콘택홀을 동시에 노출시키는 구조이다. 패드폴리실리콘막(28B)은 기판(21)에 걸치는 역할을 하므로 스토리지노드콘택홀(41)의 오버레이 마진을 향상시킨다.As shown in FIG. 3A, the storage node contact hole 41 is formed. For this purpose, the interlayer insulating film 40 is formed on the entire surface of the substrate 21. Thereafter, the interlayer insulating layer 40 is etched to expose the substrate of the cell region 101 to form the storage node contact hole 41. When the storage node contact hole 41 is formed, the buffer layer 35, the hard mask nitride layer 30, the hard mask oxide layer 29, and the pad polysilicon layer 28B are sequentially etched. The first gate insulating layer 27 is not etched. The storage node contact hole 41 has a double hole structure. That is, the structure exposes neighboring storage node contact holes at the same time. Since the pad polysilicon layer 28B plays a role in covering the substrate 21, the pad polysilicon layer 28B improves the overlay margin of the storage node contact hole 41.

도 3b에 도시된 바와 같이, 등방성식각을 실시하여 패드폴리실리콘막(28B)을 측면식각한다. 이에 따라, 스토리지노드콘택홀(41)의 하부측 측면이 확장된다. 확장된 스토리지노드콘택홀은 도면부호 '41A'가 된다. 등방성식각시 제1게이트절연막(27)이 기판(21)을 보호한다. 등방성식각은 습식식각을 이용하며, 불산(HF)과 질산(HNO3)의 혼합용액을 이용한다. 등방성식각후에 패드폴리실리콘막은 도면부호 28D와 같이 잔류한다.As shown in FIG. 3B, the pad polysilicon film 28B is laterally etched by isotropic etching. Accordingly, the lower side surface of the storage node contact hole 41 is expanded. The extended storage node contact hole is denoted by '41A'. The first gate insulating layer 27 protects the substrate 21 during isotropic etching. Isotropic etching uses wet etching and a mixed solution of hydrofluoric acid (HF) and nitric acid (HNO 3 ). After isotropic etching, the pad polysilicon film remains as indicated by reference numeral 28D.

도 3c에 도시된 바와 같이, 스토리지노드콘택홀(41A)의 측벽에 스페이서(42)를 형성한다. 스페이서(42)는 질화막을 증착한 후 기판(21) 표면이 노출되도록 스페이서식각하여 형성한다. 스페이서(42) 형성시 제1게이트절연막(27)도 식각되어 기판(21) 표면이 노출된다. 노출되는 기판(21)의 표면은 '스토리지노드콘택노드'라 한다.As shown in FIG. 3C, a spacer 42 is formed on the sidewall of the storage node contact hole 41A. The spacer 42 is formed by depositing a spacer so that the surface of the substrate 21 is exposed after the nitride film is deposited. When the spacers 42 are formed, the first gate insulating layer 27 is also etched to expose the surface of the substrate 21. The surface of the exposed substrate 21 is referred to as a storage node contact node.

도 3d에 도시된 바와 같이, 스토리지노드콘택홀(41A) 내부를 매립하는 스토리지노드콘택플러그(43)를 형성한다. 스토리지노드콘택플러그(43)는 폴리실리콘막을 증착한 후 CMP 또는 에치백하여 형성한다.As shown in FIG. 3D, the storage node contact plug 43 filling the inside of the storage node contact hole 41A is formed. The storage node contact plug 43 is formed by depositing a polysilicon layer and then CMP or etching back.

도 3e에 도시된 바와 같이, 다마신 공정에 의해 다마신패턴(44)을 형성한다. 다마신패턴(44)은 비트라인이 형성될 공간을 제공한다. 다마신패턴(44)을 형성하기 위해 층간절연막(40), 버퍼막(35), 하드마스크질화막(30), 하드마스크산화막(29) 및 패드폴리실리콘막(28D)을 순차적으로 식각한다. 다마신패턴(44)은 기판(21)의 비트라인노드를 노출시킨다. As shown in FIG. 3E, a damascene pattern 44 is formed by a damascene process. The damascene pattern 44 provides a space where a bit line is to be formed. In order to form the damascene pattern 44, the interlayer insulating layer 40, the buffer layer 35, the hard mask nitride layer 30, the hard mask oxide layer 29, and the pad polysilicon layer 28D are sequentially etched. The damascene pattern 44 exposes the bit line node of the substrate 21.

도 3f에 도시된 바와 같이, 다마신패턴(44) 내부를 일부 매립하는 비트라인(46)을 형성한다. 이후, 비트라인(46) 상부를 갭필하는 비트라인하드마스크막(47)을 형성한다. 비트라인(46)을 형성하기 전에 비트라인스페이서(45)를 형성할 수 있다. 비트라인스페이서(45)는 질화막을 포함한다.As shown in FIG. 3F, a bit line 46 partially filling the damascene pattern 44 is formed. Thereafter, a bit line hard mask layer 47 is formed to gap fill the upper portion of the bit line 46. Before forming the bit line 46, the bit liner 45 may be formed. The bit liner 45 includes a nitride film.

상술한 실시예에 따르면, 셀영역과 주변회로영역간의 단차를 최대한 줄이기 위하여 셀오픈마스크나 주변회로영역마스크를 모두 사용하지 않고 1회만 사용한다. 즉, 주변회로영역오픈마스크(36)만을 1회 사용한다.According to the above-described embodiment, in order to minimize the step difference between the cell region and the peripheral circuit region, the cell open mask or the peripheral circuit region mask is used only once without using both. That is, only the peripheral circuit area open mask 36 is used once.

패드폴리실리콘막(28B)을 소자분리공정에서 형성하지 않고 매립게이트 공정에서 형성하는데 주변회로영역(102)의 게이트를 형성할 때 패드폴리실리콘막을 그대로 사용한다.The pad polysilicon film 28B is not formed in the device isolation process but in the buried gate process. When the gate of the peripheral circuit region 102 is formed, the pad polysilicon film is used as it is.

주변회로영역(102)의 게이트는 폴리실리콘막을 2회에 나누어서 진행하는데 그 과정에서 주변회로영역오픈마스크(36)를 1회만 적용한다. 이때도 얇은 하드마스크질화막(30)과 하드마스크산화막(30)만을 사용하여 단차를 최대한 억제시킨다. The gate of the peripheral circuit region 102 is divided into two polysilicon layers, and the peripheral circuit region open mask 36 is applied only once. In this case, only the thin hard mask nitride film 30 and the hard mask oxide film 30 are used to minimize the step difference.

주변회로영역(102)의 게이트로 사용된 폴리실리콘막은 후속 스토리지노드콘택식각에서 제거하면서 콘택을 형성하는데 스토리지노드콘택 식각 후에 습식식각으로 폴리실리콘을 제거하므로써 스토리지노드콘택의 접촉면적을 최대한 최대한 넓혀준다.The polysilicon film used as the gate of the peripheral circuit region 102 forms a contact while removing from the subsequent storage node contact etching, and maximizes the contact area of the storage node contact by removing polysilicon by wet etching after the storage node contact etching. .

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

21 : 기판 25 : 제1트렌치
26 : 소자분리막 27 : 제1게이트절연막
28A, 28C : 제1폴리실리콘막 28B, 28D : 패드폴리실리콘막
31 : 제2트렌치 32 : 제2게이트절연막
33 : 매립게이트 29 : 하드마스크산화막
30 : 하드마스크질화막 34 : 캡핑막
35 : 버퍼막 21 substrate 25 first trench
26 device isolation layer 27 first gate insulating film
28A, 28C: first polysilicon film 28B, 28D: pad polysilicon film
31: second trench 32: second gate insulating film
33: buried gate 29: hard mask oxide film
30: hard mask nitride film 34: capping film
35 buffer layer

Claims (9)

셀영역과 주변회로영역이 정의된 기판에 소자분리막을 형성하는 단계;
상기 기판 상에 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에 게이트도전막을 형성하는 단계;
상기 셀영역의 기판에 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
상기 매립게이트 상부를 갭필하는 캡핑막을 형성하는 단계;
상기 기판의 전면에 버퍼막을 형성하는 단계;
상기 주변회로영역의 버퍼막을 선택적으로 제거하는 단계; 및
상기 게이트도전막을 식각하여 상기 주변회로영역에 게이트를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
Forming an isolation layer on the substrate in which the cell region and the peripheral circuit region are defined;
Forming a gate insulating film on the substrate;
Forming a gate conductive film on the gate insulating film;
Forming a buried gate partially filling the trench in the cell region substrate;
Forming a capping film gap-filling an upper portion of the buried gate;
Forming a buffer film on the entire surface of the substrate;
Selectively removing the buffer film in the peripheral circuit area; And
Etching the gate conductive layer to form a gate in the peripheral circuit region
≪ / RTI >
제1항에 있어서,
상기 버퍼막은 산화막을 포함하는 반도체장치 제조 방법.
The method of claim 1,
And the buffer film comprises an oxide film.
제1항에 있어서,
상기 버퍼막은 LPTEOS를 포함하는 반도체장치 제조 방법.
The method of claim 1,
And the buffer film comprises LPTEOS.
제1항에 있어서,
상기 주변회로영역의 버퍼막을 선택적으로 제거하는 단계는,
상기 셀영역은 덮고 상기 주변회로영역을 오픈시키는 주변회로영역오픈마스크를 이용하는 반도체장치 제조 방법.
The method of claim 1,
Selectively removing the buffer film of the peripheral circuit area,
And using a peripheral circuit region open mask to cover the cell region and open the peripheral circuit region.
제1항에 있어서,
상기 매립게이트를 형성하는 단계는,
상기 게이트도전막 상에 하드마스크막을 형성하는 단계;
매립게이트마스크로 상기 하드마스크막, 게이트도전막, 게이트절연막 및 기판을 순차적으로 식각하여 상기 트렌치를 형성하는 단계;
상기 트렌치를 갭필하는 도전막을 형성하는 단계; 및
상기 도전막을 리세스시키는 단계
를 포함하는 반도체장치 제조 방법.
The method of claim 1,
Forming the buried gate,
Forming a hard mask layer on the gate conductive layer;
Sequentially etching the hard mask layer, the gate conductive layer, the gate insulating layer, and the substrate using a buried gate mask to form the trenches;
Forming a conductive film gap-filling the trench; And
Recessing the conductive film
≪ / RTI >
제5항에 있어서,
상기 하드마스크막은 산화막과 질화막을 적층하여 형성하는 반도체장치 제조 방법.The method of claim 5,
And said hard mask film is formed by laminating an oxide film and a nitride film. 제1항에 있어서,
상기 패드막은 폴리실리콘막을 포함하는 반도체장치 제조 방법.
The method of claim 1,
The pad film includes a polysilicon film.
제1항에 있어서,
상기 주변회로영역에 게이트를 형성하는 단계 이후에,
상기 기판의 전면에 층간절연막을 형성하는 단계;
상기 셀영역의 층간절연막과 게이트도전막을 식각하여 이중 홀형 스토리지노드콘택홀을 형성하는 단계;
상기 스토리지노드콘택홀을 측면 확장시키는 단계;
상기 스토리지노드콘택홀 아래의 게이트절연막을 제거하여 상기 기판을 노출시키는 단계;
상기 측면확장된 스토리지노드콘택홀을 매립하는 스토리지노드콘택을 형성하는 단계;
상기 스토리지노드콘택을 양분하는 다마신패턴을 형성하는 단계; 및
상기 다마신패턴을 매립하는 비트라인을 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
The method of claim 1,
After forming a gate in the peripheral circuit region,
Forming an interlayer insulating film on the entire surface of the substrate;
Etching the interlayer dielectric and gate conductive layers of the cell region to form a double hole storage node contact hole;
Laterally extending the storage node contact hole;
Exposing the substrate by removing a gate insulating layer under the storage node contact hole;
Forming a storage node contact to fill the laterally extended storage node contact hole;
Forming a damascene pattern bisecting the storage node contact; And
Forming a bit line to fill the damascene pattern
A semiconductor device manufacturing method further comprising.
제8항에 있어서,
상기 스토리지노드콘택홀을 측면 확장시키는 단계는,
상기 게이트도전막을 등방성식각하는 반도체장치 제조 방법.The method of claim 8,
Laterally extending the storage node contact hole,
And isotropically etching the gate conductive film.
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