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KR20110072140A - LCD Display - Google Patents

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KR20110072140A
KR20110072140A KR1020090128962A KR20090128962A KR20110072140A KR 20110072140 A KR20110072140 A KR 20110072140A KR 1020090128962 A KR1020090128962 A KR 1020090128962A KR 20090128962 A KR20090128962 A KR 20090128962A KR 20110072140 A KR20110072140 A KR 20110072140A
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김휘
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엘지디스플레이 주식회사
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Abstract

본 발명은 디지털 데이터 신호의 셋업 시간 및 홀드 시간을 충분히 확보할 수 있는 액정표시장치에 관한 것으로, 화상을 표현하기 위한 디지털 데이터 신호를 출력함과 아울러, 상기 디지털 데이터 신호를 샘플링하기 위한 클럭신호를 출력하는 타이밍 콘트롤러; 상기 타이밍 콘트롤러로부터 클럭신호를 공급받고 이의 위상을 지연시키는 클럭지연부; 외부로부터의 클럭선택신호에 따라 상기 타이밍 콘트롤러로부터의 클럭신호 및 상기 클럭지연부로부터의 클럭신호 중 어느 하나를 선택하여 상기 데이터 드라이브 집적회로로 공급하는 클럭선택부; 및, 상기 타이밍 콘트롤러로부터의 디지털 데이터 신호 및 상기 선택부로부터 선택된 하나의 클럭신호를 공급받아, 상기 디지털 데이터 신호를 상기 공급받은 클럭신호를 이용하여 샘플링하고, 이 샘플링된 디지털 데이터 신호에 해당하는 아날로그 화소 전압을 액정패널로 출력하는 적어도 하나의 데이터 드라이브 집적회로를 포함함을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device capable of sufficiently securing a setup time and a hold time of a digital data signal, and outputs a digital data signal for representing an image and a clock signal for sampling the digital data signal. Output timing controller; A clock delay unit receiving a clock signal from the timing controller and delaying a phase of the clock signal; A clock selector which selects one of a clock signal from the timing controller and a clock signal from the clock delay unit according to a clock selection signal from an external device and supplies the selected signal to the data drive integrated circuit; And receiving a digital data signal from the timing controller and a clock signal selected from the selector, sampling the digital data signal using the supplied clock signal, and analog corresponding to the sampled digital data signal. And at least one data drive integrated circuit outputting the pixel voltage to the liquid crystal panel.

액정표시장치, LVDS, 지연부, 클럭신호, 디지털 데이터 신호 LCD, LVDS, Delay Unit, Clock Signal, Digital Data Signal

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}[0001] LIQUID CRYSTAL DISPLAY DEVICE [0002]

본 발명은 액정표시장치에 관한 것으로, 특히 디지털 데이터 신호의 셋업 시간 및 홀드 시간을 충분히 확보할 수 있는 액정표시장치에 대한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device capable of sufficiently securing a setup time and a hold time of a digital data signal.

디지털 데이터 신호를 샘플링하기 위해서는, 이 디지털 데이터 신호를 샘플링하기 위한 클럭신호와 디지털 데이터 신호간의 위상차가 적절하게 유지되어야 한다. 그래야만, 디지털 데이터 신호의 셋업 시간 및 홀드 시간이 충분히 유지되기 때문이다. 타이밍 콘트롤러로부터의 클럭신호와 디지털 데이터 신호는 이 셋업 시간 및 홀드 시간이 충분히 유지되도록 그들간의 위상차가 적절하게 유지된 상태로 출력된다. 그러나, 디지털 데이터 신호가 전송되는 데이터전송라인과 클럭신호가 전송되는 클럭전송라인간의 저항 및 커패시턴스의 편차로 인해 각 전송라인들 통해 데이터 드라이버에 공급된 디지털 데이터 신호 및 클럭신호는 서로 다른 지연차를 갖게 된다. 이로 인해 디지털 데이터 신호와 클럭신호간의 위상차가 적정 수준을 벗어나게 되어, 디지털 데이터의 셋업 시간이 크게 줄어들거나 또는 홀드 시간이 크게 줄어드는 문제점이 발생하였다.In order to sample the digital data signal, the phase difference between the clock signal and the digital data signal for sampling the digital data signal must be properly maintained. This is because the setup time and hold time of the digital data signal are sufficiently maintained. The clock signal and the digital data signal from the timing controller are output with the phase difference between them maintained appropriately so that this setup time and hold time are sufficiently maintained. However, due to variations in resistance and capacitance between the data transmission line through which the digital data signal is transmitted and the clock transmission line through which the clock signal is transmitted, the digital data signal and the clock signal supplied to the data driver through the respective transmission lines have different delay differences. Will have As a result, the phase difference between the digital data signal and the clock signal is out of an appropriate level, thereby causing a problem that the setup time of the digital data is greatly reduced or the hold time is greatly reduced.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 데이터 드라이버로 공급되는 디지털 데이터 신호와 클럭신호간의 위상차가 적정 수준을 벗어난 것으로 판단될 경우, 지연부를 통해 타이밍 콘트롤러로부터 출력되는 클럭신호를 강제로 지연시킴으로써 실제로 데이터 드라이버에 공급되는 디지털 데이터 신호와 클럭신호간의 위상차가 적정 수준으로 유지되게 함으로써 셋업 시간 및 홀드 시간을 충분히 확보할 수 있는 액정표시장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and when it is determined that the phase difference between the digital data signal supplied to the data driver and the clock signal is out of an appropriate level, the clock signal output from the timing controller is forced through a delay unit. It is an object of the present invention to provide a liquid crystal display device capable of sufficiently securing a setup time and a hold time by maintaining a phase difference between a digital data signal and a clock signal actually supplied to a data driver by delaying it.

상술된 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 화상을 표현하기 위한 디지털 데이터 신호를 출력함과 아울러, 상기 디지털 데이터 신호를 샘플링하기 위한 클럭신호를 출력하는 타이밍 콘트롤러; 상기 타이밍 콘트롤러로부터 클럭신호를 공급받고 이의 위상을 지연시키는 클럭지연부; 외부로부터의 클럭선택신호에 따라 상기 타이밍 콘트롤러로부터의 클럭신호 및 상기 클럭지연부로부터의 클럭신호 중 어느 하나를 선택하여 상기 데이터 드라이브 집적회로로 공급하는 클럭선택부; 및, 상기 타이밍 콘트롤러로부터의 디지털 데이터 신호 및 상기 선택부로부터 선택된 하나의 클럭신호를 공급받아, 상기 디지털 데이터 신호를 상기 공급받은 클럭신호를 이용하여 샘플링하고, 이 샘플링된 디지털 데이터 신호에 해당하는 아날로그 화소 전압을 액정패널로 출력하는 적어도 하나의 데이터 드라이브 집적회로를 포함함을 특징으로 한다.According to an aspect of the present invention, a liquid crystal display device includes: a timing controller for outputting a digital data signal for representing an image and for outputting a clock signal for sampling the digital data signal; A clock delay unit receiving a clock signal from the timing controller and delaying a phase of the clock signal; A clock selector which selects one of a clock signal from the timing controller and a clock signal from the clock delay unit according to a clock selection signal from an external device and supplies the selected signal to the data drive integrated circuit; And receiving a digital data signal from the timing controller and a clock signal selected from the selector, sampling the digital data signal using the supplied clock signal, and analog corresponding to the sampled digital data signal. And at least one data drive integrated circuit outputting the pixel voltage to the liquid crystal panel.

상기 타이밍 콘트롤러가 실장된 콘트롤 인쇄회로기판; 상기 적어도 하나의 데이터 드라이브 집적회로를 통해 상기 액정패널에 연결된 적어도 하나의 소스 인쇄회로기판; 상기 적어도 하나의 소스 인쇄회로기판과 상기 콘트롤 인쇄회로기판간을 접속시키는 적어도 하나의 연결부를 더 포함함을 특징으로 한다.A control printed circuit board on which the timing controller is mounted; At least one source printed circuit board connected to the liquid crystal panel through the at least one data drive integrated circuit; And at least one connection unit connecting the at least one source printed circuit board and the control printed circuit board.

상기 타이밍 콘트롤러로부터의 디지털 데이터 신호를 상기 데이터 드라이브 집적회로로 공급하기 위한 적어도 하나의 데이터전송라인; 상기 타이밍 콘트롤러로부터의 클럭신호를 상기 데이터 드라이브 집적회로로 공급하기 위한 적어도 하나의 클럭전송라인을 더 포함하며; 상기 클럭전송라인의 일측이 상기 클럭선택부의 제 1 입력단자에 연결되며; 상기 클럭지연부의 입력단자가 상기 클럭전송라인의 일측에 연결되고, 이 클럭지연부의 출력단자가 상기 클럭선택부의 제 2 입력단자에 연결됨을 특징으로 한다.At least one data transmission line for supplying a digital data signal from the timing controller to the data drive integrated circuit; At least one clock transmission line for supplying a clock signal from the timing controller to the data drive integrated circuit; One side of the clock transmission line is connected to a first input terminal of the clock selector; An input terminal of the clock delay unit is connected to one side of the clock transmission line, and an output terminal of the clock delay unit is connected to a second input terminal of the clock selector.

상기 타이밍 콘트롤러로부터 제공되는 TTL(Transistor Transistor Logic) 형태의 디지털 데이터 신호 및 클럭신호를 LVDS(Low Voltage Differential Signal) 형태로 변환하는 mini-LVDS 송신부; 및, 상기 데이터전송라인을 통해 상기 mini-LVDS 송신부로부터 디지털 데이터 신호를 전송받음과 아울러 상기 클럭전송라인을 통해 상기 mimi-LVDS 송신부로부터 클럭신호를 공급받고, 이 공급받은 디지털 데이터 신호 및 클럭신호를 원래의 TTL 형태로 변환하는 mimi-LVDS 수신부를 더 포함하며; 하나의 데이터전송라인 및 하나의 클럭전송라인은 각각 2개의 차동신호전송라인들로 구성됨을 특징으로 한다.A mini-LVDS transmitter for converting a digital data signal and a clock signal of a TTL (transistor transistor logic) type provided from the timing controller into a low voltage differential signal (LVDS) type; And receiving a digital data signal from the mini-LVDS transmitter through the data transmission line, receiving a clock signal from the mimi-LVDS transmitter through the clock transmission line, and receiving the received digital data signal and clock signal. A mimi-LVDS receiver for converting to the original TTL form; One data transmission line and one clock transmission line are each characterized by being composed of two differential signal transmission lines.

상기 mini-LVDS 송신부, 신호지연부 및 선택부는 상기 타이밍 콘트롤러에 내 장되며; 그리고, 상기 mini-LVDS 수신부는 상기 데이터 드라이브 집적회로에 내장됨을 특징으로 한다.The mini-LVDS transmitter, signal delay unit and selection unit are built in the timing controller; The mini-LVDS receiver is built in the data drive integrated circuit.

상기 타이밍 콘트롤러로부터 디지털 데이터 신호를 공급받고 이의 위상을 지연시키는 데이터지연부; 및, 외부로부터의 데이터선택신호에 따라 상기 타이밍 콘트롤러로부터의 디지털 데이터 신호 및 상기 데이터지연부로부터의 디지털 데이터 신호 중 어느 하나를 선택하여 상기 데이터 드라이브 집적회로로 공급하는 데이터선택부를 더 포함함을 특징으로 한다.A data delay unit receiving a digital data signal from the timing controller and delaying a phase thereof; And a data selector configured to select one of a digital data signal from the timing controller and a digital data signal from the data delay unit and supply the selected data signal to the data drive integrated circuit according to a data selection signal from an external device. It is done.

본 발명에 따른 액정표시장치는 다음과 같은 효과를 갖는다.The liquid crystal display device according to the present invention has the following effects.

본 발명에서는 데이터 드라이버로 공급되는 디지털 데이터 신호와 클럭신호간의 위상차가 적정 수준을 벗어난 것으로 판단될 경우, 지연부를 통해 타이밍 콘트롤러로부터 출력되는 클럭신호를 강제로 지연시킴으로써 실제로 데이터 드라이버에 공급되는 디지털 데이터 신호와 클럭신호간의 위상차가 적정 수준으로 유지되게 함으로써 셋업 시간 및 홀드 시간을 충분히 확보할 수 있다.In the present invention, if it is determined that the phase difference between the digital data signal supplied to the data driver and the clock signal is out of an appropriate level, the digital data signal actually supplied to the data driver by forcibly delaying the clock signal output from the timing controller through the delay unit. By keeping the phase difference between the clock signal and the clock signal at an appropriate level, the setup time and hold time can be sufficiently secured.

도 1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면이다.1 is a view showing a liquid crystal display device according to an embodiment of the present invention.

본 발명의 실시예에 따른 표시장치는, 도 1에 도시된 바와 같이, 서로 교차하는 게이트 라인(GL)들 및 데이터 라인(DL)들과, 그리고 상기 각 게이트 라인(GL)과 각 데이터 라인(DL)간의 교차부에 형성된 박막트랜지스터(TFT)를 포함하는 액정패널(2)과, 상기 액정패널(2)의 데이터 라인(DL)들에 화소 전압을 입력하기 위한 데이터 드라이버(8)와, 상기 액정패널(2)의 게이트 라인(GL)들에 스캔펄스를 입력하기위한 게이트 드라이버(10)와, 상기 액정패널(2)에 광을 조사하기 위한 다수의 광원들을 포함하는 백라이트 유닛(4)과, 상기 백라이트 유닛(4)의 광원들을 구동하기 위한 램프 구동부(6)와, 상기 액정패널(2)의 데이터 드라이버(8), 게이트 드라이버(10), 및 램프 구동부(6)를 제어하기 위한 타이밍 컨트롤러(12)와, 액정패널(2)과 백라이트 유닛(4)에 필요한 전원을 공급하는 전원 발생부(14)를 포함한다.As shown in FIG. 1, a display device according to an exemplary embodiment of the present invention includes gate lines GL and data lines DL that cross each other, and each of the gate lines GL and each data line ( A liquid crystal panel 2 including thin film transistors (TFTs) formed at intersections between DLs, a data driver 8 for inputting pixel voltages to data lines DL of the liquid crystal panel 2, and A backlight unit 4 including a gate driver 10 for inputting scan pulses to gate lines GL of the liquid crystal panel 2, and a plurality of light sources for irradiating light to the liquid crystal panel 2; And a timing for controlling the lamp driver 6 for driving the light sources of the backlight unit 4, the data driver 8, the gate driver 10, and the lamp driver 6 of the liquid crystal panel 2. Supply power required for the controller 12, the liquid crystal panel 2, and the backlight unit 4 Includes a power generation unit (14).

상기 액정패널(2)의 데이터 라인(DL)들과 게이트 라인(GL)들의 교차부에 형성된 박막트랜지스터(TFT)는 게이트 드라이버(10)로부터의 스캐닝 펄스에 응답하여 데이터 라인(DL)들 상의 화소 전압을 화소에 입력하게 된다. 이 박막트랜지스터(TFT)의 소스전극은 데이터 라인(DL)에 접속되며, 드레인전극은 화소의 화소전극에 접속된다. 그리고 박막트랜지스터(TFT)의 게이트전극은 게이트 라인(GL)에 접속된다. 상기 액정패널(2)은 액정층을 사이에 두고 서로 합착된 컬러필터 어레이 기판과 TFT 어레이 기판을 포함한다. 상기 컬러필터어레이 기판상에는 컬러필터 및 공통전극이 형성된다. 컬러필터는 적색, 녹색 및 청색의 컬러필터층이 배치되어 특정 파장대역의 광을 투과시킴으로써 컬러표시를 가능하게 한다. 인접한 색의 컬러필터사이에는 블랙 매트릭스(Black Matrix)가 형성된다.The thin film transistor TFT formed at the intersection of the data lines DL and the gate lines GL of the liquid crystal panel 2 is a pixel on the data lines DL in response to a scanning pulse from the gate driver 10. The voltage is input to the pixel. The source electrode of the thin film transistor TFT is connected to the data line DL, and the drain electrode is connected to the pixel electrode of the pixel. The gate electrode of the thin film transistor TFT is connected to the gate line GL. The liquid crystal panel 2 includes a color filter array substrate and a TFT array substrate bonded to each other with a liquid crystal layer interposed therebetween. The color filter and the common electrode are formed on the color filter array substrate. In the color filter, red, green, and blue color filter layers are disposed to transmit light of a specific wavelength band, thereby enabling color display. A black matrix is formed between color filters of adjacent colors.

각 화소는 한 프레임 기간동안 화소 전압을 유지하기 위한 액정용량 커패시터(Clc)와, 상기 화소 전압을 상기 한 프레임 기간동안 안정적으로 유지시키기 위한 보조용량 커패시터(Cst)를 포함한다.Each pixel includes a liquid crystal capacitor Clc for maintaining the pixel voltage for one frame period and a storage capacitor Cst for stably maintaining the pixel voltage for the one frame period.

타이밍 컨트롤러(12)는 시스템으로부터 입력되는 디지털 데이터 신호(Data) 를 적색화소 데이터(R), 녹색화소 데이터(G) 및 청색화소 데이터(B)별로 재정렬하게 된다. 타이밍 컨트롤러(12)에 의해 재정렬된 각 디지털 데이터 신호(Data)는 데이터 드라이버(8)에 입력된다. The timing controller 12 rearranges the digital data signal Data input from the system for each of the red pixel data R, the green pixel data G, and the blue pixel data B. FIG. Each digital data signal Data rearranged by the timing controller 12 is input to the data driver 8.

또한, 타이밍 컨트롤러(12)는 자신에게 입력되는 수평동기신호(H), 수직동기신호(V), 및 클럭신호(CLK)를 이용하여 데이터 제어신호(DCS)와 게이트 제어신호(GCS)를 발생시켜 데이터 드라이버(8)와 게이트 드라이버(10)에 공급한다. 데이터 제어신호(DCS)는 도트클럭, 소스쉬프트클럭, 소스인에이블신호, 극성반전신호 등을 포함한다. 상기 게이트 제어신호(GCS)는 게이트 스타트 펄스, 게이트쉬프트클럭, 게이트출력인에이블 등을 포함하여 게이트 드라이버(10)에 입력된다. In addition, the timing controller 12 generates the data control signal DCS and the gate control signal GCS by using the horizontal synchronization signal H, the vertical synchronization signal V, and the clock signal CLK. The data driver 8 is supplied to the data driver 8 and the gate driver 10. The data control signal DCS includes a dot clock, a source shift clock, a source enable signal, a polarity inversion signal, and the like. The gate control signal GCS is input to the gate driver 10 including a gate start pulse, a gate shift clock, a gate output enable, and the like.

데이터 드라이버(8)는 타이밍 컨트롤러(12)로부터의 데이터 제어신호(DCS)에 따라 디지털 데이터 신호를 샘플링한후에, 샘플링된 디지털 데이터 신호를 수평기간(Horizontal Time : 1H, 2H, ...)마다 1 라인분식 래치하고 래치된 디지털 데이터 신호에 대응되는 화소 전압을 선택하여 데이터 라인(DL)들에 공급한다. 즉, 상기 데이터 드라이버(8)는 타이밍 컨트롤러(12)로부터의 디지털 데이터 신호(R, G, B)를 전원 발생부(14)로부터 입력되는 감마전압(GMA1~6)을 이용하여 아날로그 화소 전압으로 변환하여 데이터 라인(DL)들에 공급한다. After the data driver 8 samples the digital data signal according to the data control signal DCS from the timing controller 12, the data driver 8 outputs the sampled digital data signal by 1 for each horizontal period (1H, 2H, ...). The line-type latch is selected and the pixel voltage corresponding to the latched digital data signal is selected and supplied to the data lines DL. That is, the data driver 8 converts the digital data signals R, G, and B from the timing controller 12 into analog pixel voltages using the gamma voltages GMA1 to 6 input from the power generator 14. The data is converted and supplied to the data lines DL.

게이트 드라이버(10)는 타이밍 컨트롤러(12)로부터의 게이트 제어신호(GCS) 중 게이트 스타트 펄스에 응답하여 스캔펄스를 순차적으로 발생하는 쉬프트 레지스터와, 스캔펄스의 전압을 화소의 구동에 적합한 전압레벨로 쉬프트시키기 위한 레벨 쉬프터를 포함한다. 게이트 드라이버(10)는 게이트 제어신호(GCS)에 응답하여 게이트 라인(GL)들에 순차적으로 게이트 하이전압을 공급한다. The gate driver 10 includes a shift register that sequentially generates scan pulses in response to a gate start pulse among the gate control signals GCS from the timing controller 12, and sets the scan pulse voltages to a voltage level suitable for driving pixels. And a level shifter for shifting. The gate driver 10 sequentially supplies a gate high voltage to the gate lines GL in response to the gate control signal GCS.

전원 발생부(14)는 액정패널(2)에 공통전극전압(Vcom), 데이터 드라이버(8)에 감마전압(GMA1~6)을 공급한다.The power generator 14 supplies the common electrode voltage Vcom to the liquid crystal panel 2 and the gamma voltages GMA1 to 6 to the data driver 8.

도 2는 도 1의 데이터 드라이버와 타이밍 콘트롤러간의 접속관계를 나타낸 도면이다.FIG. 2 is a diagram illustrating a connection relationship between a data driver and a timing controller of FIG. 1.

도 2에 도시된 바와 같이, 데이터 드라이버(8)는 다수의 데이터 라인들을 나누어 구동하기 위한 다수의 데이터 드라이브 집적회로(D-IC)들을 포함한다. 각 데이터 드라이브 집적회로(D-IC)는 테이프 캐리어 패키지(Tape Carrier Package)에 실장된다. 각 드라이브 집적회로(D-IC)는 제 1 및 제 2 소스 인쇄회로기판(S-PCB1, S-PCB2)과 액정패널(2)간을 접속시킨다.As shown in FIG. 2, the data driver 8 includes a plurality of data drive integrated circuits (D-ICs) for driving the plurality of data lines separately. Each data drive integrated circuit (D-IC) is mounted in a tape carrier package. Each drive integrated circuit D-IC connects the first and second source printed circuit boards S-PCB1 and S-PCB2 to the liquid crystal panel 2.

타이밍 콘트롤러(12)는 콘트롤 인쇄회로기판(C-PCB)에 실장되어 있다. 이 콘트롤 인쇄회로기판(C-PCB)은 제 1 및 제 2 연결부(CN1, CN2)를 통해 제 1 및 제 2 소스 인쇄회로기판(S-PCB1, S-PCB2)에 접속된다. 타이밍 콘트롤러(12)는 제 1 연결부(CN1), 제 2 연결부(CN2), 제 1 소스 인쇄회로기판(S-PCB1), 제 2 소스 인쇄회로기판(S-PCB2) 및 다수의 테이프 캐리어 패키지(TCP)를 통해 디지털 데이터 신호(Data) 및 클럭신호(CLK)를 각 데이터 드라이브 집적회로(D-IC)로 공급한다.The timing controller 12 is mounted on a control printed circuit board (C-PCB). The control printed circuit board C-PCB is connected to the first and second source printed circuit boards S-PCB1 and S-PCB2 through the first and second connection parts CN1 and CN2. The timing controller 12 may include a first connector CN1, a second connector CN2, a first source printed circuit board S-PCB1, a second source printed circuit board S-PCB2, and a plurality of tape carrier packages ( The digital data signal Data and the clock signal CLK are supplied to each data drive integrated circuit D-IC through TCP.

도 3은 도 2의 타이밍 콘트롤러(12)와 어느 하나의 데이터 드라이브 집적회로(D-IC)간의 접속관계를 나타낸 도면이다.FIG. 3 is a diagram illustrating a connection relationship between the timing controller 12 and any one data drive integrated circuit (D-IC) of FIG. 2.

도 3에 도시된 바와 같이, 타이밍 콘트롤러(12)는 인터페이스부(IF)를 통해 데이터 드라이브 집적회로(D-IC)로 디지털 데이터 신호(Data) 및 클럭신호(CLK)를 전송한다.As shown in FIG. 3, the timing controller 12 transmits the digital data signal Data and the clock signal CLK to the data drive integrated circuit D-IC through the interface unit IF.

이 인터페이스부(IF)는 mini-LVDS 송신부(33), mini-LVDS 수신부(44), 그리고 이 mini-LVDS 송신부(33)와 mini-LVDS 수신부(44)간을 연결하는 다수의 데이터전송라인들(DTL1 내지 DTL3) 및 클럭전송라인(CTL)을 포함한다.The interface unit IF includes a mini-LVDS transmitter 33, a mini-LVDS receiver 44, and a plurality of data transmission lines connecting the mini-LVDS transmitter 33 and the mini-LVDS receiver 44. (DTL1 to DTL3) and a clock transmission line (CTL).

타이밍 콘트롤러(12)로는 데이터전송라인들(DTL1 내지 DTL3)을 통해 디지털 데이터 신호(Data)를 상기 데이터 드라이브 집적회로(D-IC)로 공급하며, 클럭전송라인(CTL)을 통해 클럭신호(CLK)를 상기 데이터 드라이브 집적회로(D-IC)로 공급한다.The timing controller 12 supplies the digital data signal Data to the data drive integrated circuit D-IC through the data transmission lines DTL1 to DTL3 and the clock signal CLK through the clock transmission line CTL. ) Is supplied to the data drive integrated circuit (D-IC).

이때, 이 타이밍 콘트롤러(12)로부터의 디지털 데이터 신호(Data) 및 클럭신호(CLK)는 mini-LVDS 송신부(33)를 통해 변조되어 mini-LVDS 수신부(44)로 제공된다.At this time, the digital data signal Data and the clock signal CLK from the timing controller 12 are modulated by the mini-LVDS transmitter 33 and provided to the mini-LVDS receiver 44.

mini-LVDS 송신부(33)는 타이밍 콘트롤러(12)로부터 제공되는 TTL(Transistor Transistor Logic) 형태의 디지털 데이터 신호(Data) 및 클럭신호(CLK)를 LVDS(Low Voltage Differential Signal) 형태로 변환한다. 이 mini-LVDS 송신부(33)는 상기 타이밍 콘트롤러(12)에 내장될 수 있다. The mini-LVDS transmitter 33 converts a digital data signal Data and a clock signal CLK in the form of a transistor transistor logic (TTL) type provided from the timing controller 12 into a low voltage differential signal (LVDS) form. The mini-LVDS transmitter 33 may be built in the timing controller 12.

mini-LVDS 수신부(44)는 상기 데이터전송라인을 통해 상기 mini-LVDS 송신부(33)로부터 디지털 데이터 신호(Data)를 전송받음과 아울러 상기 클럭전송라인(CTL)을 통해 상기 mini-LVDS 송신부(33)로부터 클럭신호(CLK)를 공급받고, 이 공급받은 디지털 데이터 신호(Data) 및 클럭신호(CLK)를 원래의 TTL 형태로 변환한다. 이 mini-LVDS 수신부(44)는 상기 데이터 드라이브 집적회로(D-IC)에 내장될 수 있다.The mini-LVDS receiver 44 receives the digital data signal Data from the mini-LVDS transmitter 33 through the data transmission line and the mini-LVDS transmitter 33 through the clock transmission line CTL. Is supplied with the clock signal CLK, and converts the supplied digital data signal Data and the clock signal CLK into the original TTL form. The mini-LVDS receiver 44 may be embedded in the data drive integrated circuit (D-IC).

본 발명에 따른 액정표시장치는 클럭지연부(CDR) 및 클럭선택부(CM)를 포함한다.The liquid crystal display according to the present invention includes a clock delay unit (CDR) and a clock selector (CM).

클럭지연부(CDR)는 타이밍 콘트롤러(12)로부터 클럭신호(CLK)를 공급받고 이의 위상을 지연시킨다.The clock delay unit CDR receives the clock signal CLK from the timing controller 12 and delays its phase.

클럭선택부(CM)는 외부로부터의 클럭선택신호(CS)에 따라 타이밍 콘트롤러(12)로부터의 클럭신호(CLK) 및 상기 클럭지연부(CDR)로부터의 클럭신호(CLK) 중 어느 하나를 선택하여 상기 데이터 드라이브 집적회로(D-IC)로 공급한다.The clock selector CM selects any one of a clock signal CLK from the timing controller 12 and a clock signal CLK from the clock delay unit CDR in accordance with a clock selection signal CS from the outside. To the data drive integrated circuit (D-IC).

여기서, 클럭전송라인(CTL)의 일측은 클럭선택부(CM)의 제 1 입력단자에 연결되며, 클럭지연부(CDR)의 입력단자는 이 클럭전송라인(CTL)의 일측에 연결되며, 그리고 이 클럭지연부(CDR)의 출력단자는 클럭선택부(CM)의 제 2 입력단자에 연결된다.Here, one side of the clock transmission line CTL is connected to the first input terminal of the clock selector CM, the input terminal of the clock delay unit CDR is connected to one side of the clock transmission line CTL, and The output terminal of the clock delay unit CDR is connected to the second input terminal of the clock selector CM.

또한, 본 발명에 따른 액정표시장치는, 도 3에 도시된 바와 같이, 다수의 데이터지연부들(DDR1 내지 DDR3) 및 다수의 데이터선택부들(DM1 내지 DM3)을 더 포함할 수 있다.In addition, the liquid crystal display according to the present invention may further include a plurality of data delay units DDR1 to DDR3 and a plurality of data selection units DM1 to DM3 as shown in FIG. 3.

하나의 데이터지연부는 타이밍 콘트롤러(12)로부터 디지털 데이터 신호(Data)를 공급받고 이의 위상을 지연시킨다.One data delay unit receives the digital data signal Data from the timing controller 12 and delays its phase.

하나의 데이터선택부는 외부로부터의 데이터선택신호에 따라 상기 타이밍 콘트롤러(12)로부터의 디지털 데이터 신호(Data) 및 해당 데이터지연부로부터의 디지털 데이터 신호(Data) 중 어느 하나를 선택하여 상기 데이터 드라이브 집적회로(D- IC)로 공급한다.One data selection unit selects any one of the digital data signal Data from the timing controller 12 and the digital data signal Data from the data delay unit according to a data selection signal from the outside to integrate the data drive. Supply to the circuit (D-IC).

각 데이터선택부(DM1 내지 DM3)는 서로 다른 데이터선택신호(DS1 내지 DS3)에 의해 독립적으로 제어된다. 따라서, 몇 개의 데이터선택부들(DM1 내지 DM3)은 지연된 디지털 데이터 신호(Data)들을 출력하도록 하고, 나머지 다른 데이터선택부들은 지연되지 않은 디지털 데이터 신호(Data)들을 출력하도록 제어할 수 있다.Each data selection unit DM1 to DM3 is independently controlled by different data selection signals DS1 to DS3. Therefore, some of the data selectors DM1 to DM3 may output delayed digital data signals Data, and the other data selectors may control to output non-delayed digital data signals Data.

도 4는 도 3의 mini-LVDS 송신부(33), mini-LVDS 수신부(44), 클럭전송라인(CTL), 클럭지연부(CDR) 및 클럭선택부(CM)의 상세 구성도이다.4 is a detailed block diagram of the mini-LVDS transmitter 33, the mini-LVDS receiver 44, the clock transmission line CTL, the clock delay unit CDR, and the clock selector CM of FIG.

하나의 클럭전송라인(CTL)은, 도 4에 도시된 바와 같이, 두 개의 차동신호라인들(La, Lb)로 구성된다. 두 차동신호라인들(La, Lb) 사이에는 종단저항(RT)이 접속된다. 도시되지 않았지만, 각 데이터전송라인(DTL1 내지 DTL3)도 두 개의 차동신호라인들(La, Lb)로 구성된다.One clock transmission line CTL is composed of two differential signal lines La and Lb, as shown in FIG. 4. A termination resistor RT is connected between the two differential signal lines La and Lb. Although not shown, each data transmission line DTL1 to DTL3 also includes two differential signal lines La and Lb.

mini-LVDS 송신부(33)는 다수의 송신기들을 포함하는 바, 도 4에는 설명의 편의상 하나의 송신기(Tx)만을 나타내었다. 마찬가지로, mini-LVDS 수신부(44)는 다수의 수신기들을 포함하는 바, 도 4에는 설명의 편의상 하나의 수신기(Rx)만을 나타내었다.The mini-LVDS transmitter 33 includes a plurality of transmitters. In FIG. 4, only one transmitter Tx is illustrated for convenience of description. Similarly, the mini-LVDS receiver 44 includes a plurality of receivers. In FIG. 4, only one receiver Rx is illustrated for convenience of description.

클럭신호(CLK)를 공급받은 송신기(Tx)는 이 클럭신호(CLK)에 대응되는 제 1 및 차동클럭신호와 제 2 차동클럭신호를 생성하고, 제 1 차동클럭신호를 제 1 차동신호라인(La)으로 출력하고, 그리고 제 2 차동클럭신호를 제 2 차동신호라인(Lb)으로 출력한다. 제 1 및 제 2 차동신호라인(La, Lb)으로부터의 제 1 및 제 2 차동클럭신호는 클럭선택부(CM)로 제공된다.The transmitter Tx supplied with the clock signal CLK generates the first and differential clock signals and the second differential clock signal corresponding to the clock signal CLK, and converts the first differential clock signal into the first differential signal line. La), and outputs the second differential clock signal to the second differential signal line Lb. The first and second differential clock signals from the first and second differential signal lines La and Lb are provided to the clock selector CM.

도 4에 도시된 바와 같이, 클럭지연부(CDR)는 두 개의 클럭지연회로들(DR1, DR2)을 포함한다. 제 1 클럭지연회로(DR1)는 제 1 차동신호라인(La)으로부터의 제 1 차동클럭신호를 지연시켜 클럭선택부(CM)로 출력하고, 제 2 클럭지연회로(DR2)는 제 2 차동신호라인(Lb)으로부터의 제 2 차동클럭신호를 지연시켜 클럭선택부(CM)로 출력한다.As shown in FIG. 4, the clock delay unit CDR includes two clock delay circuits DR1 and DR2. The first clock delay circuit DR1 delays the first differential clock signal from the first differential signal line La and outputs it to the clock selector CM. The second clock delay circuit DR2 outputs the second differential signal. The second differential clock signal from the line Lb is delayed and outputted to the clock selector CM.

클럭선택부(CM)는 외부로부터의 클럭선택신호(CS)가 하이논리값을 가질 경우, 제 1 및 제 2 클럭지연회로(DR1, DR2)를 통해 지연된 제 1 및 제 2 차동클럭신호를 선택하여 수신기(Rx)로 공급한다. 반면, 이 클럭선택부(CM)는 외부로부터의 클럭선택신호(CS)가 로우논리값을 가질 경우, 제 1 및 제 2 차동신호라인(La, Lb)으로부터 직접 제공된 제 1 및 제 2 차동클럭신호(La, Lb)를 선택하여 수신기(Rx)로 공급한다.The clock selector CM selects the first and second differential clock signals delayed through the first and second clock delay circuits DR1 and DR2 when the external clock selection signal CS has a high logic value. To the receiver Rx. On the other hand, when the clock selection signal CS from the outside has a low logic value, the clock selector CM provides first and second differential clocks directly provided from the first and second differential signal lines La and Lb. The signals La and Lb are selected and supplied to the receiver Rx.

한편, 각 데이터전송라인들(DTL1 내지 DTL3)은 상기 클럭전송라인(CTL)과 동일한 구성을 가지며, 각 데이터지연부(DDR1 내지 DDR3)는 상기 클럭지연부(CDR)와 동일한 구성을 가지며, 그리고 각 데이터선택부(DM1 내지 DM3)는 상기 클럭선택부(CM)와 동일한 구성을 갖는다.Meanwhile, each of the data transmission lines DTL1 to DTL3 has the same configuration as that of the clock transmission line CTL, and each of the data delay units DDR1 to DDR3 has the same configuration as that of the clock delay unit CDR. Each data selector DM1 to DM3 has the same configuration as the clock selector CM.

본 발명에서는 클럭선택신호(CS) 및 데이터선택신호의 논리값을 자유롭게 변경함으로써 독립적으로 클럭신호(CLK) 및 디지털 데이터 신호(Data)를 지연시킬 수 있다. 따라서, 클럭신호(CLK)와 디지털 데이터 신호(Data)간의 적절한 셋업 시간 및 홀드 시간을 확보할 수 있다.In the present invention, the clock signal CLK and the digital data signal Data can be independently delayed by freely changing the logic values of the clock selection signal CS and the data selection signal. Therefore, an appropriate setup time and hold time between the clock signal CLK and the digital data signal Data can be secured.

도 5는 도 3의 a, b 및 c 지점에서의 클럭신호(CLK)와 디지털 데이터 신 호(Data)의 파형을 나타낸 도면이다.5 is a diagram illustrating waveforms of a clock signal CLK and a digital data signal Data at points a, b, and c of FIG. 3.

도 5의 (a)에 도시된 바와 같이, 타이밍 콘트롤러(12)로부터 출력된 클럭신호(CLK) 및 디지털 데이터 신호(Data)는 적정 수준의 위상차를 유지하고 있다. 클럭전송라인(CTL) 및 데이터전송라인간의 저항 및 커패시턴스 편차가 거의 없을 경우, 이 타이밍 콘트롤러(12)로부터 출력된 클럭신호(CLK) 및 디지털 데이터 신호(Data)는 데이터 드라이브 집적회로(D-IC)에 공급될 때도 그 적정 위상차를 유지하고 있을 것이다. 이와 같은 경우에는 클럭선택신호(CS)를 로우논리값으로 주어 클럭선택부(CM)가 지연되지 않은 클럭신호(CLK)를 그대로 출력하도록 한다. As shown in FIG. 5A, the clock signal CLK and the digital data signal Data output from the timing controller 12 maintain a proper phase difference. When there is little resistance and capacitance variation between the clock transmission line CTL and the data transmission line, the clock signal CLK and the digital data signal Data output from the timing controller 12 are converted into the data drive integrated circuit D-IC. ), It will maintain the proper phase difference even when supplied. In this case, the clock selection signal CS is set as a low logic value so that the clock selection unit CM outputs the clock signal CLK without delay.

그러나, 클럭전송라인(CTL) 및 데이터전송라인간의 저항 및 커패시턴스 편차가 클 경우, 클럭신호(CLK) 및 디지털 데이터 신호(Data)가 클럭전송라인(CTL) 및 데이터전송라인간의 저항 및 커패시턴스 편차로 인해 실제로 데이터 드라이브 집적회로(D-IC)에 공급된 클럭신호(CLK) 및 디지털 데이터 신호(Data)간의 적정 위상차가 유지되지 않을 수 있다. 이와 같은 경우에는 클럭선택신호(CS)를 하이논리값으로 주어, 도 5의 (b)에 도시된 바와 같이, 클럭선택부(CM)가 지연된 클럭신호(CLK)를 출력하도록 한다. 그러면, 이 지연된 클럭신호(CLK)와 디지털 데이터 신호(Data)가 상기 클럭전송라인(CTL) 및 데이터전송라인의 저항 및 커패시턴스에 의해서 왜곡되면서, 도 5의 (c)에 도시된 바와 같이, 실제로 데이터 드라이브 집적회로(D-IC)의 입력되기 바로 전에 이 클럭신호(CLK)와 디지털 데이터 신호(Data)가 적정 수준의 위상차를 유지하게 된다. 따라서, 데이터 드라이브 집적회로(D-IC)는 상기 클럭신호(CLK)를 이용하여 이 디지털 데이터 신호(Data)를 정확한 타이밍에 샘플링할 수 있다.However, when the resistance and capacitance deviations between the clock transmission line CTL and the data transmission line are large, the clock signal CLK and the digital data signal Data may be caused by the resistance and capacitance deviations between the clock transmission line CTL and the data transmission line. Therefore, the proper phase difference between the clock signal CLK and the digital data signal Data supplied to the data drive integrated circuit D-IC may not be maintained. In this case, the clock select signal CS is given as a high logic value, so that the clock selector CM outputs the delayed clock signal CLK, as shown in FIG. Then, the delayed clock signal CLK and the digital data signal Data are distorted by the resistance and capacitance of the clock transmission line CTL and the data transmission line, and as shown in FIG. Just before the data drive integrated circuit D-IC is input, the clock signal CLK and the digital data signal Data maintain an appropriate level of phase difference. Therefore, the data drive integrated circuit D-IC may sample the digital data signal Data at the correct timing by using the clock signal CLK.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

도 1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면1 is a view showing a liquid crystal display device according to an embodiment of the present invention.

도 2는 도 1의 데이터 드라이버와 타이밍 콘트롤러간의 접속관계를 나타낸 도면FIG. 2 is a diagram illustrating a connection relationship between a data driver and a timing controller of FIG. 1.

도 3은 도 2의 타이밍 콘트롤러와 어느 하나의 데이터 드라이브 집적회로간의 접속관계를 나타낸 도면3 is a diagram illustrating a connection relationship between a timing controller of FIG. 2 and any one data drive integrated circuit;

도 4는 도 3의 mini-LVDS 송신부, mini-LVDS 수신부, 클럭전송라인, 클럭지연부 및 클럭선택부의 상세 구성도4 is a detailed configuration diagram of the mini-LVDS transmitter, mini-LVDS receiver, clock transmission line, clock delay unit, and clock selector of FIG.

도 5는 도 3의 a, b 및 c 지점에서의 클럭신호와 디지털 데이터 신호의 파형을 나타낸 도면5 illustrates waveforms of a clock signal and a digital data signal at points a, b, and c of FIG.

Claims (6)

화상을 표현하기 위한 디지털 데이터 신호를 출력함과 아울러, 상기 디지털 데이터 신호를 샘플링하기 위한 클럭신호를 출력하는 타이밍 콘트롤러;A timing controller for outputting a digital data signal for representing an image and for outputting a clock signal for sampling the digital data signal; 상기 타이밍 콘트롤러로부터 클럭신호를 공급받고 이의 위상을 지연시키는 클럭지연부;A clock delay unit receiving a clock signal from the timing controller and delaying a phase of the clock signal; 외부로부터의 클럭선택신호에 따라 상기 타이밍 콘트롤러로부터의 클럭신호 및 상기 클럭지연부로부터의 클럭신호 중 어느 하나를 선택하여 상기 데이터 드라이브 집적회로로 공급하는 클럭선택부; 및,A clock selector which selects one of a clock signal from the timing controller and a clock signal from the clock delay unit according to a clock selection signal from an external device and supplies the selected signal to the data drive integrated circuit; And, 상기 타이밍 콘트롤러로부터의 디지털 데이터 신호 및 상기 선택부로부터 선택된 하나의 클럭신호를 공급받아, 상기 디지털 데이터 신호를 상기 공급받은 클럭신호를 이용하여 샘플링하고, 이 샘플링된 디지털 데이터 신호에 해당하는 아날로그 화소 전압을 액정패널로 출력하는 적어도 하나의 데이터 드라이브 집적회로를 포함함을 특징으로 하는 액정표시장치. The digital data signal from the timing controller and one clock signal selected from the selector are supplied, and the digital data signal is sampled using the supplied clock signal, and the analog pixel voltage corresponding to the sampled digital data signal is obtained. And at least one data drive integrated circuit for outputting the same to the liquid crystal panel. 제 1 항에 있어서,The method of claim 1, 상기 타이밍 콘트롤러가 실장된 콘트롤 인쇄회로기판;A control printed circuit board on which the timing controller is mounted; 상기 적어도 하나의 데이터 드라이브 집적회로를 통해 상기 액정패널에 연결된 적어도 하나의 소스 인쇄회로기판;At least one source printed circuit board connected to the liquid crystal panel through the at least one data drive integrated circuit; 상기 적어도 하나의 소스 인쇄회로기판과 상기 콘트롤 인쇄회로기판간을 접 속시키는 적어도 하나의 연결부를 더 포함함을 특징으로 하는 액정표시장치.And at least one connection part connecting the at least one source printed circuit board and the control printed circuit board. 제 1 항에 있어서,The method of claim 1, 상기 타이밍 콘트롤러로부터의 디지털 데이터 신호를 상기 데이터 드라이브 집적회로로 공급하기 위한 적어도 하나의 데이터전송라인;At least one data transmission line for supplying a digital data signal from the timing controller to the data drive integrated circuit; 상기 타이밍 콘트롤러로부터의 클럭신호를 상기 데이터 드라이브 집적회로로 공급하기 위한 적어도 하나의 클럭전송라인을 더 포함하며;At least one clock transmission line for supplying a clock signal from the timing controller to the data drive integrated circuit; 상기 클럭전송라인의 일측이 상기 클럭선택부의 제 1 입력단자에 연결되며;One side of the clock transmission line is connected to a first input terminal of the clock selector; 상기 클럭지연부의 입력단자가 상기 클럭전송라인의 일측에 연결되고, 이 클럭지연부의 출력단자가 상기 클럭선택부의 제 2 입력단자에 연결됨을 특징으로 하는 액정표시장치.And an input terminal of the clock delay unit is connected to one side of the clock transmission line, and an output terminal of the clock delay unit is connected to a second input terminal of the clock selector. 제 3 항에 있어서,The method of claim 3, wherein 상기 타이밍 콘트롤러로부터 제공되는 TTL(Transistor Transistor Logic) 형태의 디지털 데이터 신호 및 클럭신호를 LVDS(Low Voltage Differential Signal) 형태로 변환하는 mini-LVDS 송신부; 및,A mini-LVDS transmitter for converting a digital data signal and a clock signal of a TTL (transistor transistor logic) type provided from the timing controller into a low voltage differential signal (LVDS) type; And, 상기 데이터전송라인을 통해 상기 mini-LVDS 송신부로부터 디지털 데이터 신호를 전송받음과 아울러 상기 클럭전송라인을 통해 상기 mimi-LVDS 송신부로부터 클럭신호를 공급받고, 이 공급받은 디지털 데이터 신호 및 클럭신호를 원래의 TTL 형태로 변환하는 mimi-LVDS 수신부를 더 포함하며;The digital data signal is received from the mini-LVDS transmitter via the data transmission line, and a clock signal is supplied from the mimi-LVDS transmitter via the clock transmission line. A mimi-LVDS receiver for converting to a TTL form; 하나의 데이터전송라인 및 하나의 클럭전송라인은 각각 2개의 차동신호전송라인들로 구성됨을 특징으로 하는 액정표시장치. And one clock transmission line and two differential signal transmission lines, respectively. 제 4 항에 있어서,The method of claim 4, wherein 상기 mini-LVDS 송신부, 신호지연부 및 선택부는 상기 타이밍 콘트롤러에 내장되며; 그리고,The mini-LVDS transmitter, signal delay unit and selection unit are incorporated in the timing controller; And, 상기 mini-LVDS 수신부는 상기 데이터 드라이브 집적회로에 내장됨을 특징으로 하는 액정표시장치.And the mini-LVDS receiver is embedded in the data drive integrated circuit. 제 1 항에 있어서,The method of claim 1, 상기 타이밍 콘트롤러로부터 디지털 데이터 신호를 공급받고 이의 위상을 지연시키는 데이터지연부; 및,A data delay unit receiving a digital data signal from the timing controller and delaying a phase thereof; And, 외부로부터의 데이터선택신호에 따라 상기 타이밍 콘트롤러로부터의 디지털 데이터 신호 및 상기 데이터지연부로부터의 디지털 데이터 신호 중 어느 하나를 선택하여 상기 데이터 드라이브 집적회로로 공급하는 데이터선택부를 더 포함함을 특징으로 하는 액정표시장치.And a data selection unit for selecting any one of a digital data signal from the timing controller and a digital data signal from the data delay unit according to a data selection signal from an external device and supplying the selected data to the data drive integrated circuit. LCD display device.
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