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KR20110016018A - Semiconductor package - Google Patents

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KR20110016018A
KR20110016018A KR1020090073504A KR20090073504A KR20110016018A KR 20110016018 A KR20110016018 A KR 20110016018A KR 1020090073504 A KR1020090073504 A KR 1020090073504A KR 20090073504 A KR20090073504 A KR 20090073504A KR 20110016018 A KR20110016018 A KR 20110016018A
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KR
South Korea
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substrate
semiconductor package
circuit wiring
semiconductor
cavity
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Application number
KR1020090073504A
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Korean (ko)
Inventor
현성호
정관호
박명근
김기영
배진호
이웅선
남종현
김시한
Original Assignee
주식회사 하이닉스반도체
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Publication date
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Abstract

PURPOSE: A semiconductor package is provided to reduce cost required for manufacturing initial equipments by injecting a sealing material in a cavity and omitting the molding frame. CONSTITUTION: A first substrate(101) includes a circuit wiring with a bond finger. A second substrate(102) includes a cavity(160) exposing a part of the first substrate with the bond finger. Semiconductor chips(150a, 150b) are mounted on the first substrate which is exposed by the cavity. A connecting unit(116) electrically connects the bond finger and a bonding pad. A sealing material(190) seals hermetically the cavity with the semiconductor chips.

Description

반도체 패키지{Semiconductor Package}Semiconductor Package {Semiconductor Package}

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 기판 내에 반도체 칩이 내장된 임베디드 타입의 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to an embedded type semiconductor package in which a semiconductor chip is embedded in a substrate.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다.In the semiconductor industry, packaging technology for integrated circuits has continually evolved to meet the demand for miniaturization and mounting reliability.

최근, 전기/전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.In recent years, the thinning, high density and high mounting of semiconductor packages have emerged as important factors in order to meet the demand of light and small, which makes the volume of electronic devices lighter and lighter due to high performance of electric / electronic products.

현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.Currently, computers, laptops and mobile phones have increased chip capacities such as large RAMs and flash memories as the memory capacity increases, but packages tend to be smaller. Situation.

따라서, 핵심 부품으로 사용되는 패키지의 크기는 소형화되는 경향으로 연구/개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안 및 연구되고 있다.Therefore, the size of a package used as a core component is being researched and developed in a tendency to be miniaturized, and various techniques for mounting a larger number of packages on a limited size substrate have been proposed and studied.

이하, 첨부한 도면을 참조하여 종래에 따른 반도체 패키지에 대해 설명하도 록 한다.Hereinafter, a semiconductor package according to the related art will be described with reference to the accompanying drawings.

도 1은 종래에 따른 금속 와이어를 이용한 반도체 패키지를 나타낸 단면도이다.1 is a cross-sectional view showing a semiconductor package using a metal wire according to the prior art.

도시한 바와 같이, 종래의 반도체 패키지(5)는 적어도 2개 이상의 반도체 칩(50)들이 기판(101) 상에 접착제(14)를 매개로 스택된다. 각 반도체 칩(50)과 기판(1)은 금속 와이어(16)를 통하여 전기적으로 연결된다.As shown in the drawing, at least two or more semiconductor chips 50 are stacked on the substrate 101 via an adhesive 14. Each semiconductor chip 50 and the substrate 1 are electrically connected through the metal wire 16.

도 1에서, 미설명된 도면부호 12는 본딩패드, 22는 본드핑거, 24는 볼랜드, 70은 솔더볼, 그리고 90은 봉지제를 각각 나타낸다.In FIG. 1, reference numeral 12 denotes a bonding pad, 22 bond finger, 24 borland, 70 solder ball, and 90 encapsulant.

현재는 주로 반도체 패키지(5)의 높은 실장 밀도를 요구하는 동시에 그 두께가 얇은 박형의 반도체 패키지(5)를 제작하는 데 연구 개발의 초점이 맞추어져 있다.Currently, the research and development focus is mainly on manufacturing the thin semiconductor package 5 which requires the high mounting density of the semiconductor package 5 and is thin.

이를 위해, 최근에는 기판의 두께와 반도체 칩의 두께는 최소화하고, 반도체 패키지를 감싸는 봉지제의 체적은 줄이고자 하는 노력이 주류를 이루고 있다.To this end, in recent years, efforts have been made to minimize the thickness of the substrate and the thickness of the semiconductor chip and to reduce the volume of the encapsulant surrounding the semiconductor package.

그러나, 이러한 방식은 최근 물리적인 한계에 직면하고 있어 이를 극복하기 위한 대규모의 투자비를 필요로 하는 요인으로 작용하고 있다. 특히, 반도체 칩의 두께를 70㎛ 이하의 수준으로 낮추면서 실리콘 소자의 특성에 문제를 일으키지 않는 반도체 패키지를 구현하는 데 한계에 봉착한 상황이다.However, this approach has recently faced physical limitations, which requires a large amount of investment to overcome it. In particular, it is a situation in which a semiconductor package that reduces the thickness of a semiconductor chip to a level of 70 μm or less does not cause a problem in a silicon device, and thus encounters limitations.

본 발명은 기판 내에 반도체 칩을 내장한 로우 프로파일의 반도체 패키지를 제공한다.The present invention provides a low profile semiconductor package incorporating a semiconductor chip in a substrate.

본 발명의 실시예에 따른 반도체 패키지는 본드핑거를 포함한 회로배선을 구비한 제1 기판; 상기 제1 기판 상에 배치되며, 상기 본드핑거를 포함한 제1 기판의 일부분을 노출하는 캐버티가 구비된 제2 기판; 상기 캐버티에 의해 노출되는 상기 제1 기판에 실장되며, 본딩패드를 구비한 적어도 하나 이상의 반도체 칩; 상기 본드핑거와 상기 본딩패드를 전기적으로 연결하는 연결부재; 및 상기 반도체 칩을 포함한 캐버티를 밀봉하는 봉지부재를 포함하는 것을 특징으로 한다.A semiconductor package according to an embodiment of the present invention includes a first substrate having a circuit wiring including a bond finger; A second substrate disposed on the first substrate and having a cavity exposing a portion of the first substrate including the bond finger; At least one semiconductor chip mounted on the first substrate exposed by the cavity and having a bonding pad; A connection member electrically connecting the bond finger and the bonding pad; And an encapsulation member for sealing a cavity including the semiconductor chip.

상기 제2 기판은 절연체로 이루어진 것을 특징으로 한다.The second substrate may be made of an insulator.

상기 제2 기판은 상기 실장되는 반도체 칩의 두께 합 보다 큰 두께를 갖는 것을 특징으로 한다.The second substrate has a thickness greater than the sum of the thicknesses of the semiconductor chips to be mounted.

상기 연결부재는 금속 와이어, 범프 및 관통전극 중 어느 하나인 것을 특징으로 한다.The connecting member may be any one of a metal wire, a bump, and a through electrode.

상기 제2 기판 및 봉지부재 상에 형성된 추가 봉지부재를 더 포함하는 것을 특징으로 한다.Further comprising an additional sealing member formed on the second substrate and the sealing member.

상기 추가 봉지부재 상에 형성된 방열판을 더 포함하는 것을 특징으로 한다.Further comprising a heat sink formed on the additional sealing member.

상기 제2 기판 및 봉지부재 상에 형성된 방열판을 더 포함하는 것을 특징으 로 한다.It characterized in that it further comprises a heat sink formed on the second substrate and the sealing member.

상기 제1 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.It further comprises an external connection terminal attached to the lower surface of the first substrate.

상기 제2 기판 및 상기 봉지부재 상에 형성된 추가 회로배선을 더 포함하는 것을 특징으로 한다.The apparatus may further include additional circuit wiring formed on the second substrate and the encapsulation member.

상기 제2 기판을 관통하여 상기 회로배선과 추가 회로배선을 전기적으로 연결하는 관통전극을 더 포함하는 것을 특징으로 한다.The method may further include a through electrode penetrating the second substrate to electrically connect the circuit wiring and the additional circuit wiring.

상기 봉지부재를 관통하여 상기 회로배선과 추가 회로배선을 전기적으로 연결하는 관통전극을 더 포함하는 것을 특징으로 한다.And a through electrode penetrating the sealing member to electrically connect the circuit wiring and the additional circuit wiring.

상기 추가 회로배선 상에 실장되는 추가 반도체 칩 또는 추가 반도체 패키지를 더 포함하는 것을 특징으로 한다.The method may further include an additional semiconductor chip or an additional semiconductor package mounted on the additional circuit wiring.

본 발명은 기판 내에 반도체 칩을 삽입하는 것을 통해 반도체 패키지의 전체 두께를 줄일 수 있다.The present invention can reduce the overall thickness of the semiconductor package by inserting the semiconductor chip in the substrate.

또한, 캐버티 내에 봉지부재를 주입하는 것을 통해 금형의 몰딩틀이 불필요한바, 초기 투자비를 줄일 수 있다.In addition, by injecting the sealing member into the cavity, the molding mold of the mold is unnecessary, thereby reducing the initial investment cost.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지에 대해 설명하도록 한다.Hereinafter, a semiconductor package according to an embodiment of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 3은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 사시도이다.2 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention. 3 is a perspective view illustrating a semiconductor package according to an embodiment of the present invention.

도 2 및 도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 반도체 패키지(105)는 제1 기판(101), 제2 기판(102) 및 적어도 하나 이상의 반도체 칩(150a, 150b)을 포함한다.2 and 3, a semiconductor package 105 according to an embodiment of the present invention includes a first substrate 101, a second substrate 102, and at least one semiconductor chip 150a, 150b. do.

제1 기판(101)과 제2 기판(102)은 각각 인쇄회로기판의 몸체일 수 있으며, 그 재질은 일 예로 FR4(Flame Retadant Type 4)가 이용될 수 있다. 특히, 제2 기판(102)은 절연체로 이루어질 수 있다. 일 예로, 제2 기판(102)은 인쇄회로기판 이외에 솔더 레지스트가 이용될 수 있다.Each of the first substrate 101 and the second substrate 102 may be a body of a printed circuit board, and a material thereof may be, for example, FR4 (Flame Retadant Type 4). In particular, the second substrate 102 may be made of an insulator. For example, a solder resist may be used as the second substrate 102 in addition to the printed circuit board.

이때, 제1 기판(101)은 상면에 구비된 본드핑거(122), 상기 상면에 대향하는 하면에 구비된 볼랜드(124)를 포함한 회로배선(도시안함)이 형성된다. 제2 기판(102)은 본드핑거(122)를 포함한 제1 기판(101)의 일부분을 노출하는 캐버티(cavity: 160)를 포함한다. 상기 캐버티(160)는 제1 기판(101)의 본드핑거(122)가 외부로 노출되는 크기로 제작하여, 제2 기판(102)이 본드핑거(122)의 외측에 배치되도록 설계하는 것이 바람직하다.At this time, the first substrate 101 is formed of a circuit wiring (not shown) including a bond finger 122 provided on the upper surface, and the ball land 124 provided on the lower surface facing the upper surface. The second substrate 102 includes a cavity 160 exposing a portion of the first substrate 101 including the bond finger 122. The cavity 160 may be manufactured to have a size in which the bond fingers 122 of the first substrate 101 are exposed to the outside, and the second substrate 102 is designed to be disposed outside the bond fingers 122. Do.

캐버티(160)는 제2 기판(102)의 4변을 관통하는 4각 홀의 형태로 형성될 수 있다. 이때, 캐버티(160)의 면적은 반도체 칩(150a, 150b)의 면적보다 큰 면적으로 설계하는 것이 바람직하다.The cavity 160 may be formed in the form of a quadrangular hole penetrating four sides of the second substrate 102. In this case, the area of the cavity 160 is preferably designed to be larger than the area of the semiconductor chips 150a and 150b.

특히, 제2 기판(102)은 캐버티(160)에 의해 노출되어 제1 기판(101)에 실장되는 반도체 칩(150a, 150b)들의 두께 합 보다 큰 두께를 갖도록 설계하는 것이 바 람직하다. In particular, the second substrate 102 is preferably designed to have a thickness greater than the sum of the thicknesses of the semiconductor chips 150a and 150b exposed by the cavity 160 and mounted on the first substrate 101.

도면으로 제시하지는 않았지만, 제1 기판(101)과 제2 기판(102)의 맞닿는 사이 공간으로는 접착제(도시안함)가 더 개재될 수 있다.Although not shown in the drawings, an adhesive (not shown) may be further interposed between the first substrate 101 and the second substrate 102 to be in contact with each other.

따라서, 제1 기판(101) 상의 캐버티(160) 내에는 제1 접착부재(114a)를 매개로 하부 반도체 칩(150b)이 삽입되고, 하부 반도체 칩(150b)의 상면에는 제2 접착부재(114b)를 매개로 상부 반도체 칩(150a)이 삽입된다.Accordingly, the lower semiconductor chip 150b is inserted into the cavity 160 on the first substrate 101 through the first adhesive member 114a, and the second adhesive member is formed on the upper surface of the lower semiconductor chip 150b. The upper semiconductor chip 150a is inserted through 114b.

상부 및 하부 반도체 칩(150a, 150b)은 각각의 상면에 본딩패드(112)가 구비된다. 이때, 상부 및 하부 반도체 칩(150a, 150b)의 본딩패드(112)들은 제1 기판(101)의 본드핑거(122)들과 연결부재(116)를 매개로 각각 본딩된다.Bonding pads 112 are provided on upper and lower semiconductor chips 150a and 150b, respectively. In this case, the bonding pads 112 of the upper and lower semiconductor chips 150a and 150b are bonded to the bonding fingers 122 and the connection member 116 of the first substrate 101, respectively.

연결부재(116)는 일 예로 금속 와이어가 이용될 수 있다. 또한, 도면으로 제시하지는 않았지만, 연결부재(116)는 스터드 범프(stud bump) 및 솔더 범프(solder bump)를 포함하는 범프(bump) 및 관통전극(through silicon via: TSV) 중 선택된 어느 하나가 이용될 수 있다.For example, a metal wire may be used as the connection member 116. In addition, although not shown in the drawings, the connection member 116 may be any one selected from a bump including a stud bump and a solder bump and a through silicon via (TSV). Can be.

상부 및 하부 반도체 칩(150a, 150b)은 본딩패드(112)들이 제1 기판(101)과 대향하는 페이스 업 타입(face-up type)으로 삽입될 수 있다. 이때, 상부 반도체 칩(150a)의 면적은 하부 반도체 칩(150b)의 면적과 같거나 작은 면적으로 설계하는 것이 바람직하다.The upper and lower semiconductor chips 150a and 150b may be inserted in a face-up type in which the bonding pads 112 face the first substrate 101. In this case, the area of the upper semiconductor chip 150a is preferably designed to be the same or smaller than the area of the lower semiconductor chip 150b.

또한, 제1 기판(101)의 하면에 구비된 볼랜드(124)에 외부접속단자(170)가 부착된다. In addition, the external connection terminal 170 is attached to the ball land 124 provided on the lower surface of the first substrate 101.

상기 반도체 칩(150a, 150b)들을 포함한 캐버티(160)를 밀봉하는 제1 봉지부 재(190)와, 상기 제2 기판(102) 및 제1 봉지부재(190) 상에 형성된 제2 봉지부재(192)를 더 포함할 수 있다.A first encapsulation member 190 for sealing the cavity 160 including the semiconductor chips 150a and 150b, and a second encapsulation member formed on the second substrate 102 and the first encapsulation member 190. 192 may be further included.

제1 봉지부재(190)는 반도체 칩(150a, 150b)들의 적층 높이에 대응되는 높이로 제작된 제2 기판(102)의 캐버티(160) 내에 삽입되므로, 제1 봉지부재(190)의 형성시 제2 기판(102)의 상부 표면으로 제1 봉지부재(190)의 형성물질이 넘치지 않게 제어하는 것이 가능한 장점이 있다.Since the first encapsulation member 190 is inserted into the cavity 160 of the second substrate 102 fabricated at a height corresponding to the stack height of the semiconductor chips 150a and 150b, the first encapsulation member 190 is formed. In this case, it is possible to control the material forming the first encapsulation member 190 so that the upper surface of the second substrate 102 does not overflow.

따라서, 스트립 단위의 구조체의 지지 역할을 하는 별도의 캐리어 프레임, 즉 금형의 몰딩틀 없이 제1 봉지부재(190)를 선택적으로 캐버티(160) 내에 형성하는 것이 가능하므로 초기 투자비를 절감할 수 있는 효과가 있다.Therefore, it is possible to selectively form the first encapsulation member 190 in the cavity 160 without a separate carrier frame, that is, a molding frame of a mold, which supports the structure of the strip unit, thereby reducing initial investment cost. It works.

이때, 상기 제1 및 제2 봉지부재(190, 192)는 에폭시 몰딩 화합물(epoxy molding compound: EMC)이 이용될 수 있다. 또한, 상기 제2 봉지부재(192) 상에 형성된 방열판(194)을 더 포함할 수 있다. 이와 다르게, 상기 방열판(194)은 제2 기판(102)과 제1 봉지부재(190) 상에 형성될 수 있다. 이때, 제2 봉지부재(192)는 형성하지 않는 것이 바람직하다.In this case, an epoxy molding compound (EMC) may be used for the first and second encapsulation members 190 and 192. In addition, the heat dissipation plate 194 formed on the second encapsulation member 192 may be further included. Alternatively, the heat sink 194 may be formed on the second substrate 102 and the first encapsulation member 190. At this time, it is preferable that the second encapsulation member 192 is not formed.

전술한 구성은 캐버티 내에 반도체 칩들을 삽입하는 것을 통해 반도체 패키지의 전체 두께를 슬림하게 가져갈 수 있는 효과가 있다. 또한, 금형의 몰딩틀 없이 제1 봉지부재를 선택적으로 캐버티 내에 형성하는 것이 가능하므로 초기 투자비를 절감할 수 있는 효과가 있다.The above-described configuration has an effect of making the overall thickness of the semiconductor package slim by inserting the semiconductor chips into the cavity. In addition, since the first encapsulation member may be selectively formed in the cavity without the molding mold of the mold, there is an effect of reducing the initial investment cost.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor package according to an embodiment of the present invention will be described with reference to the accompanying drawings.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.4A through 4D are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package according to an exemplary embodiment of the present invention, according to a process sequence.

도 4a에 도시한 바와 같이, 상면에 구비된 본드핑거(122) 및 상기 상면에 대향하는 하면에 구비된 볼랜드(124)를 포함한 회로배선(도시안함)이 형성된 제1 기판(101)과 캐버티(160)를 구비한 제2 기판(102)을 합착한다. 제1 기판(101)과 제2 기판(102)은 각각 인쇄회로기판의 몸체일 수 있으며, 그 재질은 일 예로 FR4(Flame Retadant Type 4)가 이용될 수 있다.As shown in FIG. 4A, a first substrate 101 and a cavity in which a circuit wiring (not shown) including a bond finger 122 provided on an upper surface and a ball land 124 provided on a lower surface opposite to the upper surface are formed. The second substrate 102 having the 160 is bonded to each other. Each of the first substrate 101 and the second substrate 102 may be a body of a printed circuit board, and a material thereof may be, for example, FR4 (Flame Retadant Type 4).

특히, 제2 기판(102)은 절연체로 이루어질 수 있다. 일 예로, 제2 기판(102)은 인쇄회로기판 이외에 솔더 레지스트가 이용될 수 있다.In particular, the second substrate 102 may be made of an insulator. For example, a solder resist may be used as the second substrate 102 in addition to the printed circuit board.

캐버티(160)는 제2 기판(102)의 4변을 관통하는 4각 홀의 형태로 형성될 수 있다. 이때, 캐버티(160)의 면적은 반도체 칩(도시안함)들의 면적과 같거나, 이보다 큰 면적을 가지는 것이 바람직하다.The cavity 160 may be formed in the form of a quadrangular hole penetrating four sides of the second substrate 102. In this case, the area of the cavity 160 may be equal to or larger than that of semiconductor chips (not shown).

특히, 캐버티(160)는 제1 기판(101)의 본드핑거(122)가 외부로 노출되는 크기로 제작하여, 제2 기판(102)이 본드핑거(122)의 외측에 배치되도록 설계하는 것이 바람직하다.In particular, the cavity 160 is designed so that the bond finger 122 of the first substrate 101 is exposed to the outside so that the second substrate 102 is disposed outside the bond finger 122. desirable.

도면으로 제시하지는 않았지만, 제1 기판(101)과 제2 기판(102)의 맞닿는 사이 공간으로는 접착제(도시안함)가 더 개재될 수 있다.Although not shown in the drawings, an adhesive (not shown) may be further interposed between the first substrate 101 and the second substrate 102 to be in contact with each other.

도 4b에 도시한 바와 같이, 캐버티(160)에 의해 외부로 노출된 제1 기판(101)의 상면에 제1 접착제(114a)를 매개로 하부 반도체 칩(150b)을 부착한다. 다음으로, 상기 하부 반도체 칩(150b)의 상면으로 제2 접착제(114b)를 매개로 상부 반도체 칩(150a)을 부착한다.As shown in FIG. 4B, the lower semiconductor chip 150b is attached to the upper surface of the first substrate 101 exposed to the outside by the cavity 160 via the first adhesive 114a. Next, the upper semiconductor chip 150a is attached to the upper surface of the lower semiconductor chip 150b through the second adhesive 114b.

이때, 상기 상부 및 하부 반도체 칩(150a, 150b)은 각각의 상면에 구비된 본딩패드(112)들이 제1 기판(101)과 대향하는 페이스 업 타입으로 부착될 수 있다.In this case, the upper and lower semiconductor chips 150a and 150b may be attached in a face-up type in which bonding pads 112 provided on upper surfaces of the upper and lower semiconductor chips 150 face the first substrate 101.

특히, 제2 기판(102)은 상기 캐버티(160)에 의해 노출되어 제1 기판(101)에 실장되는 반도체 칩(150a, 150b)들의 두께 합 보다 큰 두께를 갖도록 설계하는 것이 바람직하다.In particular, the second substrate 102 is preferably designed to have a thickness greater than the sum of the thicknesses of the semiconductor chips 150a and 150b exposed by the cavity 160 and mounted on the first substrate 101.

도 4c에 도시한 바와 같이, 상부 및 하부 반도체 칩(150a, 150b) 각각의 본딩패드(112)들과 제1 기판(101)의 본드핑거(122) 간을 연결부재(116)를 이용하여 전기적으로 각각 연결한다. 상기 연결부재(116)는 금속 와이어, 범프(bump) 및 관통전극(through silicon via: TSV) 중 어느 하나가 이용될 수 있다.As shown in FIG. 4C, the bonding pads 112 of the upper and lower semiconductor chips 150a and 150b and the bond fingers 122 of the first substrate 101 may be electrically connected to each other using the connection member 116. Connect each of them. The connection member 116 may use any one of a metal wire, a bump, and a through silicon via (TSV).

다음으로, 상부 및 하부 반도체 칩(150a, 150b)을 포함한 캐버티(160)를 밀봉하는 제1 봉지부재(190)를 형성한다. 상기 제1 봉지부재(190)는 일 예로, 에폭시 몰딩 화합물이 이용될 수 있다. 이때, 제1 봉지부재(190)는 캐버티(160) 상부 표면에 대응된 제2 기판(102)의 상부 표면과 동일하거나, 이보다 낮은 높이로 형성하는 것이 바람직하다.Next, a first encapsulation member 190 for sealing the cavity 160 including the upper and lower semiconductor chips 150a and 150b is formed. For example, an epoxy molding compound may be used as the first encapsulation member 190. In this case, the first encapsulation member 190 is preferably formed at the same level as or lower than the upper surface of the second substrate 102 corresponding to the upper surface of the cavity 160.

다음으로, 도 4d에 도시한 바와 같이, 제2 기판(102) 및 제1 봉지부재(190) 상에 제2 봉지부재(192)를 형성한다. 제2 봉지부재(192)는 제1 봉지부재(190)와 동일한 물질이 이용될 수 있다.Next, as shown in FIG. 4D, the second encapsulation member 192 is formed on the second substrate 102 and the first encapsulation member 190. The second encapsulation member 192 may be made of the same material as the first encapsulation member 190.

도면으로 상세히 제시하지는 않았지만, 상기 제2 봉지부재(192) 상에 방열판(도시안함)을 더 형성할 수 있다. 이와 다르게, 상기 방열판은 제2 기판(102)과 제1 봉지부재(190) 상에 형성될 수 있다. 이때, 제2 봉지부재(192)는 형성하지 않는 것이 바람직하다.Although not shown in detail in the drawings, a heat sink (not shown) may be further formed on the second encapsulation member 192. Alternatively, the heat sink may be formed on the second substrate 102 and the first encapsulation member 190. At this time, it is preferable that the second encapsulation member 192 is not formed.

다음으로, 제1 기판(101)의 하면에 구비된 볼랜드(124)에 외부접속단자(170)를 부착한다. 외부접속단자(170)는 일 예로 솔더볼을 포함할 수 있다.Next, the external connection terminal 170 is attached to the ball land 124 provided on the lower surface of the first substrate 101. The external connection terminal 170 may include solder balls as an example.

이상으로, 본 발명에 따른 반도체 패키지를 제작할 수 있다.As described above, the semiconductor package according to the present invention can be produced.

본 발명에서는 제1 기판의 상면으로 제1 기판을 외부로 노출하는 캐버티를 포함한 제2 기판을 합착하고, 캐버티 내에 다수의 반도체 칩을 삽입하는 것을 통해 로우 프로파일의 반도체 패키지를 제작할 수 있다.According to the present invention, a low profile semiconductor package may be manufactured by bonding a second substrate including a cavity exposing the first substrate to the outside of the first substrate and inserting a plurality of semiconductor chips into the cavity.

또한, 캐버티 내에 반도체 칩을 삽입하는 것을 통해 반도체 칩의 두께를 충분히 유지하면서 로우 프로파일의 반도체 패키지를 제작할 수 있다.In addition, by inserting the semiconductor chip into the cavity, it is possible to manufacture a low-profile semiconductor package while sufficiently maintaining the thickness of the semiconductor chip.

도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.5 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention. 6 is a cross-sectional view illustrating a semiconductor package according to still another embodiment of the present invention.

우선, 도 5에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(205)는 도 1에 도시하고 설명한 실시예에 따른 반도체 패키지(105)와 실질적으로 동일한 구성을 가질 수 있다.First, as shown in FIG. 5, the semiconductor package 205 according to another embodiment of the present invention may have substantially the same configuration as the semiconductor package 105 according to the embodiment shown in FIG. 1 and described.

다만, 본 발명의 다른 실시예에 따른 반도체 패키지(205)는, 제2 기판(202) 및 봉지부재(290) 상에 형성된 추가 회로배선(226)과, 상기 제2 기판(202)을 관통하여 회로배선(도시안함)과 추가 회로배선(226)을 전기적으로 연결하는 관통전극(228)을 더 포함한다.However, the semiconductor package 205 according to another embodiment of the present invention may penetrate the additional circuit wiring 226 formed on the second substrate 202 and the encapsulation member 290, and the second substrate 202. It further includes a through electrode 228 for electrically connecting the circuit wiring (not shown) and the additional circuit wiring 226.

또한, 추가 회로배선(226) 상에 실장되는 추가 반도체 칩(250c)을 더 포함한 다. 추가 반도체 칩(250c)은 추가 회로배선(226) 상에 플립 칩 본딩될 수 있다. 이와 다르게, 추가 반도체 칩(250c)은 추가 회로배선(226) 상에 추가 연결부재(도시안함)를 매개로 전기적으로 연결될 수 있다.In addition, the semiconductor device further includes an additional semiconductor chip 250c mounted on the additional circuit wiring 226. The additional semiconductor chip 250c may be flip chip bonded on the additional circuit wiring 226. Alternatively, the additional semiconductor chip 250c may be electrically connected to the additional circuit wiring 226 through an additional connection member (not shown).

또한, 추가 회로배선(226)과 추가 반도체 칩(250c)을 포함한 봉지부재(290)의 상면을 밀봉하도록 형성된 몰딩부재(296)를 더 포함할 수 있다. 몰딩부재(296)는 봉지부재(290)와 동일한 물질로 형성될 수 있다.In addition, the method may further include a molding member 296 formed to seal the top surface of the encapsulation member 290 including the additional circuit wiring 226 and the additional semiconductor chip 250c. The molding member 296 may be formed of the same material as the encapsulation member 290.

한편, 도 6에 도시한 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지(205)와 같이, 제2 기판(202) 및 봉지부재(290) 상에 형성된 추가 회로배선(226)과, 상기 봉지부재(290)를 관통하여 회로배선(도시안함)과 추가 회로배선(226)을 전기적으로 연결하는 관통전극(228)을 더 포함할 수 있다.On the other hand, as shown in Figure 6, the additional circuit wiring 226 formed on the second substrate 202 and the encapsulation member 290, like the semiconductor package 205 according to another embodiment of the present invention, It may further include a through electrode 228 penetrating the encapsulation member 290 to electrically connect the circuit wiring (not shown) and the additional circuit wiring 226.

또한, 추가 회로배선(226) 상에 실장되는 추가 반도체 패키지(280)를 더 포함할 수 있다. 추가 반도체 패키지(280)는 칩 스케일 패키지 및 웨이퍼 레벨 칩 스케일 패키지 등을 포함할 수 있다.In addition, the semiconductor package may further include an additional semiconductor package 280 mounted on the additional circuit wiring 226. The additional semiconductor package 280 may include a chip scale package and a wafer level chip scale package.

상기 추가 반도체 패키지(280)는 솔더볼 또는 범프(282)를 매개로 추가 회로배선(226)에 전기적으로 접속될 수 있다. 이때, 추가 회로배선(226)과 추가 반도체 패키지(280)를 포함한 봉지부재(290)의 상면을 밀봉하도록 형성된 몰딩부재(296)를 더 포함할 수 있다.The additional semiconductor package 280 may be electrically connected to the additional circuit wiring 226 through solder balls or bumps 282. At this time, the molding member 296 formed to seal the upper surface of the sealing member 290 including the additional circuit wiring 226 and the additional semiconductor package 280 may be further included.

전술한 도 5 및 도 6에 도시하고 설명한 반도체 패키지들은, 실시예에 따른 반도체 패키지에 비해 고밀도 및 고용량의 반도체 패키지를 제작하는 데 적극적으로 대응할 수 있다.The semiconductor packages illustrated and described above with reference to FIGS. 5 and 6 may actively respond to fabrication of high-density and high-capacity semiconductor packages compared to the semiconductor packages according to the embodiments.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above embodiments of the present invention described and described with respect to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the spirit and scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

도 1은 종래에 따른 금속 와이어를 이용한 반도체 패키지를 나타낸 단면도.1 is a cross-sectional view showing a semiconductor package using a metal wire according to the prior art.

도 2는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도.2 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 사시도.3 is a perspective view showing a semiconductor package according to an embodiment of the present invention.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.4A through 4D are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention, in the order of a process.

도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.5 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention.

도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.6 is a sectional view of a semiconductor package according to still another embodiment of the present invention.

Claims (12)

본드핑거를 포함한 회로배선을 구비한 제1 기판;A first substrate having circuit wiring including a bond finger; 상기 제1 기판 상에 배치되며, 상기 본드핑거를 포함한 제1 기판의 일부분을 노출하는 캐버티가 구비된 제2 기판;A second substrate disposed on the first substrate and having a cavity exposing a portion of the first substrate including the bond finger; 상기 캐버티에 의해 노출되는 상기 제1 기판에 실장되며, 본딩패드를 구비한 적어도 하나 이상의 반도체 칩;At least one semiconductor chip mounted on the first substrate exposed by the cavity and having a bonding pad; 상기 본드핑거와 상기 본딩패드를 전기적으로 연결하는 연결부재; 및A connection member electrically connecting the bond finger and the bonding pad; And 상기 반도체 칩을 포함한 캐버티를 밀봉하는 봉지부재;An encapsulation member for sealing a cavity including the semiconductor chip; 를 포함하는 것을 특징으로 하는 반도체 패키지.Semiconductor package comprising a. 제 1 항에 있어서, 상기 제2 기판은 절연체로 이루어진 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the second substrate is made of an insulator. 제 1 항에 있어서, 상기 제2 기판은 상기 실장되는 반도체 칩의 두께 합 보다 큰 두께를 갖는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the second substrate has a thickness greater than a sum of thicknesses of the semiconductor chips to be mounted. 제 1 항에 있어서, 상기 연결부재는 금속 와이어, 범프 및 관통전극 중 어느 하나인 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the connection member is any one of a metal wire, a bump, and a through electrode. 제 1 항에 있어서, 상기 제2 기판 및 봉지부재 상에 형성된 추가 봉지부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, further comprising an additional encapsulation member formed on the second substrate and the encapsulation member. 제 5 항에 있어서, 상기 추가 봉지부재 상에 형성된 방열판을 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 5, further comprising a heat sink formed on the additional encapsulation member. 제 1 항에 있어서, 상기 제2 기판 및 봉지부재 상에 형성된 방열판을 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, further comprising a heat sink formed on the second substrate and the sealing member. 제 1 항에 있어서, 상기 제1 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, further comprising an external connection terminal attached to a lower surface of the first substrate. 제 1 항에 있어서, 상기 제2 기판 및 상기 봉지부재 상에 형성된 추가 회로배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, further comprising additional circuit wiring formed on the second substrate and the encapsulation member. 제 9 항에 있어서, 상기 제2 기판을 관통하여 상기 회로배선과 추가 회로배선을 전기적으로 연결하는 관통전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 9, further comprising a penetrating electrode penetrating the second substrate to electrically connect the circuit wiring and the additional circuit wiring. 제 9 항에 있어서, 상기 봉지부재를 관통하여 상기 회로배선과 추가 회로배 선을 전기적으로 연결하는 관통전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 9, further comprising a penetrating electrode penetrating the encapsulation member to electrically connect the circuit wiring and the additional circuit wiring. 제 9 항에 있어서, 상기 추가 회로배선 상에 실장되는 추가 반도체 칩 또는 추가 반도체 패키지를 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 9, further comprising an additional semiconductor chip or an additional semiconductor package mounted on the additional circuit wiring.
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US9159659B2 (en) 2012-05-11 2015-10-13 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the semiconductor package

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