KR20100070155A - 다중 전극막을 갖는 상전이 메모리소자 제조방법 - Google Patents
다중 전극막을 갖는 상전이 메모리소자 제조방법 Download PDFInfo
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Abstract
다중 전극막을 갖는 상전이 메모리소자의 제조방법을 제공한다. 기판에 층간절연막, 몰드 및 예비전극을 형성할 수 있다. 상기 층간절연막 및 상기 몰드는 서로 마주볼 수 있다. 상기 예비전극은 상기 층간절연막 및 상기 몰드 사이에 위치할 수 있다. 상기 예비전극을 식각하여 제1전극을 형성할 수 있다. 상기 제1절연막 및 상기 몰드 사이에 갭(gap)이 발생할 수 있다. 상기 갭을 채우는 제2전극을 형성할 수 있다. 상기 제2전극 상에 상전이 패턴을 형성할 수 있다.
Description
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 다중 전극막을 갖는 상전이 메모리소자의 제조방법에 관한 것이다.
반도체 메모리소자들은 휘발성 메모리소자 및 비휘발성 메모리소자로 분류될 수 있다. 상기 비휘발성 메모리소자는 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 장점을 갖는다. 이에 따라, 상기 비 휘발성 메모리소자는 이동통신 단말기(mobile communication system), 이동식 메모리 장치, 각종 디지털 기기의 보조기억 장치 등에 널리 채택되고 있다.
비 휘발성 기억 특성을 가지며 집적도 향상에 효율적인 구조를 갖는 새로운 메모리소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것으로 상전이 메모리소자가 있다. 상기 상전이 메모리소자의 단위 셀은 액세스(access) 소자 및 상기 액세스 소자에 직렬 연결된(serially connected) 데이터 저장 요소(data storage element)를 포함한다. 상기 데이터 저장 요소는 상기 액세스 소자에 전기적으로 연결되는 하부전극 및 상기 하부전극에 접촉하는 상전이 물질막을 구비한다. 상기 상전이 물질막은, 제공되는 전류의 크기에 따라, 비정질 상태(amorphous state) 와 결정질 상태(crystalline state) 사이에서 또는 상기 결정질 상태 하의 다양한 비저항 상태들 사이에서 전기적으로 전환(switch)되는 물질막이다.
상기 하부 전극 및 상기 상전이 패턴 사이의 계면에서 발생된 열에 의하여 전이영역이 형성되어 비정질 상태 또는 결정질 상태로 변환될 수 있다. 여기서 상기 상전이 메모리의 밀도를 높이기 위해서는 리셋전류를 줄이는 것이 중요하다. 상기 리셋전류(reset current)를 줄일 수 있는 가장 효과적인 방법이 하부전극의 접촉(Contact)면적을 줄이는 것이다.
그러나 접촉면적을 작게 가져 갈 경우, 리셋전류는 줄일 수 있으나, 셋(Set) 저항이 커지고 산포가 증가하는 문제점이 있다. 이때, 셋 저항을 개선하기 위해 비저항이 낮은 물질을 하부전극에 사용하면, 셋 저항은 낮아지나 리셋전류가 높아지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 셋 저항 및 산포를 개선하면서 리셋 전류를 개선시킬 수 있는 상전이 메모리소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 상전이 메모리소자의 제조방법을 제공한다. 기판에 층간절연막, 몰드 및 예비전극을 형성한다. 상기 층간절연막 및 상기 몰드는 서로 마주본다. 상기 예비전극은 상기 층간절연막 및 상기 몰드 사이에 위치한다. 상기 예비전극을 식각하여 제1전극을 형성한다. 상기 제1절연막 및 상기 몰드 사이에 갭(gap)이 발생한다. 상기 갭을 채우는 제2전극을 형성한다. 상기 제2전극 상에 상전이 패턴을 형성한다.
본 발명의 몇몇 실시 예에 있어서, 상기 예비전극을 형성하는 것은, 상기 기판을 덮는 상기 층간절연막을 형성할 수 있다. 상기 층간절연막을 관통하는 개구부를 형성하되, 상기 개구부는 콘택홀(contact hole) 및 그루브(groove)로 이루어진 일군에서 선택된 적어도 하나이며, 상기 개구부에 상기 제1절연막의 측벽이 노출될 수 있다. 상기 기판 상에 예비전물질막을 형성하되, 상기 층간절연막의 측벽은 상기 예비전극물질막으로 덮일 수 있다. 상기 개구부를 채우는 상기 몰드를 형성할 수 있다. 상기 층간절연막의 상부표면이 노출될 때까지 상기 몰드 및 상기 예 비전극물질막을 평탄화하는 것을 수행할 수 있다.
다른 실시 예에 있어서, 상기 제1전극은 TiN, TiCN, TiC, TiON, TiW, TiAlN, TiSiN, TiSiC, TiBN, TaN, TaCN, TaC, TaON, TaW, TaAlN, TaSiN, TaCN, WSi, WN, WN, WON, WSiN, WBN, WCN, MoN, MoSiN, MoAlN, NbN, CN, 도전성 탄소군(conductive carbon group) 막 및 이들의 조합막으로 형성되는 일군에서 선택된 하나로 이루어질 수 있다.
또 다른 실시 예에 있어서, 상기 상전이 패턴은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물(compound)로 형성될 수 있다.
또 다른 실시 예에 있어서, 상기 갭을 채우는 제2전극을 형성하기 전에, 상기 제1전극의 상층표면 및 상기 갭의 측벽을 따라 형성되는 도전성 장벽막을 형성하는 것을 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 제2전극 및 상기 도전성 장벽막을 형성하는 공정을 반복적으로 실시하여 상기 제2전극 및 상기 도전성 장벽막이 다수 개가 배치될 수 있다.
또 다른 실시 예에 있어서, 상기 도전성 장벽막은 상기 제1전극 및 상기 제2전극 사이에 배치될 수 있다.
또 다른 실시 예에 있어서, 상기 도전성 장벽막은 TiO2 , TaO2 및 이들이 조합된 물질에서 선택되는 하나 이루어질 수 있다.
또 다른 실시 예에 있어서, 상기 제1전극 및 상기 제2전극은 동일 물질로 형성되거나, 상기 제1전극보다 상기 제2전극은 비저항이 높은 물질로 형성될 수 있다.
또 다른 실시 예에 있어서, 상기 층간절연막을 형성하기 전에, 상기 기판 상에 워드라인들을 형성할 수 있다. 상기 워드라인들을 구비하는 반도체 구조체를 형성할 수 있다. 상기 반도체구조체는 제1절연막으로 커버될 수 있다. 상기 반도체구조체에 연결될 수 있다. 상기 제1절연막 관통시켜 상기 예비전극과 연결되는 플러그를 형성하는 것을 더 포함할 수 있다.
상술한 바와 같이 본 발명에 따르면, 다중막으로 형성되는 하부전극을 형성하고, 하부전극 및 상전이 패턴 사이의 계면에서 발생된 열이 주변으로 전달되는 것을 최소화시킬 수 있다. 결과적으로, 상기 상전이 패턴을 상전이시킬 수 있는 열을 확보하여 상전이 메모리소자의 셋저항의 안정화 및 리셋전류의 특성을 개선할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내 용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 상전이 메모리소자의 평면도이고, 도 2a는 도 1의 I-I'에 따른 단면도를 도시한 도면이다. 도 2b는 본 발명에 따른 상전이 메모리소자의 다른 실시예를 도시한 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 상전이 메모리소자(10)는 기판(1010) 상에 열 방향으로 서로 평행하게 배치된 다수의 워드라인들(WL), 행 방향으로 서로 평행하게 배치된 다수의 비트라인들(BL) 및 다수의 상전이 패턴들(200)을 구비할 수 있다.
상기 워드라인들(WL) 및 비트라인들(BL)은 다수의 절연막으로 절연될 수 있다. 다수의 절연막 내부에 상기 워드라인들(WL) 및 비트라인들(BL)을 포함하는 반도체구조체(1050)를 구비할 수 있다. 상기 반도체 구조체(1050)는 다이오드 또는 트랜지스터일 수 있다.
상기 상전이 패턴들(200) 및 상기 반도체구조체(1050) 사이에 다수의 전극들(110, 120, 150)을 구비할 수 있다. 여기서 다수의 전극들(110, 120, 150)을 하부전극으로 통칭하기로 한다.
상기 비트라인들(BL)은 상기 워드라인들(WL)에 교차하도록 배치될 수 있다. 상기 상전이 패턴들(200)은 각각 상기 비트라인들(BL) 및 상기 워드라인들(WL)의 교차점들에 배치될 수 있다.
상기 기판(1010)은 실리콘웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(1010) 상에 제1절연막(1100)이 제공될 수 있다. 상기 제1절연막(1100)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
상기 제1절연막(1100) 내에 상기 워드라인들(WL)은 서로 평행하게 배치될 수 있다. 상기 워드라인들(WL)은 폴리실리콘 패턴, 금속배선 또는 에피택시얼 반도체 패턴과 같은 도전성 패턴일 수 있다.
상기 반도체 구조체(1050)는 상기 제1절연막(1100)으로 커버되고, 상기 제1절연막(1100)을 관통시켜 상기 반도체구조체(1050)에 연결되는 플러그(1020)를 구비할 수 있다. 상기 플러그(1020)의 상층부는 상기 제1절연막(1100)에 대해 노출되게 형성할 수 있다.
상기 제1절연막(1100) 상에 층간절연막(1200)이 제공될 수 있다. 상기 층간절연막(1200)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
상기 층간절연막(1200)에 상기 플러그(1020)의 표면을 노출시키는 개구부(참조 도 3c 1250)을 배치시킬 수 있다. 상기 개구부(1250)는 상기 층간절연막(1200)을 식각하여 형성할 수 있다. 상기 개구부(1250)는 콘택홀(contact hole) 및 그루 브(groove)로 이루어진 일군에서 선택된 적어도 하나로 형성할 수 있다.
상기 개구부(1250)의 내부영역에는 몰드(115)가 형성될 수 있다. 상기 몰드(115)는 SiN, 산화물 계열 등으로 형성될 수 있다. 상기 몰드(115)는 상기 상전이 패턴(200)에 접촉하는 하부전극들에 접촉면적을 줄일 수 있다. 이와 같이, 상기 개구부(1250)에 상기 몰드(115)를 형성하여 하부전극들과 상기 상전이 패턴(200)과의 접촉면적을 줄여 상전이 메모리소자(10)의 리셋전류를 줄일 수 있다.
상기 몰드(115)는 라인형상, 또는 원통형상으로 형성할 수 있다. 다시 도 2a 및 도 2b를 참조하면, 상기 몰드(115)를 라인형상 또는 원통형상으로 형성함으로써 상기 하부전극(110, 120, 150)을 링형상 또는 라인형상으로 형성할 수 있다.
상기 개구부(1250)에 배치되고, 상기 층간절역막(1200) 및 상기 몰드(115) 사이에 다수의 하부전극들(110, 120, 150)을 배치할 수 있다. 또는 라인형상, 그루브형상의 하부전극을 형성할 때, 상기 제2절연막(120) 사이에 상기 하부전극(110, 120, 150)들을 형성할 수 있다. 다시 말해서, 상기 하부전극들(110, 120, 150) 사이에 상기 몰드(115)를 형성하지 않고 형성할 수 있다.
상기 하부전극(110, 120, 150)은 상기 상전이 패턴들(200)과 접촉하는 제2전극(120) 및 상기 상전이 패턴(200)들에 접촉하지 않는 제1전극(110)을 구비하고, 상기 제1전극(110) 및 상기 제2전극(120) 사이에 배치되어 상기 제1전극(110), 절연막 등으로 열이 빠져나가는 것을 최소화시키는 도전성 장벽막(150)을 구비할 수 있다.
도면에 도시된 바와 같이, 상기 개구부(1250) 내벽에 상기 제1전극(110)이 배치될 수 있다. 상기 제1전극(110)은 제1전극물질을 이방성 증착시켜 상기 개구부(1250)의 표면을 따라 형성될 수 있다.
상기 제1전극(110)은 상기 플러그(1020)에 접촉될 수 있다. 상기 제1전극(110)은 비저항이 낮은 물질로 형성할 수 있다. 이와 같이, 상기 제1전극(110)을 비저항이 낮은 물질을 사용하면 상기 상전이 메모리 소자(10)의 셋(Set) 저항을 줄일 수 있다.
상기 제1전극(110)은 TiN, TiCN, TiC, TiON, TiW, TiAlN, TiSiN, TiSiC, TiBN, TaN, TaCN, TaC, TaON, TaW, TaAlN, TaSiN, TaCN, WSi, WN, WN, WON, WSiN, WBN, WCN, MoN, MoSiN, MoAlN, NbN, CN, 도전성 탄소군(conductive carbon group) 막으로 이루어진 일군에서 선택된 하나 또는 이들의 조합막으로 형성할 수 있다.
상기 제1전극(110) 상에는 상전이 패턴(200)이 형성될 수 있다. 상기 상전이 패턴(200)은 상기 층간절연막(1200) 상에 제2절연막(1300)을 형성하고 상기 제2절연막(1300)을 일부 식각하여 콘택홀을 형성하고, 상기 콘택홀에 상기 상전이 패턴(200)을 채워 형성할 수 있다. 그리고 상기 상전이 패턴(200) 상에는 비트라인ㄷ드들이 형성될 수 있다.
상기 상전이 패턴(200)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두 개 이상의 화합물(compound)로 형성할 수 있다.
상기 비트라인들(BL) 및 상기 워드라인들(WL)에 프로그램 전류를 인가하여 상기 상전이 패턴(200)의 일부분인 전이영역을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킬 수 있다.
이와 같이, 상기 제1전극(110)을 비저항이 낮은 물질을 사용하여 상전이 메모리소자(10)의 셋(Set)저항을 줄이는 효과를 볼 수 있으나 리셋전류(Reset current)가 높아지는 문제점이 발생할 수 있다.
그래서 상기 제1전극(110) 및 상전이 패턴(200) 사이에 상기 제1전극(110)보다 비저항이 높은 제2전극(120)을 형성할 수 있다. 상기 제2전극(120)은 상기 상전이 패턴(200)에 접촉하게 형성될 수 있다.
상기 제2전극(120)은 TiN, TiCN, TiC, TiON, TiW, TiAlN, TiSiN, TiSiC, TiBN, TaN, TaCN, TaC, TaON, TaW, TaAlN, TaSiN, TaCN, WSi, WN, WN, WON, WSiN, WBN, WCN, MoN, MoSiN, MoAlN, NbN, CN, 도전성 탄소군(conductive carbon group) 막으로 이루어진 일군에서 선택된 하나 또는 이들의 조합막으로 형성할 수 있다.
다시 말해, 상기 제2전극(120)은 상기 제1전극(110)과 동일한 물질을 사용할 수 있으며, 또는 상기 제1전극(110)에 대해서 비저항이 높은 물질을 사용하여 형성할 수 있다. 상기 제2전극(120)이 비저항이 높은 물질을 사용하는 것은 상기 상전이 패턴(200)에 열을 전달하여 상기 상전이 패턴(200)의 상전이를 용이하게 할 수 있기 때문이다.
상기 제1전극(110) 상에 상기 제2전극(120)을 형성하기 위하여 상기 제1전극(110)의 상층부를 리세스시켜 갭(참조 도 3e 130)을 형성할 수 있다. 즉, 상기 갭(gap, 130)은 상기 개구부(1250)의 표면 및 상기 몰드(115) 표면에 대해 리세스되게 형성될 수 있다. 상기와 같이, 상기 제1전극(110)이 리세스되게 형성된 것을 갭(130)으로 정의한다. 상기 갭(130)의 하부는 상기 제1전극(110)이 노출될 수 있고, 측부는 상기 층간절연막(1200) 및 상기 몰드(115)가 노출될 수 있다.
상기 갭(130)에서 상기 제1전극(110) 및 상기 제2전극(120) 사이에 오믹 콘택(Ohmic contact)할 수 있는 도전성 장벽막(150)을 형성할 수 있다. 상기 도전성 장벽막(150)은 상기 갭(130)의 내벽 및 상기 제1전극(110)의 상층부 표면을 따라 형성될 수 있다.
상기 도전성 장벽막(150)은 상기 몰드(115)의 측벽, 상기 제2절연막(120)의 측벽 및 상기 제1전극(110)의 상층부의 노출표면을 커버하도록 형성될 수 있다. 상기 제2전극(120)을 상기 도전성 장벽막(150)으로 커버하는 것은 상기 제2전극(120)에서 발생한 열이 상기 상전이 패턴(200)에 전달되어 상전이시켜야 되는데, 발생한 열이 상기 제1전극(110), 절연막들 및 상기 몰드(115) 등으로 전달되어 상전이 패턴(200)의 용이한 상전이를 방해할 수 있기 때문이다.
상기 도전성 장벽막(150)은 열전도성이 낮은 물질로 형성할 수 있다. 상기 도전성 장벽막(150)은 TiO2, TaO2 중 선택되는 하나 또는 이들이 조합된 물질을 사용할 있다. 상기 도전성 장벽막(150)은 주변에 열전달을 최소화하는 역할을 할 수 있다.
상기 도전성 장벽막(150) 및 상기 제2전극(120)은 복수 개를 마련할 수 있다. 다시 말해, 상기 제2전극(120)을 리세스시키고, 상기 리세스된 상기 갭(130)에 제n전극을 형성하고, 제n전극 및 제n-1전극 사이에 제n도전성 장벽막을 형성할 수 있다. 결과적으로, 상기 도전성 장벽막(150)이 다수층으로 형성되어 상기 제1전극(110)으로 전달되는 열을 차단할 수 있다.
상기와 같이, 상기 개구부(1250)의 표면을 따라 제1전극(110)을 형성하는 것은 상기 상전이 패턴(200) 및 상기 제2전극(120)의 접촉면적을 줄여 리셋 전류를 저하시킬 수 있다.
이와 같이, 상기 하부전극(110, 120, 150)을 다중막으로 사용하여 상기 상전이 패턴(200) 및 하부전극의 접촉면적을 줄여 리셋전류를 줄일 수 있다. 이때, 상기 하부전극 중 상기 플러그(1020)에 접촉하는 상기 제1전극(110)은 비저항이 낮은 전극물질을 사용하여 셋저항을 줄일 수 있다.
또한, 상기 제1전극(110)보다 상대적으로 비저항이 높은 상기 제2전극(120)을 상기 제1전극(110) 상에 형성하고, 상기 제1전극(110) 및 상기 제2전극(120) 사이에 상기 도전성 장벽막(150)을 형성하여 리셋전류를 개선할 수 할 수 있다.
결과적으로, 다중막으로 형성되는 하부전극(110, 120, 150)을 형성하여 상기 하부전극(즉, 제2전극(120)) 및 상전이 패턴(200) 사이의 계면에서 발생된 열이 상기 제1전극(110), 상기 층간절연막(1200), 상기 몰드(115) 등으로 전달되는 것을 최소화시킬 수 있다. 즉, 상기 상전이 패턴(200)을 상전이시킬 수 있는 열을 확보하여 상전이 메모리소자(10)의 셋저항의 안정화 및 리셋전류의 특성을 개선할 수 있다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 상전이 메모리소자의 제조방법을 도시한 공정도이다. 여기서 도 2a에 도시된 링형상의 하부전극을 갖는 상전이 메모리리소자의 제조방법을 설명하기로 한다.
도 3a에 도시된 바와 같이, 기판(1010) 상에 제1절연막(1100)을 형성할 수 있다. 상기 기판(1010)은 실리콘웨이퍼와 같은 반도체기판으로 형성할 수 있다. 상기 제1절연막(1100)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
상기 제1절연막(1100)에는 반도체 구조체(1050)가 구비될 수 있다. 상기 반도체 구조체(1050)는 트랜지스터 또는 다이오드 중 어느 하나일 수 있다. 상기 제1절연막(1100)에 관통홀을 형성하고 상기 관통홀에 도전성 물질을 채워 플러그(1020)를 형성할 수 있다.
상기 플러그(1020)는 상기 반도체 구조체(1050)에 연결될 수 있다. 그리고 상기 플러그(1020)의 상층부의 표면은 상기 제1절연막(1100)으로부터 노출되게 형성할 수 있다.
도 3b에 도시된 바와 같이, 상기 제1절연막(1100) 상에 층간절연막(1200)을 형성할 수 있다. 상기 층간절연막(1200)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
상기 층간절연막(1200)의 일부를 식각하여 개구부(1250)를 형성할 수 있다. 상기 개구부(1250)은 원통형상, 링형상, 라인형상, 그루브형상 등으로 형성할 수 있다.
상기 개구부(1250)은 상기 플러그(1020)가 형성된 영역에 대응되도록 형성할 수 있다. 그 결과, 상기 플러그(1020)의 상층부는 상기 층간절연막(1200)으로부터 노출될 수 있다.
도 3c를 참조하면, 상기 개구부(1250)를 채우며 상기 기판(1010)을 덮는 예비전극 물질막(110b)을 형성할 수 있다.
상기 예비전극 물질막(110b)은 TiN, TiCN, TiC, TiON, TiW, TiAlN, TiSiN, TiSiC, TiBN, TaN, TaCN, TaC, TaON, TaW, TaAlN, TaSiN, TaCN, WSi, WN, WN, WON, WSiN, WBN, WCN, MoN, MoSiN, MoAlN, NbN, CN, 도전성 탄소군(conductive carbon group) 막으로 이루어진 일군에서 선택된 하나 또는 이들의 조합막으로 형성할 수 있다.
상기 예비전극 물질막(110b)은 상기 층간절연막(1200)의 표면을 따라 형성할 수도 있고 상기 개구부(1250)을 채우도록 형성할 수 있다. 즉, 상기 개구부의 측벽(W)은 상기 예비전극 물질막(110b)으로 덮일 수 있다. 상기 개구부(1250)에 상기 예비전극 물질막(110b)이 형성됨으로써 표면이 노출된 상기 플러그(1020)와 상기 예비전극 물질막(110b)은 접촉할 수 있다. 다시 말해서 상기 예비전극 물질막(110a)이 상기 플러그(1020)에 접촉하여 상기 반도체구조체(1050)에 전기적으로 연결될 수 있다.
상기 예비전극 물질막(110b) 상에 몰드물질막(115a)을 더 형성할 수도 있다. 상기 몰드물질막(115a)은 SiN, 또는 산화물 계열로 형성할 수 있다. 상기 몰드물질막(115a)을 사용하여 추후에 형성되는 상전이 패턴(참조 도 2a 및 도2b의 200)과의 접촉면을 줄일 수 있다. 상기 상전이 메모리소자(10)에서 리셋 전류를 낮추기 위해서 추후에 형성되는 제2전극(참조 도 2a 및 도 2b의 120)과 상전이 패턴(참조 도 2a 및 도 2b의 200) 간의 접촉면적을 줄여야 한다.
그리고 상기 예비전극 물질막(110b) 및 몰드물질막(115a)이 형성된 기판을 상기 층간절연막(1200)의 상부표면이 노출될 때까지 평탄화시킬 수 있다. 다시 말해, 상기 평탄화에는 상기 층간절연막(1200)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다.
결과적으로, 상기 예비전극 물질막(110b) 및 몰드물질막(115a)을 평탄화하여 상기 개구부(1250) 내에 예비전극(110a) 및 몰드(115)를 형성할 수 있다. 다시 말해, 상기 개구부(1250) 간의 연결을 분리할 수 있다.
도 3d에 도시된 바와 같이, 상기 예비전극(110a)의 상층부의 일부를 리세스시켜 갭(130)을 형성할 수 있다. 상기 갭(130)은 상기 콘택홀의 측벽(W) 및 상기 제전극(110a)의 상층부를 노출시킬 수 있다.
상기 예비전극(110a)을 리세스시킴으로써 제1전극(110)을 형성할 수 있다. 그리고 상기 제1전극(110)은 상기 플러그(1020)에 접촉되어 전기적으로 연결될 수 있다. 결과적으로 상기 갭(130)을 형성함에 따라 상기 제1전극(110)의 상층부는 노출될 수 있다.
상기 제1전극(110)은 추후에 형성되는 상전이 패턴(참조 도 2a 및 도 2b의 200)에 직접 접촉하지 않는다. 그리고 상기 제1전극(110)을 비저항이 낮은 물질을 사용하여 셋(Set) 저항을 안정화시킬 수 있다. 상기 셋 저항이 높으면 상전이 메모리소자의 산포가 증가하여 상기 상전이 메모리소자의 특성을 저하시킬 수 있다.
도 3e에 도시된 바와 같이, 상기 제1전극(110) 및 갭(130)이 형성된 기판에 도전성 장벽물질막(150a) 및 제2전극물질막(120a)을 순차적으로 형성할 수 있다.
상기 도전성 장벽물질막(150a)은 이방성 증착하여 상기 갭(130)의 표면을 따라 형성할 수 있다. 상기 도전성 장벽물질막(150a)은 상기 층간절연막(1200)의 표면(즉, 상기 개구부의 측벽(W))을 따라 형성되고 상기 갭(130)에서 상기 제1전극(110)이 노출된 표면에도 형성될 수 있다.
상기 제2전극물질막(120a)은 상기 제1전극(110)과 동일한 물질막으로 형성할 수 있다. 이와는 달리, 상기 도전성 장벽물질막(150a)은 상기 제2전극물질막(120a)과 다른 물질막으로 형성할 수 있다.
상기 도전성 장벽물질막(150a)은 TiO2, TaO2 중 선택되는 하나 또는 이들이 조합된 물질을 사용할 있다. 상기 도전성 장벽물질막(150a)은 도전성 물질이면서, 열전달을 최소화시키는 물질을 사용할 수 있다.
도 3f를 참조하면, 상기 도전성 장벽물질막(150a) 및 상기 제2전극물질막(120a)을 평탄화하여 상기 갭(130) 내에 도전성 장벽막(150) 및 제2전극(120)을 형성할 수 있다. 이에 따라 상기 도전성 장벽막(150)은 상기 제1전극(110)의 상층부 및 상기 개구부의 측벽(W) 따라 형성될 수 있다.
이 경우에, 상기 도전성 장벽막(150)은 상기 제2전극(120)을 커버하게 형성될 수 있다. 즉, 상기 제1전극(110) 및 상기 제2전극(120)은 상기 도전성 장벽막(150)에 각각 접촉될 수 있다.
상기 도전성 장벽막(150)은 상기 제2전극(120)을 커버하고 있음으로 상기 제 1전극(110)은 상기 제2전극(120)에 접촉하는 면적이 존재하지 않을 수 있다.
결과적으로, 상기 도전성 장벽막(150)은 상기 제1전극(110)으로 빠져나가는 열을 차단하여 리셋 전류를 감소시킬 수 있다.
상기와 같이, 상기 제1전극(110), 상기 도전성 장벽막(150) 및 상기 제2전극(120)을 구비하는 전극을 하부전극으로 통칭하기로 한다. 이와 같이, 하부전극(110, 120, 150)을 다중의 막으로 형성함으로써 하부전극(즉, 제2전극(120)) 및 상전이 패턴(200) 사이의 계면에서 발생된 열이 상기 제1전극(110), 상기 층간절연막(1200), 상기 몰드(115) 등으로 전달되는 것을 최소화시킬 수 있다
한편, 도 3d에서 도 3f를 반복적으로 실시할 수 있다. 상기 공정을 반복적으로 실시하여 상전이 패턴(참조 도 2a 및 도 2b의 200)과 직접 접촉하는 제n전극 및 상기 도전성 장벽막(150)이 다수의 층으로 형성되도록 할 수 있다. 즉, 상기 도전성 장벽막(150)이 다수가 배치됨으로 상기 제n전극 및 상전이 패턴(참조 도 2a 및 도 2b의 200) 사이에서 발생되는 열이 상기 제1전극(110)으로 전달되는 것을 최소화할 수 있다.
여기서 도 2a 및 도 2b에 도시된 바와 같이, 상기 제2전극(120) 상에 상전이 패턴(200)을 형성할 수 있다. 상기 상전이 패턴(200)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물(compound)로 형성할 수 있다. 상기 상전이 패턴(200)은 상기 제1전극(110)에 직접 접촉하지 않는다. 반면, 상기 상전이 패턴(200)은 상기 제2전극(120) 및 상기 도전성 장벽막(150)에 직접 접촉될 수 있다. 그리고 상기 상전이 패턴(200) 상에 비트라인(BL)을 형성할 수 있다.
이와 같이, 상기 하부전극(110, 120, 150)을 다중막으로 사용하여 상기 상전이 패턴(200) 및 하부전극의 접촉면적을 줄여 리셋전류를 줄일 수 있다. 이때, 상기 하부전극 중 상기 플러그(1020)에 접촉하는 상기 제1전극(110)은 비저항이 낮은 전극물질을 사용하여 셋저항을 줄일 수 있다.
또한, 상기 제1전극(110)보다 상대적으로 비저항이 높은 상기 제2전극(120)을 상기 제1전극(110) 상에 형성하고, 상기 제1전극(110) 및 상기 제2전극(120) 사이에 상기 도전성 장벽막(150)을 형성하여 리셋전류를 개선할 수 할 수 있다.
결과적으로, 다중막으로 형성되는 하부전극(110, 120, 150)을 형성하여 상기 하부전극(즉, 제2전극(120)) 및 상전이 패턴(200) 사이의 계면에서 발생된 열이 상기 제1전극(110), 상기 층간절연막(1200), 상기 몰드(115) 등으로 전달되는 것을 최소화시킬 수 있다. 즉, 상기 상전이 패턴(200)을 상전이시킬 수 있는 열을 확보하여 상전이 메모리소자(10)의 셋저항의 안정화 및 리셋전류의 특성을 개선할 수 있다.
도 4는 본 발명의 실시예에 따른 도전성 장벽막의 두께에 따른 리셋전류를 측정한 결과를 도시한 도면이고, 도 5는 본 발명의 실시예에 따른 셋저항 및 산포를 측정한 결과를 도시한 도면이다. 여기서 본 발명의 실시예의 용이한 설명을 위해서 도 2a 및 도 2b를 인용하여 설명하기로 한다.
도 4 및 도 5를 설명하기에 앞서 본 발명에 따른 실시예 및 종래에 사용하는 비교예를 조건을 설명하면, 본 발명에 따른 실시예는 도 2a 및 도 2b에 도시된 바 와 같이, 상기 제1전극(110), 상기 제2전극(120), 상기 제1전극(110) 및 상기 제2전극(120) 사이에 배치되는 상기 도전성 장벽막(150)을 갖는 다중막의 하부전극으로 구성하였다.
여기서 상기 제1전극(110)은 TiN을 사용하였고, 상기 도전성 장벽막(150)은 TiO2를 사용하였다. 그리고 상기 제2전극(120)은 MOTiN을 사용하였다.
반면, 비교예는 하부전극이 단일막으로 형성된 것을 사용하였다.
도 4를 참조하면, 본 발명의 따른 실시예에 도전성 장벽막(150)의 두께를 조절하여 각 두께에 따른 리셋전류을 측정하였다.
상기 도전성 장벽막(150)의 두께가 두꺼워짐에 따라 리셋전류는 감소하는 것을 확인할 수 있다. 따라서 리셋전류가 감소하는 것은 상기 도전성 장벽막(150)이 상기 제2전극(120)에서 상기 제1전극(110)으로 열전달을 최소화한다는 것을 알 수 있다.
또한 두께가 두꺼워 질수록 리셋전류가 감소하는 것으로 상기 다중막으로 형성되는 하부전극(110, 120, 150)을 형성할 때, 반복적으로 공정을 실시하여 상기 도전성 장벽막(150)을 다층으로 형성하여 상기 상전이 메모리소자(10)의 리세전류 특성을 개선시킬 수 있음을 알 수 있다.
도 5를 참조하면, A는 종래의 단일막으로 형성된 하부전극을 사용한 같은 경우의 저항 및 산포를 도시한 도면이고, B는 본 발명의 실시예에 따른 다중막으로 형성된 저항 및 산포를 도시한 도면이다.
A 및 B에 도시된 바와 같이, 상기 A에 비교하여 B의 저항이 낮은 것을 알 수 있다.
또한, 산포는 저항의 분포 범위가 얇게 형성된 것으로 알 수 있다. 여기서 상기 A에 비교하여 B의 산포가 얇게 분포된 것을 확인할 수 있다.
이와 같이, 상기 하부전극(110, 120, 150)을 다중막으로 사용하여 상기 상전이 패턴(200) 및 하부전극의 접촉면적을 줄여 리셋전류를 줄일 수 있다. 이때, 상기 하부전극 중 상기 플러그(1020)에 접촉하는 상기 제1전극(110)은 비저항이 낮은 전극물질을 사용하여 셋저항을 줄일 수 있다.
또한, 상기 제1전극(110)보다 상대적으로 비저항이 높은 상기 제2전극(120)을 상기 제1전극(110) 상에 형성하고, 상기 제1전극(110) 및 상기 제2전극(120) 사이에 상기 도전성 장벽막(150)을 형성하여 리셋전류를 개선할 수 할 수 있다.
결과적으로, 다중막으로 형성되는 하부전극(110, 120, 150)을 형성하여 상기 하부전극(즉, 제2전극(120)) 및 상전이 패턴(200) 사이의 계면에서 발생된 열이 상기 제1전극(110), 상기 층간절연막(1200), 상기 몰드(115) 등으로 전달되는 것을 최소화시킬 수 있다. 즉, 상기 상전이 패턴(200)을 상전이시킬 수 있는 열을 확보하여 상전이 메모리소자(10)의 셋저항의 안정화 및 리셋전류의 특성을 개선할 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 반도체소자 및 그 제조방법에도 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 상전이 메모리소자의 평면도이다.
도 2a는 도 1의 I-I'에 따른 단면도를 도시한 도면이다.
도 2b는 본 발명의 다른 실시예에 따른 상전이 메모리소자를 도시한 단면도이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 상전이 메모리소자의 제조방법을 도시한 공정도이다.
도 4는 본 발명의 실시예에 따른 도전성 장벽막의 두께에 따른 리셋전류를 측정한 결과를 도시한 도면이다.
도 5는 본 발명의 실시예에 따른 셋저항 및 산포를 측정한 결과를 도시한 도면이다.
**도면의 주요부분에 대한 부호의 설명**
10: 상전이 메모리소자 110: 제1전극
120: 제2전극 130: 갭
150: 도전성 장벽막 200: 상전이 패턴
Claims (10)
- 기판에 층간절연막, 몰드 및 예비전극을 형성하되, 상기 층간절연막 및 상기 몰드는 서로 마주보며, 상기 예비전극은 상기 층간절연막 및 상기 몰드 사이에 위치하고,상기 예비전극을 식각하여 제1전극을 형성하되, 상기 제1절연막 및 상기 몰드 사이에 갭(gap)이 발생하고,상기 갭을 채우는 제2전극을 형성하고,상기 제2전극 상에 상전이 패턴을 형성하는 것을 포함하는 상전이 메모리소자의 제조방법.
- 제 1항에 있어서,상기 예비전극을 형성하는 것은,상기 기판을 덮는 상기 층간절연막을 형성하고,상기 층간절연막을 관통하는 개구부를 형성하되, 상기 개구부는 콘택홀(contact hole) 및 그루브(groove)로 이루어진 일군에서 선택된 적어도 하나이며, 상기 개구부에 상기 제1절연막의 측벽이 노출되고,상기 기판 상에 예비전물질막을 형성하되, 상기 층간절연막의 측벽은 상기 예비전극물질막으로 덮이고,상기 개구부를 채우는 상기 몰드를 형성하고,상기 층간절연막의 상부표면이 노출될 때까지 상기 몰드 및 상기 예비전극물질막을 평탄화하는 것을 포함하는 상전이 메모리소자의 제조방법.
- 제 1항에 있어서,상기 제1전극은 TiN, TiCN, TiC, TiON, TiW, TiAlN, TiSiN, TiSiC, TiBN, TaN, TaCN, TaC, TaON, TaW, TaAlN, TaSiN, TaCN, WSi, WN, WN, WON, WSiN, WBN, WCN, MoN, MoSiN, MoAlN, NbN, CN, 도전성 탄소군(conductive carbon group) 막 및 이들의 조합막으로 형성되는 일군에서 선택된 하나로 이루어진 상전이 메모리소자 제조방법.
- 제 1항에 있어서,상기 상전이 패턴은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물(compound)로 형성되는 상전이 메모리소자의 제조방법.
- 제 1항에 있어서,상기 갭을 채우는 제2전극을 형성하기 전에,상기 제1전극의 상층표면 및 상기 갭의 측벽을 따라 형성되는 도전성 장벽막을 형성하는 것을 포함하는 상전이 메모리소자 제조방법.
- 제 5항에 있어서,상기 제2전극 및 상기 도전성 장벽막을 형성하는 공정을 반복적으로 실시하여 상기 제2전극 및 상기 도전성 장벽막이 다수 개가 배치되는 상전이 메모리소자의 제조방법.
- 제 5항에 있어서,상기 도전성 장벽막은 상기 제1전극 및 상기 제2전극 사이에 배치되는 상전이 메모리소자의 제조방법.
- 제 5항에 있어서,상기 도전성 장벽막은 TiO2 , TaO2 및 이들이 조합된 물질에서 선택되는 하나로 이루어진 상전이 메모리소자의 제조방법.
- 제 1항에 있어서,상기 제1전극 및 상기 제2전극은 동일 물질로 형성되거나, 상기 제1전극보다 상기 제2전극은 비저항이 높은 물질로 형성되는 상전이 메모리소자의 제조방법.
- 제 1항에 있어서,상기 층간절연막을 형성하기 전에,상기 기판 상에 워드라인들을 형성하고,상기 워드라인들을 구비하는 반도체 구조체를 형성하되, 상기 반도체구조체는 제1절연막으로 커버되고,상기 반도체구조체에 연결되되, 상기 제1절연막 관통시켜 상기 예비전극과 연결되는 플러그를 형성하는 것을 더 포함하는 상전이 메모리소자의 제조방법.
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| KR1020080128769A KR20100070155A (ko) | 2008-12-17 | 2008-12-17 | 다중 전극막을 갖는 상전이 메모리소자 제조방법 |
Applications Claiming Priority (1)
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ID=42368021
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| KR (1) | KR20100070155A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2500694A (en) * | 2012-03-30 | 2013-10-02 | Ibm | Phase-change memory cell |
| CN105552217A (zh) * | 2014-10-30 | 2016-05-04 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器及其形成方法 |
-
2008
- 2008-12-17 KR KR1020080128769A patent/KR20100070155A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2500694A (en) * | 2012-03-30 | 2013-10-02 | Ibm | Phase-change memory cell |
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