KR20100027947A

KR20100027947A - 감소된 ｓｅｃｃｏ 결함 밀도를 갖는 반도체-온-절연체 기판의 제조 방법

Info

Publication number: KR20100027947A
Application number: KR1020090043531A
Authority: KR
Inventors: 루시아나 카펠로; 올레그 코논척; 에릭 네이레; 알렉상드라 아바디; 발터 슈바르젠바흐
Original assignee: 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스
Priority date: 2008-09-03
Filing date: 2009-05-19
Publication date: 2010-03-11
Also published as: EP2161741A1; CN101667553B; TWI498972B; US20100052092A1; EP2161741B1; CN101667553A; KR101623968B1; JP2010062532A; JP5745753B2; US7947571B2; SG159436A1; TW201011833A

Abstract

본 발명은 반도체-온-절연체(semiconductor on insulator) 기판에 관한 것이고, 구체적으로, 실리콘-온-절연체(silicon on insulator) 기판을 제조하는 방법에 관한 것으로, 소스 기판을 제공하는 단계, 상기 소스 기판 내부에 원자종(atomic species)을 주입하여 소정의 분할(splitting) 영역을 제공하는 단계; 상기 소스 기판을 핸들 기판에, 바람직하게는 본딩에 의해, 부착하는 단계; 상기 소정의 분할 영역에서 소스-핸들 결합체로부터 상기 소스 기판의 잉여 부분(remainder)을 분리함으로써, 상기 소스 기판의 소자 막을 상기 핸들 기판 상으로 이송(transfer)하는 단계; 및 상기 소자 막의 박형화 단계를 포함한다. ㎠ 당 100 이하의 감소된 SECCO 결함 밀도를 갖는 반도체-온-절연체 기판들을 얻기 위하여, 상기 주입은 ㎠ 당 2.3 × 10¹⁶ 원자들 이하의 주입량(dose)으로 수행되고, 상기 박형화는 925 ℃ 이하의 온도에서의 산화 단계를 포함한다.

Description

감소된 ＳＥＣＣＯ 결함 밀도를 갖는 반도체-온-절연체 기판의 제조 방법{Method for fabricating a semiconductor on insulator substrate with reduced SECCO defect density}

본 발명은 반도체-온-절연체(SeOI, semiconductor on insulator) 기판, 구체적으로, 실리콘-온-절연체(SOI, silicon on insulator) 기판을 제조하는 방법에 관한 것으로, 소스 기판을 제공하는 단계, 상기 소스 기판 내부에 소정의 분할(splitting) 영역을 제공하는 단계, 상기 소스 기판을 핸들 기판에 바람직하게는 본딩(bonding)으로 부착하는 단계, 상기 소정의 분할 영역에서 상기 소스 핸들 결합체(compound)로부터 상기 소스 기판의 잉여 부분(remainder)을 분리(detach)함으로써 상기 소스 기판의 소자 막을 상기 핸들 기판 상으로 이송하는 단계, 및 상기 소자 막의 박형화(thinning) 단계를 포함한다.

상술된 실리콘-온-절연체 기판과 같은 이러한 반도체-온-절연체 기판들은 어느 정도의 서로 다른 결함들을, 예를 들어, 결정 결함들, 점 결함들, 금속 오염 등을 나타낸다. 그 중 한 가지 특정한 종류의 결함은 소위 SECCO 결함이다. 과거에는, 이러한 결함들은, 그 수가 일반적인 SOI 어플리케이션들, 예를 들어, 논리 회 로들 용도로는 충분히 낮았기 때문에 중요하게 여겨지지 않았다. 그러나, SOI 기술에 관한 새로운 어플리케이션들, 예를 들어, 메모리 소자들의 출현과 함께, 반도체-온-절연체 기판들은 ㎠ 당 100 이하의 SECCO 결함 레벨을 가지고 제공될 필요가 있는데, 지금까지 이 값은 약 5배나 더 높은 인자(factor)였다.

도 1은 SOI 구조들 내의 SECCO 결함들을 결정하는 표준 공정을 나타내는데, 이것은 L.F.Giles, A.Nejim, P.L.F.Hemment, Vacuum 43, 297 (1992) 또는 동일한 저자들에 의해 Materials Chemistry and Physics 35 (1993) 129-133에서 설명된 바 있다.

SECCO 결함들의 밀도(concentration)는 SECCO 타입의 용액(solution)에 의하여 그것들을 표시함으로써 결정될 수 있고, 그 용액의 구성은 상술된 문서들로부터 알 수 있다.

실리콘 웨이퍼(7) 상에 예를 들어, 2000 Å 의 두께를 가진 소자 막(3)과 예를 들어, 4000 Å 의 두께를 가진 실리콘 산화막(5)을 포함하는 SOI 기판(1)에서 시작하여, SECCO 타입의 용액에 의하여 결함들을 표시하기 위한 표준 기술은 아래의 A, B 단계들을 포함한다.

A 단계는, 소자 막(3)으로부터 1000 내지 2000 Å 의 실리콘을 식각할 수 있도록 기판(1)을 몇 초 동안, 예를 들어, 10 내지 25 초 동안 SECCO 타입의 용액에 담그고, 이어서 결함들(9)이 있는 자리들(sites)에 대응되는 구멍들(11)이 실리콘 산화막(5) 위까지 열릴 때까지, 소재의 결정 결함들(9)의 위치에서, 이 소자 막(3)을 선택적으로 식각할 수 있도록 좀더 신속하게 SECCO 타입의 용액에 담그는 단계 로 이루어진다.

A 단계의 지속 기간은 제거될 두께에 의존하고, 모든 SECCO 결함들이 확인될 수 있게 되어야 한다. 경험상으로, 소자 막 두께의 적어도 절반이 제거되지만, 더 두꺼운 막들에 대해서는 이것은 훨씬 클 수 있는데, 예를 들어, 1000에서 2000 옹스트롬(Angstroms) 사이의 두께를 가진 소자 막들의 경우에는 500 또는 400 옹스트롬만 남는다. 한편, (800 옹스트롬 또는 500 옹스트롬 이하의) 매우 얇은 소자 막들에 대해서는, 그 두께의 절반보다 적게 제거해도 충분할 것인데 이는 그 전에 SECCO 결함들이 드러나기 때문이며, 다시 말해, 그 두께의 절반이 식각되기 전에도 SECCO 결함들은 소자 막을 관통한다.

B 단계는, 전 단계에서 생성된 구멍들(11)을 유전막(5) 안에서 넓혀서 식각하기 위해, 기판(1)을 플루오르화 수소산(hydrofluoric acid) 용액에 담그는 단계로 이루어진다.

이 처리 후에, 남아있는 구멍들(11)은 그것들이 현미경 밑에 놓여 카운트될(counted) 수 있을 만큼 충분히 크다. 소정의 잔여 소자 막(3) 두께에서, 결함 밀도는 안정화되고, 이 두께에서 시작하는 원래의 막 내부에 있던 모든 결함들이 시각화되었음을 나타내는 어떤 상한 값에 도달하는 것으로 보인다. 표준 반도체-온-절연체 기판들의 경우에, 약 500 Å 의 잔여 소자 막(3) 두께에서, 또는 최신 기판들의 경우에는 약 300 Å 의 잔여 소자 막(3) 두께에서 안정화가 이루어진다. 실제로, SECCO 결함들이 있는 구역에서의 소자 막(3)은 SECCO 결함들이 없는 구역에서의 정상적인 소자 막에 비해 대략적으로 두 배 빨리 식각되는 것으로 보인다.

미국 특허 출원 공개 번호 제2005/0208322는 결함들의 제거를 다루는 반도체-온-절연체 기판의 제조 방법을 개시한다. 제안된 공정은 결함들의 수를 줄이기 위해 소스 기판에서 핸들 기판 상으로 반도체 소자 막을 이송하는 추가적인 단계들을 포함하는 SmartCut^TM 타입의 공정이다. 이러한 추가적인 단계들은 소자 막의 일부를 산화물(이는 제거된다)로 변형시키는 희생 산화 단계와, 뒤이어 연마 단계를 포함한다. 이 단계들로써, 표면 영역들의 결함들은 제거될 수 있다. 그러나, 이러한 연마 단계는 추가적인 결함들을 도입시키고, 추가적인 결함들은 이어서 반도체 소자 막의 표면 부분을 산화시키고 산화된 부분들을 제거하는 이차 희생 산화 단계에 의해 제거된다. 이러한 방법으로, SECCO 결함들이 ㎠ 당 약 500개의 결함들의 범위 내로 달성될 수 있다. 그러나, 이러한 방법은 추가적인 공정 단계가 필요하고, 또한, ㎠ 당 100개의 결함들의 또는 그 이하의 결합 레벨들을 달성하는 것이 불가능하다는 불리한 점을 가진다.

연마 단계를 포함하지 않는 다른 SOI 제조 공정들이 제안되어 왔다. 미국 특허 출원 공개 번호 제2005/0026426호는 화학적 기계적 연마가 요구되지 않도록 높은 빈도의 거칠기(high frequency roughness)를 최소화하는 열처리를 제안한다. 이러한 타입의 공정은, 구체적으로, "안정화 산화 어닐(anneal)"로 알려진, 실리콘 산화물 층에 의해 보호되는 소자 막을 가지는 실리콘-온-절연체 기판의 고온 어닐링을 포함한다. 그러나, 이러한 타입의 길고 높은 온도의 어닐링은 슬립(slip) 선들과 같은 다른 타입들의 결함들을 생성할 수 있다. 나아가, 이러한 종류의 어닐 링 단계들은 고온들을 유지할 수 있는 퍼니스들(furnaces)을 필요로 하는데, 이것들은 상대적으로 비싸고, 오염이라는 면에서 제어하기 어렵다.

이러한 알려진 공정들은 여전히 ㎠ 당 100 개보다 나은 SECCO 결함 밀도들로 이끌지 못하며, 1000 Å 이하의 소자 막들의 경우에는, 상술된 방법들은 만족스러운 결과들을 내놓지 않는 것으로 보인다. 그러한 점으로부터 출발하여, 본 발명의 목적은 ㎠ 당 100 개 이하의 결함들의 SECCO 결함 밀도가 달성 가능하고, 상대적으로 얇은 소자 막들에 적용될 수 있는 반도체-온-절연체 웨이퍼 제조 방법을 제공하는데 있다.

본 발명의 목적은 ㎠ 당 100개 이하의 결함들의 SECCO 결함 밀도가 달성 가능하고, 상대적으로 얇은 소자 막들에 적용될 수 있는 반도체-온-절연체 웨이퍼 제조 방법을 제공하는데 있다.

이러한 목적은 청구항 제1항에 따른 방법으로 달성된다. 따라서, 본 방법은 소스 기판을 제공하는 단계, 상기 소스 기판 내부에 소정의 분할 영역을 제공하는 단계, 상기 소스 기판을 핸들 기판에, 바람직하게는 본딩에 의해 부착하여 소스 핸들 결합체를 형성하는 단계, 상기 소정의 분할 영역에서 상기 소스-핸들 결합체로부터 상기 소스 기판의 잉여 부분을 분리함으로써, 상기 소스 기판의 소자 막을 상기 핸들 기판 상으로 이송하는 단계, 및 상기 소자 막의 박형화 단계를 포함한다. 본 방법은, 상기 소정의 분할 영역은 2.3 × 10¹⁶atoms/cm²이하의 주입량으로 원자종을 주입하여 제공되고, 상기 박형화 단계는 925 ℃ 이하의, 구체적으로 850 ℃와 925 ℃ 사이의, 더욱 구체적으로 850 ℃와 875 ℃ 사이의 온도에서 수행되는 특징을 가진다.

비록 상기 공정 파라미터들 중 각자는 개별적으로 이전에 알려진 것일 수도 있지만, SECCO 결함에서 놀랄 만큼 높은 감소를 이끄는 것은 상기 공정 파라미터들의 특수한 결합인 것으로 보여지는데, 구체적으로, 1000 Å 이하의 최종 소자 막 두께에 대하여, ㎠ 당 100개의 결함들 이하까지, 또는 심지어 ㎠ 당 50개의 결함들 이하까지 떨어진다.

청구된 온도 영역(temperature regime)에서는, 처리량과 SECCO 결함 밀도들 사이에 바람직한 균형이 이루어질 수 있다. SECCO 결함 밀도를 좀더 줄이는 데에 관심이 있는 경우에는, 바람직한 온도 범위들은 900 ℃ 이하, 더욱 구체적으로 850 ℃ 이하이다.

바람직하게는, 본 발명은 상기 박형화 단계를 수행하기 전에 및/또는 수행한 후에 열처리 단계를 포함할 수 있다. 좀더 바람직하게는, 상기 열처리 단계는 적어도 1200 ℃의, 구체적으로, 약 1250 ℃의 온도에서 적어도 30초 동안의, 바람직하게는 30에서 90초 사이 동안의, 더욱 구체적으로 45에서 75초 사이 동안의 급속 열처리일 수 있다. 이러한 급속 열처리 단계는 표면 거칠기의 감소를 이끌 뿐 아니라, 상술한 공정 파라미터들과 조합을 이룰 경우에 SECCO 결함에 대한 상승 효과들이 생겨 SECCO 결함들의 수가 더욱 더 감소될 수 있다는 점이 관찰되었다.

변형된 실시예에 따르면, 열처리 단계는 1000 ℃에서 1200 ℃의 온도 범위에서 적어도 10분의 퍼니스 어닐(furnace anneal)일 수 있다. 이러한 열처리 단계로써, 표면 거칠기가 줄어들 수 있을 뿐 아니라, 나아가 SECCO 결함 밀도도 최적화될 수 있다.

유익하게는, 열처리 단계는 비산화성 분위기(non-oxidizing atmosphere) 아래에서, 구체적으로 아르곤(Ar) 아래에서 수행될 수 있다. 이러한 분위기 아래에서, 표면 거칠기뿐 아니라, SECCO 결함들의 더 나은 최적화가 관찰되어 왔다.

유익한 실시예에 따르면, 열처리 단계는 둘 또는 그 이상의 연속적인 급속 열처리 단계들을 포함할 수 있다. 한번의 긴 실행에 비교하면, 여러 번의 짧은 급속 열처리 실행에 의해 더 나은 어닐링 결과들이 얻어진다.

유익하게는, 상기 소정의 분할 영역은 1.4 × 10¹⁶ atoms/cm² 또는 그 이하의, 구체적으로 1.2 × 10¹⁶ atoms/cm²에서 1.4 × 10¹⁶atoms/cm²의 범위의, 더욱 구체적으로 1.3 × 10¹⁶ atoms/cm²에서 1.4 × 10¹⁶ atoms/cm²의 범위의, 또는/및 0.9 × 10¹⁶ atoms/cm²또는 그 이하의, 구체적으로 0.7 × 10¹⁶ atoms/cm²에서 0.9 × 10¹⁶ atoms/cm²의 범위의, 더욱 구체적으로, 0.8 × 10¹⁶ atoms/cm²에서 0.9 × 10¹⁶ atoms/cm²의 범위의 주입량으로 헬륨 및 수소 이온들을 각각 이용하여 달성될 수 있다. 이러한 공정 조건들 아래에서, 더욱 감소된 SECCO 결함 밀도가 달성될 수 있다. 구체적으로, 서로 다른 두 종류의 이온들의 조합은 SECCO 결함들의 감소에 역할을 한다.

바람직한 실시예에 따르면, 상기 주입은 헬륨에 대하여 49 keV 또는 그 이하의 에너지에서 수행될 수 있다. 상기 이온들, 구체적으로, 헬륨 이온들의 에너지를 49 keV 또는 그 이하로 줄이는 것은 SECCO 결함 밀도에서 더 나은 감소를 나타내왔다.

바람직하게는, 상기 박형화 단계는 적어도 제1 박형화 단계 및 제2 박형화 단계를 포함할 수 있다. 열 산화 및 환원(des-oxidation)에 의한 박형화의 경우에, 상기 박형화 단계를 둘 또는 그 이상의 구분되는 단계들로 분리하는 것은 단 한 차례의 박형화 단계와 비교하여, SECCO 결함들의 양에 대하여 보다 나은 결과들을 보여준다. 이러한 결과는, 급속 열처리 단계가 두 박형화 단계들 사이에서 수행될 때에 더욱 향상될 수 있다.

바람직하게는, 온도 처리는 상기 제1 박형화 단계 및 상기 제2 박형화 단계 후에 각각 수행될 수 있다. 다시 한번, 표면 거칠기 값이 최적화될 수 있을 뿐 아니라, 동시에, SECCO 결함들이 박형화 단계와 온도 처리 단계의 결합에 의해 감소될 수 있다.

바람직하게는, 박형화는 상기 소자 막을 산화하는 단계를 포함한다. 그러므로, 본 발명의 맥락(context)에서 박형화는, 이송된 소자 막의 일부를 산화에 의해 소모시킴으로써 이루어질 수 있다. 본 공정에서 나중 단계에서, 제거 단계가 수행되어, 산화된 영역을 적절한 공정, 예를 들어, 식각으로 제거할 수 있다.

바람직하게는, 상기 소자 막의 두께 감소는 상기 제1 박형화 단계보다 상기 제2 박형화 단계에서 더 클 수 있다. 이와 같이 함으로써, 특히 급속 열처리 단계가 두 박형화 단계들 사이에서 수행될 경우에, 상기 SECCO 결함 밀도가 더욱 감소되는 것으로 보여진다.

변형 실시예에 따르면, 상기 박형화 단계는 습식 식각, 건식 식각 및 염산(HCl) 및 수소(H) 하의 식각 중 적어도 하나에 의해 달성될 수 있다. 상기 습식 식각이 일반적으로 실온에서 수행되는 반면, 상기 건식 식각 및 염산 및 수소 하의 식각은 925 ℃ 이하의, 예를 들어, 900 ℃와 925 ℃ 사이의 온도에서 수행된다. 그러므로, 여기서, 이 공정은 다소 낮은 온도들에서 수행될 수도 있다.

바람직하게는, 상기 소자 막은 상기 박형화 단계 후에 1000 Å 이하의 두께를 가질 수 있다. 이미 상술된 바와 같이, 종래 기술의 공정들은 1000 Å 의 얇은 소자 막들 또는 얇아진 소자 막들에 대해 충분히 낮은 SECCO 결함 밀도들을 이끌 수 없었으나, 서로 다른 공정 파라미터들의 유익한 결합은 1000 Å 및 그 이하의 매우 얇은 소자 막들에서도 줄어든 SECCO 결함들을 이끈다.

본 발명의 목적은 또한 구체적으로, 상술된 방법들 중 하나에 따라 제조된 실리콘-온-절연체 웨이퍼로써 달성된다.

상술된 실시예에 따른 본 발명의 방법은, SECCO 결함들에서 중대한 감소를, 즉, ㎠ 당 100개의 결함들 보다 낮은 또는 심지어 ㎠ 당 50개의 결함들보다 낮은 밀도를 이끄는 상승 효과들이 발생하도록 각 공정 단계가 최적화되는 이점을 가진다. 이러한 최적화는 이송된 막의 두께를 줄일 때에, 낮은 이온 주입 밀도의 선택 및 낮은 산화 온도의 선택으로 이루어진다. 또한, 급속 열처리의 특별한 공정 파라미터들도 또한 SECCO 결함 밀도의 감소를 이끈다. 나아가, 박형화를 두 개의 별개의 단계들로 분리하는 것은 SECCO 결함들을 낮게 유지하는 것을 더욱 도와준다. 이러한 공정 파라미터의 혼합도 추가로 가능하여 1000 Å 이하의 소자 막들이 상술된 낮은 SECCO 결함 밀도로 제공될 수 있다.

본 발명은 첨부된 도면들과 함께 상세하게 설명될 것이다.

도 1은 종래의 SECCO 결함을 결정하는 공정을 나타낸다.

도 2a 내지 2h는 본 발명의 일 실시예에 따른 감소된 SECCO 결함 밀도를 갖는 반도체-온-절연체 기판의 제조 방법을 나타낸다.

도 2a는 소스 기판(21)을, 여기서는 예를 들어, 300 mm의 실리콘 웨이퍼인 실리콘 웨이퍼를 나타내는데, 실리콘 베이스(23) 및 실리콘 산화막(25)을 포함하며, 실리콘 산화막(25)은 자연적인 실리콘 산화막이지만, 또한 증착된 또는 인공적으로 성장된 실리콘 산화막 또는 다른 어떤 적절한 유전체 막일 수 있다.

본 발명에 따르면, 원자종(atomic species), 여기서 헬륨 및 수소 이온들의 혼합물은 2.3 × 10¹⁶ atoms/㎠를 넘지 않는 주입량(dose)으로 주입된다. 본 발명의 유익한 변형에 따르면, 헬륨 이온들은 1.4 × 10¹⁶ atoms/㎠의 주입량으로 주입되고, 수소 이온들은 0.9 × 10¹⁶ atoms/㎠의 주입량으로 주입된다. 이온들의 에너지는, 본 실시예에 따르면, 헬륨에 대해서는 49 keV이고, 수소에 대해서는 32 keV이다. 이것은 약 2450 Å 의 깊이의 주입으로 이어진다. 도 2b에서 일련의 화살표들로 지시된 이온들의 주입은 소스 기판(21) 내부에, 여기서는 실리콘 베이스(23) 내부에서 소스 기판(21)의 주된 표면과 실질적으로 평행한, 소정의 분할(splitting) 영역(27)의 형성으로 이어진다.

이어서, 도 2c에 나타난 바와 같이, 소스 기판(21)은, 바람직하게는 산화막(23)을 통해 본딩하여, 핸들 기판(29)에 부착되어 소스-핸들 결합체를 형성하는 데, 본 예에서 핸들 기판은 유전 막(dielectric layer)을 가지는 또는 가지지 않는 300 mm의 실리콘 웨이퍼이다. 실리콘 웨이퍼 대신에, 다른 적절한 핸들 기판(29)이 이용될 수 있다.

열에너지 또는 기계적 에너지를 제공함으로써, 소정의 분할 영역(27)(도 2C)은 더욱 약화되고, 이것은 도 2d에 도시된 바와 같이, 소스 기판(21)의 잉여 부분(remainder)(31)의 완전한 분리, 및 소자 막(33)과 유전체 막(23)의 핸들 기판(29) 상으로의 이송을 차례로 이끈다. 전달된 막들은 약 2450 Å 의 전달된 두께를 가지며, 중간 웨이퍼 생성물에 상응한다. 제조 공정의 박형화 단계들 후에, 최종 소자 막은 예를 들어, 1000 또는 800 Å 또는 그 이하로 더욱 얇아진다. 그리하여, 이것은 최종 웨이퍼 생성물에 상응한다.

다음 공정 단계는, 본 발명에 따르면 925 ℃ 이하의, 구체적으로, 850 ℃과 925 ℃ 사이의, 더욱 구체적으로, 850 ℃과 875 ℃ 사이의 온도에서 수행되는 희생 산화로 이루어진다. 본 단계의 목적은 이송된 소자 막(33)의 실리콘의 일부를 실리콘 산화물(35)로 변형하여 소자 막의 두께를 줄이는 데에 있다. 그리하여, 그렇게 함으로써, 이송된 소자 막(37)의 실리콘 부분은 더욱 얇아진다(도 2e를 참조). 일반적으로 800 Å 의 소자 막(33)이 이 단계 동안에 변형된다. 처리량이 부차적인 역할(secondary role)을 담당하는 경우에는, 이 공정을 900 ℃ 이하에서, 구체적으로, 850 ℃ 이하에서 수행하는 것도 가능하다.

희생 산화를 대신하여 또는 희생 산화에 부가하여, HCl 및 H 분위기(atmosphere) 하에서 식각 단계를 수행하여 소자 막을 부분적으로 제거하는 것도 또한 가능하다.

이어서, 급속 열처리(rapid thermal anneal) 단계가 수행되는데, 이것은 거칠기를 줄이는 역할을 한다. 본 실시예에 따르면, 급속 열처리는 적어도 1200 ℃의, 구체적으로, 약 1250 ℃의 온도에서, 적어도 30 초 동안에, 바람직하게는 30에서 90 초 사이 동안에, 더욱 구체적으로, 45에서 75 초 사이 동안에 수행된다.

다음 단계로써, 산화막(35)은 예를 들어, HF 용액을 이용하는 식각과 같은 표준 공정으로써 제거된다. 이것은 도 2f에 도시된 바와 같은 상황으로 이어지는데, 여기서 그 구조는 베이스(29)와, 이송된 산화막(23) 및 박형화된 소자 막(37)을 포함한다.

이어서, 제2 산화 단계가 산화에 의해 수행되는데, 이것은 이미 박형화된 소자 막(37)의 부분적 소모를 이끌고, 소모된 부분은 산화물(39)로 변환되어, 남아있는 박형화된 소자 막(41)은 이제 1000 Å 또는 그 이하의 두께를 가진다. 또한, 이 산화 단계는 925 ℃ 이하에서 수행된다.

이어서, 다시, 급속 열처리가 1200 ℃에서, 구체적으로, 1250 ℃에서, 적어도 30 초 동안, 구체적으로 30에서 90 초 동안, 더욱 구체적으로 45에서 75 초 동안, 바람직하게는 아르곤 분위기 및/또는 헬륨 분위기 및/또는 수소 분위기 하에서 수행된다. 최종적으로, 산화막(39)을 제거하기 위하여 추가적인 제거 단계가 수행되어, 도 2h에 도시된 바와 같이, 유전 막(23) 및 베이스(29) 상에 박형화된 소자 막(41)을 포함하는 최종 구조를 얻는다.

본 발명의 개념으로부터 벗어나지 않고, 제1 실시예에 따른 본 발명은 후술되는 변형들 하에서 수행될 수 있다. 우선 첫째로, 각 산화 후에 단 한번의 급속 열처리를 수행하는 대신에, 적어도 두 번 또는 그 이상의 급속 열처리들을 연속하여 수행하는 것은 더욱 유익하다. 또 다른 실시예에 따르면, 열처리 단계는 아르곤 분위기에서 1000에서 1200 ℃의 온도 범위에서 수행되는 적어도 10 분의 퍼니스 어닐일 수 있다. 또 다른 변형에 따르면, 박형화 단계로서의 산화는 습식 식각, 건식 식각 또는 HCl 및 H 하에서의 식각에 의해 대체될 수 있다.

상기 제1 실시예 또는 상기 여하한 변형들을 단독으로 또는 결합하여 수행함으로써, ㎠ 당 100개 이하의, 구체적으로 ㎠ 당 50개 이하의 SECCO 결함 밀도들이 제조되고, 적은 양의 SECCO 결함들이 예를 들어, 300 mm 웨이퍼들에 기초한 큰 직경의 기판들에 대해 관찰되어 왔다. 그 결과, 이러한 종류의 기판을 메모리 소자들에 대해서도 이용하는 것이 가능하게 된다.

도 1은 종래의 SECCO 결함을 결정하는 공정을 나타낸다.

도 2A 내지 2H는 감소된 SECCO 결합 밀도를 갖는 반도체-온-절연체 기판을 제조하는 본 방법 발명의 일 실시예를 나타낸다.

Claims

반도체-온-절연체(semiconductor on insulator) 기판, 특히, 실리콘-온-절연체(silicon on insulator) 기판의 제조 방법으로서,

소스(source) 기판을, 바람직하게는 단결정(mono-crystalline) 소스 기판을 제공하는 단계;

상기 소스 기판 내부에 소정의 분할(splitting) 영역을 제공하는 단계;

상기 소스 기판을 핸들(handle) 기판에, 바람직하게는 본딩(bonding)에 의해 부착하여 소스-핸들 결합체(compound)를 형성하는 단계;

상기 소정의 분할 영역에서 상기 소스-핸들 결합체로부터 상기 소스 기판의 잉여 부분(remainder)을 분리함으로써, 상기 소스 기판의 소자 막(device layer)을 상기 핸들 기판 상으로 이송하는 단계;

상기 소자 막의 박형화 단계를 포함하고,

상기 소정의 분할 영역은 2.3 × 10¹⁶ atoms/㎠ 이하의 주입량(dose)으로 원자종(atomic species)을 주입하여 제공되고, 상기 박형화 단계는 925 ℃ 이하의, 구체적으로 850 ℃와 925 ℃ 사이의, 더욱 구체적으로 850 ℃와 875 ℃ 사이의 온도에서 수행됨으로써, ㎠ 당 100개의 결함들 이하의, 구체적으로 ㎠ 당 50개의 결함들 이하의 SECCO 결함 밀도(density)가 달성되는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제1항에 있어서,

상기 박형화 단계를 수행하기 전에 및/또는 수행한 후에 열처리 단계를 더 포함하는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제2항에 있어서,

상기 열처리 단계는 적어도 30초 동안의, 바람직하게는 30에서 90초 사이 동안의, 더욱 구체적으로 45에서 75초 사이 동안의 급속 열처리(RTA, rapid thermal anneal)인 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제3항에 있어서,

상기 급속 열처리는 적어도 1200 ℃의, 구체적으로, 약 1250 ℃의 온도에서 수행되는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제2항에 있어서,

상기 열처리 단계는 적어도 10분의 퍼니스 어닐(furnace anneal)인 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제5항에 있어서,

상기 온도는 1000 ℃에서 1200 ℃의 범위인 것을 특징으로 하는 반도체-온- 절연체 기판의 제조 방법.
제2항 내지 제6항 중 어느 하나의 항에 있어서,

상기 열처리 단계는 비산화성 분위기(non-oxidizing atmosphere) 아래에서, 구체적으로 아르곤(Ar) 및/또는 수소(H) 아래에서 수행되는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제2항 내지 제7항 중 어느 하나의 항에 있어서,

상기 열처리 단계는 둘 또는 그 이상의 연속적인 급속 열처리 단계들을 포함하는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제1항 내지 제8항 중 어느 하나의 항에 있어서,

상기 소정의 분할 영역을 제공하는 단계는 1.4 × 10¹⁶ atoms/cm² 또는 그 이하의, 구체적으로 1.2 × 10¹⁶ atoms/cm²에서 1.4 × 10¹⁶atoms/cm²의 범위의, 더욱 구체적으로 1.3 × 10¹⁶ atoms/cm²에서 1.4 × 10¹⁶ atoms/cm²의 범위의, 또는/및 0.9 × 10¹⁶ atoms/cm² 또는 그 이하의, 구체적으로 0.7 × 10¹⁶ atoms/cm²에서 0.9 × 10¹⁶ atoms/cm²의 범위의, 더욱 구체적으로, 0.8 × 10¹⁶ atoms/cm²에서 0.9 × 10¹⁶ atoms/cm²의 범위의 주입량으로 헬륨 및/또는 수소 이온들을 이용하여 달성되는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제1항 내지 제9항 중 어느 하나의 항에 있어서,

상기 주입은 49 keV 또는 그 이하의 에너지에서 수행되는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제1항 내지 제10항 중 어느 하나의 항에 있어서,

상기 박형화 단계는 적어도 제1 박형화 단계 및 제2 박형화 단계를 포함하는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제11항에 있어서,

온도 처리는 상기 제1 박형화 단계 후에 그리고 상기 제2 박형화 단계 후에 각각 수행되는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제11항 또는 제12항에 있어서,

급속 열처리(RTA) 단계는 제1 박형화 단계와 제2 박형화 단계 사이에 수행되는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제11항 내지 제13항 중 어느 하나의 항에 있어서,

상기 소자 막의 두께 감소는 상기 제1 박형화 단계보다 상기 제2 박형화 단계에서 더 큰 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제1항 내지 제4항 중 어느 하나의 항에 있어서,

상기 박형화 단계는 상기 소자 막의 산화를 포함하는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제1항 내지 제4항 중 어느 하나의 항에 있어서,

상기 박형화 단계는 습식 식각, 건식 식각 및 염산(HCl) 및 수소(H) 하의 식각 중 적어도 하나에 의해 달성되는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제1항 내지 제6항 중 어느 하나의 항에 있어서,

상기 소자 막은 상기 박형화 단계 후에 1000 Å 이하의, 구체적으로 800 Å 이하의 두께를 가지는 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
제1항 내지 제7항 중 어느 하나의 항에 있어서,

상기 소스 기판 및 상기 핸들 기판은 300 mm 기판인 것을 특징으로 하는 반도체-온-절연체 기판의 제조 방법.
실리콘-온-절연체 웨이퍼로서, 구체적으로 제1항 내지 제8항 중 어느 하나의 항에 따라 제조되고, 소자 막, 절연 막 및 핸들 기판을 포함하고,

상기 소자 막은 ㎠ 당 100개의 결함들 이하의, 구체적으로 ㎠ 당 50개의 결함들 이하의 SECCO 결함 밀도를 나타내는 것을 특징으로 하는 실리콘-온-절연체 웨이퍼.