Nothing Special   »   [go: up one dir, main page]

KR20090131821A - 미세 패턴 형성 방법 - Google Patents

미세 패턴 형성 방법 Download PDF

Info

Publication number
KR20090131821A
KR20090131821A KR1020080057763A KR20080057763A KR20090131821A KR 20090131821 A KR20090131821 A KR 20090131821A KR 1020080057763 A KR1020080057763 A KR 1020080057763A KR 20080057763 A KR20080057763 A KR 20080057763A KR 20090131821 A KR20090131821 A KR 20090131821A
Authority
KR
South Korea
Prior art keywords
pattern
mask
film
forming
coating
Prior art date
Application number
KR1020080057763A
Other languages
English (en)
Inventor
노진태
황기현
김진균
최시영
구본영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080057763A priority Critical patent/KR20090131821A/ko
Publication of KR20090131821A publication Critical patent/KR20090131821A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 소자의 제조에서 미세 패턴의 형성 방법으로, 기판 상에 제1 마스크막을 형성한다. 상기 제1 마스크막 상에 코팅막 패턴을 형성한다. 상기 코팅막 패턴의 측벽에 스페이서 형상의 제2 마스크 패턴을 형성한다. 상기 코팅막 패턴을 제거한다. 다음에, 상기 제2 마스크 패턴을 이용하여 상기 제1 마스크막을 식각함으로써 제1 마스크 패턴을 형성한다. 상기 공정을 수행하면, 미세한 선폭을 갖는 마스크 패턴을 형성할 수 있다.

Description

미세 패턴 형성 방법{Method of forming fine pattern in a semiconductor device fabricating}
본 발명은 반도체 소자의 제조에서 미세 패턴의 형성 방법에 관한 것으로써, 보다 상세하게는, 사진 공정에 의해 형성되는 패턴보다 더 좁은 선폭을 갖는 마스크 패턴의 형성 방법에 관한 것이다.
최근, 반도체 소자가 고집적화됨에 따라 반도체 소자 내에 포함된 패턴의 선폭은 더욱 미세해지고 있다. 따라서, 반도체 소자의 제조 시에 보다 미세한 패턴의 형성을 위하여, 셀프 얼라인먼트 더블 패터닝(self alignment double patterning : 이하, 'SADP'라 한다) 공정 등이 개발되고 있다. 상기 SADP 공정은 더블 패터닝을 수행함으로써 사진 공정에 의해 형성되는 마스크 패턴보다 좁은 선폭을 갖는 마스크 패턴을 형성하고, 이를 이용하여 미세 패턴을 형성하는 공정이다.
상기 SADP 공정에 의하면, 마스크 패턴을 형성하기 위하여 2회의 패터닝 공정이 요구되므로 상기 마스크 패턴을 형성하기 위한 공정이 매우 복잡하다. 그러므로, 상기 마스크 패턴을 형성하는데 소요되는 시간 및 비용이 증가하게 된다.
또한, 상기 SADP 공정을 적용하여 높은 종횡비를 갖는 패턴 또는 콘택을 형 성하기 위해서는 상기 마스크 패턴의 종횡비도 매우 높아져야 한다. 그러나, 상기 SADP 공정을 통해 높은 종횡비를 갖는 마스크 패턴을 형성할 때 상기 마스크 패턴이 쓰러지는 등의 문제가 빈번히 발생하게 된다.
더구나, 상기 SADP 공정에 의하면, 상기 마스크 패턴을 형성하기 위하여 수 회의 증착, 식각 및 연마 공정이 수행되어야 하기 때문에 상기 마스크 패턴이 원하는 측벽 프로파일을 갖기가 어렵다.
본 발명의 목적은 공정이 간소화되고 불량 발생 요인이 감소되는 미세 패턴의 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 양태에 의한 미세 패턴 형성 방법으로, 기판 상에 제1 마스크막을 형성한다. 상기 제1 마스크막 상에 코팅막 패턴을 형성한다. 상기 코팅막 패턴의 측벽에 스페이서 형상의 제2 마스크 패턴을 형성한다. 상기 코팅막 패턴을 제거한다. 다음에, 상기 제2 마스크 패턴을 이용하여 상기 제1 마스크막을 식각함으로써 제1 마스크 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 기판 상에 피 식각막을 형성하는 공정이 더 수행될 수 있다.
본 발명의 일 실시예에서, 상기 코팅막 패턴을 형성하기 위하여, 상기 제1 마스크막 상에 코팅막을 스핀 코팅한다. 상기 코팅막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 이용하여 상기 코팅막을 식각함으로써 코팅막 패턴을 형성한다.
상기 코팅막 패턴은 탄소를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 마스크 패턴은 제1 마스크막과 식각 선택비를 갖는 물질을 이용하여 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제2 마스크 패턴을 형성하기 위하여, 상기 코팅막 패턴 및 상기 제1 마스크막 표면을 따라 제2 마스크막을 형성한다. 다음에, 상기 제2 마스크막을 이방성으로 식각하여 스페이서 형상의 제2 하드 마스크 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 제2 마스크막을 형성하기 위한 증착 공정은 상기 코팅막 패턴의 경화 온도보다 낮은 온도에서 수행될 수 있다.
본 발명의 일 실시예에서, 상기 제2 마스크막을 형성하기 위한 증착 공정은 200 내지 450℃의 온도에서 수행될 수 있다.
본 발명의 일 실시예에서, 상기 제2 마스크막은 인시튜로 보론이 도핑된 폴리실리콘 물질로 형성될 수 있다. 상기 보론 도핑된 폴리실리콘 물질을 형성하기 위한 증착 공정에서 사용할 수 있는 실리콘 소오스의 예로는 SiH4, Si2H6, Si3H8등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 또한, 상기 증착 공정에서 사용할 수 있는 보론 소오스의 예로는 BCl3 , B2H6 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
본 발명의 일 실시예에서, 상기 제2 마스크막은 인시튜로 보론이 도핑된 실리콘 게르마늄 물질로 형성될 수 있다. 상기 보론 도핑된 실리콘 게르마늄 물질을 증착하기 위한 증착 공정에서, 상기 보론 도핑된 폴리실리콘 물질을 형성하기 위한 증착 공정에서 사용할 수 있는 실리콘 소오스의 예로는 SiH4, Si2H6, Si3H8등을 들 수 있다. 상기 증착 공정에서 사용할 수 있는 보론 소오스의 예로는 BCl3, B2H6 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 또한, 상기 증착 공정 에서 사용할 수 있는 게르마늄 소오스의 예로는 GeH4 등을 들 수 있다.
설명한 것과 같이 본 발명의 방법에 의하면 간단한 공정에 의해 미세 패턴을 형성할 수 있다. 따라서, 상기 미세 패턴을 형성하기 위한 공정 비용 및 공정 시간이 감소된다. 이로인해, 저비용으로 고집적화된 반도체 소자를 제조할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특 징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 미세 패턴의 형성 방법을 나타내는 개략적인 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 피 식각막(도시안됨)을 형성한다. 상기 반도체 기판(100)은 단결정 실리콘 기판일 수 있다. 한편, 식각 대상물이 반도체 기판(100)인 경우에는 상기 피 식각막이 형성되지 않는다.
상기 피 식각막 상에 제1 마스크막(102)을 형성한다. 상기 제1 마스크막은 상기 피 식각막과의 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 즉, 상기 제1 마스크막(102)은 피 식각막을 식각할 때 거의 식각되지 않는 물질로 형성되어야 한다. 예를들어, 상기 제1 마스크막(102)으로 사용될 수 있는 물질의 예로는 실리콘 산화물, 실리콘 질화물 등을 들 수 있다. 상기 제1 마스크막(102)은 이들 물질의 단독막으로 형성되는 것이 바람직하다. 본 실시예에서, 상기 제1 마스크막(102)은 실리콘 산화물을 PE-CVD 공정을 통해 증착함으로써 형성될 수 있다.
상기 제1 마스크막(102) 상에 코팅막(104)을 형성한다. 상기 코팅막(104)은 약 99%의 탄소로 이루어진 탄소 스핀 온 하드마스크(C-Spin on hardmask, C-SOH) 물질로 이루어질 수 있다. 구체적으로, 상기 탄소 스핀 온 하드마스크 물질을 상기 제1 마스크막(102) 상에 스핀 코팅한 후, 350 내지 450℃ 정도의 온도에서 베이크하여 경화시킴으로써 상기 코팅막을 형성할 수 있다. 상기 코팅막(104)은 후속 공정을 통해 패터닝됨으로써 제1 마스크막(102)을 패터닝하기 위한 제2 마스크 패턴의 위치 및 높이를 정의한다. 그러므로, 상기 코팅막(104)은 형성하고자하는 제2 마스크 패턴의 높이보다 높거나 또는 형성하고자하는 제2 마스크 패턴의 높이와 동일한 높이를 갖도록 형성된다.
상기 코팅막(104) 상에 반사 방지막(106)을 형성한다. 상기 반사 방지막은 후속에 형성되는 포토레지스트막과 기판 간의 반사를 최소화하기 위하여 제공된다. 상기 반사 방지막은 실리콘 산 질화물을 화학기상증착법에 의해 증착시켜 형성할 수 있다. 그러나, 상기 반사 방지막(106)은 공정을 단순화하기 위하여 생략할 수도 있다.
도 2를 참조하면, 상기 반사 방지막(106) 상에 포토레지스트를 코팅하고, 사진 공정에 의해 상기 포토레지스트를 패터닝함으로써 포토레지스트 패턴(108)을 형성한다.
상기 포토레지스트 패턴(108)은 형성하고자 하는 하드 마스크 패턴들 사이의 간격과 동일한 선폭을 갖는다. 또한, 상기 포토레지스트 패턴(108)은 형성하고자 하는 하드 마스크 패턴의 선폭의 약 3배 정도의 간격으로 서로 이격되게 형성한다.
상기 포토레지스트 패턴(108)은 형성하고자 하는 하드 마스크 패턴들 사이 부위에 위치하여야 한다. 따라서, 상기 포토레지스트 패턴(108)이 형성된 부위의 아래는 하드 마스크 패턴의 사이 부위가 된다.
도 3을 참조하면, 상기 포토레지스트 패턴(108)을 식각 마스크로 사용하여, 상기 반사 방지막(106) 및 코팅막(104)을 순차적으로 이방성 식각한다. 상기 이방성 식각 공정을 통해 상기 제1 마스크막(102) 상에는 코팅막 패턴(104a)이 형성된다.
상기 이방성 식각 공정을 수행할 때, 상기 코팅막(104) 뿐 아니라 상기 포토레지스트 패턴(108) 및 상기 포토레지스트 패턴(108) 아래에 위치한 반사 방지막(106)도 함께 제거된다. 그러므로, 상기 이방성 식각을 통해 코팅막 패턴(104a) 을 형성하면, 상기 포토레지스트 패턴(108) 및 반사 방지막(106)은 거의 제거된다.
이 후, 일부 남아있는 상기 포토레지스트 패턴(108) 및 반사 방지막(106)을 제거한다. 상기 제거 공정 시에 상기 코팅막 패턴(104a)은 제거되지 않도록 하는 것이 바람직하다. 이와는 달리, 상기 포토레지스트 패턴(108) 및 반사 방지막(106)이 상기 이방성 식각 공정에 의해 완전하게 제거되는 경우에는 상기 포토레지스트 패턴(108) 및 반사 방지막(106)을 제거하기 위한 별도의 공정을 수행하지 않아도 된다.
도 4를 참조하면, 상기 코팅막 패턴(104a)의 측벽, 상부면 및 상기 코팅막 패턴(104a)의 사이의 제1 마스크막(102) 상부면을 따라 스페이서막(106)을 형성한다. 상기 스페이서막(110)은 후속 공정을 통해 하드 마스크 패턴을 형성하기 위한 식각 마스크로써 사용된다. 때문에, 상기 제1 마스크막(102)과 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 또한, 상기 스페이서막(110)은 형성하고자 하는 하드 마스크 패턴의 폭과 동일한 두께로 형성하여야 한다.
상기 코팅막 패턴은 열적으로 불안정하므로 상기 스페이서막(110)을 형성할 때 상기 코팅막 패턴(104a)에 열적 버짓이 발생될 수 있다. 때문에, 상기 스페이서막(110)을 형성하기 위한 증착 공정은 상기 코팅막 패턴(104a)을 베이크하는 온도보다 낮은 온도에서 형성되는 것이 바람직하다.
상기 스페이서막(110)이 450℃ 이상의 온도에서 형성하는 경우, 상기 스페이서막(110)을 형성할 때 열적으로 불안정한 상기 코팅막 패턴(104a)이 무너질 수 있다. 그러므로, 상기 스페이서막(110)은 450℃ 이하의 낮은 온도에서 증착되는 것이 바람직하다.
상기와 같이 450℃ 이하의 온도에서 증착할 수 있고, 상기 제1 마스크막(102)과의 식각 선택비를 갖는 물질의 예로는 인시튜 보론 도핑된 폴리실리콘, 인시튜 보론 도핑된 실리콘 게르마늄 등을 들 수 있다. 상기 제1 마스크막(102)은 이들 물질의 단독막으로 형성되는 것이 바람직하다.
구체적으로, 상기 인시튜 보론 도핑된 폴리실리콘으로 이루어지는 스페이서막(110)은 보론 소오스 가스 및 실리콘 소오스 가스를 반응 가스로 사용하는 증착 공정을 통해 형성할 수 있다. 상기 증착은 CVD 공정 또는 ALD 공정을 통해 수행될 수 있다. 상기 증착 공정에서 사용될 수 있는 상기 보론 소오스 가스의 예로는 BCl3, B2H6 등을 들 수 있다. 이들은 단독으로 사용되거나 2 이상을 혼합하여 사용할 수 있다. 또한, 상기 실리콘 소오스 로 사용될 수 있는 가스의 예로는 SiH4, Si2H6, Si3H8 등을 들 수 있다. 이들은 단독으로 사용되거나 2 이상을 혼합하여 사용할 수 있다.
상기 보론 소오스 가스는 200℃ 이하의 저온에서 분해하여 반응을 촉진시킨다. 때문에, 상기 인시튜 보론 도핑된 폴리실리콘막의 경우 300 내지 450℃의 온도에서 증착될 수 있다.
상기 인시튜 보론 도핑된 실리콘 게르마늄으로 이루어지는 스페이서막은 보론 소오스 가스, 실리콘 소오스 가스 및 게르마늄 소오스 가스를 반응 가스로 사용하는 증착 공정을 통해 형성할 수 있다. 상기 증착은 CVD 공정 또는 ALD 공정을 통 해 수행될 수 있다. 상기 증착 시에 사용될 수 있는 보론 소오스 가스의 예로는 BCl3, B2H6 등을 들 수 있다. 이들은 단독으로 사용되거나 2 이상을 혼합하여 사용할 수 있다. 상기 증착 시에 사용될 수 있는 실리콘 소오스 가스의 예로는 SiH4, Si2H6, Si3H8 등을 들 수 있다. 이들은 단독으로 사용되거나 2 이상을 혼합하여 사용할 수 있다. 또한, 상기 증착 시에 사용될 수 있는 상기 게르마늄 소오스 가스의 예로는 GeH4를 들 수 있다. 상기 게르마늄 소오스 가스의 경우에도 저온에서 반응하기 때문에, 상기 인시튜 보론 도핑된 실리콘 게르마늄막은 300 내지 450℃ 온도에서 증착될 수 있다.
이에 반하여, 언도프드 폴리실리콘 및 인이 도핑된 폴리실리콘(P-doped polysilicon)은 약 530℃의 온도에서 증착될 수 있다. 때문에, 상기 언도프드 폴리실리콘 및 인이 도핑된 폴리실리콘은 상기 스페이서막으로 적합하지 않다.
도 5를 참조하면, 상기 스페이서막(110)을 이방성으로 식각함으로써 스페이서 형상을 갖는 제2 마스크 패턴(110a)을 형성한다. 상기 코팅막 패턴(104a) 사이에는 2개의 제2 마스크 패턴(110a)이 형성된다.
상기 제2 마스크 패턴(110a)은 상기 스페이서막(110)의 두께와 동일한 선폭을 갖게된다. 또한, 사진 공정에 의해 형성된 코팅막 패턴(104a)들 사이에 2개의 제2 마스크 패턴(110a)이 형성되므로, 상기 제2 마스크 패턴(110a)은 사진 공정에 의해 형성할 수 있는 최소 선폭의 약 1/2배의 선폭을 가질 수 있다. 그러므로, 상기 제2 마스크 패턴(110a)은 약 20 내지 40㎚의 미세한 선폭을 가질 수 있다.
도 6을 참조하면, 상기 제2 마스크 패턴(110a) 사이에 구비되는 상기 코팅막 패턴(104a)을 제거한다. 상기 코팅막 패턴(104a)은 에싱 및 스트립 공정을 통해 제거될 수 있다. 상기 코팅막 패턴(104a)이 제거됨으로써 상기 제2 마스크 패턴(110a) 사이에 제1 마스크막(102)이 노출된다.
설명한 것과 같이, 상기 제2 마스크 패턴(110a)을 형성하기 위하여 스페이서막(110)의 증착, 상기 스페이서막(110)의 식각 및 코팅막 패턴(104a)의 제거 공정만을 수행한다. 즉, 종래의 더블 패터닝 공정에서는 2회의 마스크막 형성 공정, 1회의 패터닝 공정, 반사 방지막 제거 공정, 희생막 형성 공정, 평탄화 공정 및 희생막 이방성 식각 공정과 같은 복잡한 단계들이 수행되어야 하지만, 본 발명의 일 실시예에 의하면 1회의 증착, 식각 공정 및 코팅막 패턴 제거 공정만이 수행되므로 공정이 매우 간단해진다.
더구나, 종래의 더블 패터닝 공정에서는 수 회의 증착 공정이 수행되기 때문에, 고온 공정 시간이 증가하게 되어 열에 의한 불량이 발생되기 쉽다. 또한, 공정 시간이 길어지게 되어 공정에 소요되는 비용이 증가하게 된다. 반면에, 본 발명의 일 실시예에 의하면, 고온 공정이 감소되어 소자의 열화가 거의 발생되지 않으며, 공정을 수행하는데 소요되는 비용도 감소하게 된다.
또한, 상기 제2 마스크 패턴(110a)을 형성할 시에 희생막을 제거하는 공정이 수행되지 않기 때문에, 종래에 상기 희생막을 제거하면서 측벽 프로파일이 불량해지는 현상이 발생되지 않는다. 따라서, 상기 제2 마스크 패턴(110a)은 종래의 더블 패터닝에 의해 형성되는 마스크 패턴보다 측벽 프로파일이 우수하다.
도 7을 참조하면, 상기 제2 마스크 패턴(110a) 사이에 노출되어 있는 제1 마스크막(102)을 이방성 식각함으로써 제1 마스크 패턴(102a)을 형성한다. 상기 제1 마스크 패턴(102a)은 통상의 사진 공정에 의해 형성되는 마스크 패턴에 비해 미세한 선폭을 갖는다.
상기 제1 마스크 패턴(102a)을 형성한 다음, 상기 제2 하드 마스크 패턴을 제거한다.
이 후, 도시하지는 않았지만, 상기 제1 마스크 패턴을 이용하여 피 식각막을 식각함으로써 패턴을 형성한다. 상기 피 식각막이 기판인 경우에는 상기 기판을 식각한다.
본 실시예에 의하면, 미세한 선폭을 갖는 식각 마스크 패턴을 형성할 수 있다. 또한, 상기 식각 마스크 패턴을 이용함으로써 원하는 패턴을 형성할 수 있다.
실험용 비교 샘플 제조
보론 소오스 가스를 유입하지 않고 언도프드 폴리실리콘막을 증착하여 비교 샘플1을 제조하였다. 또한, 상기 언도프드 폴리실리콘막의 성장률(Growth rate)을 측정하였다. 비교 샘플 1을 수득하기 위한 언도프드 폴리실리콘막의 증착 조건은 아래의 표 1과 같다.
실험용 샘플 제조
상기 비교 샘플1의 언도프드 폴리실리콘막의 증착 속도와 비교하기 위하여, 본 발명의 방법에 따라 인시튜 보론 도핑된 폴리실리콘막을 증착하여 샘플 1 내지 6을 수득하였다. 또한, 각 샘플에서의 폴리실리콘막 성장율을 측정하였다. 상기 샘플 1 내지 6은 인시튜 보론 도핑된 폴리실리콘막을 증착하기 위한 증착 조건에서 다소 차이가 있으며, 각 샘플별 증착 조건은 아래의 표 1과 같다.
<표 1>
Figure 112008043882142-PAT00001
본 발명의 경우, 스페이서막으로 사용되는 보론 도핑된 폴리실리콘막은 코팅막의 베이크 온도인 약 450℃ 이하의 저온에서 증착되어야 한다. 즉, 약 450℃ 의 저온에서 충분히 빠른 속도로 폴리실리콘막이 증착되어야 한다.
도 8은 비교 샘플 및 샘플 1 내지 6에서 각 샘플 증착 시의 폴리실리콘막의 성장률을 나타내는 그래프이다.
도 8을 참조하면, 비교 샘플과 같이 보론 소오스 가스를 유입하지 않고 450℃의 저온에서 언도프드 폴리실리콘을 형성하는 경우에는 박막이 전혀 성장하지 않았다.
그러나, 샘플 1 내지 6에서와 같이 보론 소오스 가스를 유입하는 경우, 상기 보론 소오스 가스의 유입량과 비례하여 성장률이 높아짐을 알 수 있었다. 구체적으 로, 상기 보론 소오스 가스를 유입함으로써 450℃의 저온에서 20 내지 60Å/min의 성장률로 박막이 증착됨을 알 수 있었다.
상기 결과를 통해, 스페이서막으로써 인시튜 보론 도프드 폴리실리콘막을 사용할 수 있음을 알 수 있었다. 이로인해, 미세한 선폭을 갖는 마스크 패턴을 형성할 수 있음을 알 수 있었다. 반면에, 보론이 도핑되지 않은 폴리실리콘막의 경우 450℃의 온도에서 증착되지 않아서 스페이서막으로써 사용할 수 없음을 알 수 있었다.
본 발명에 따른 마스크 패턴은 미세한 선폭을 갖는 배선, 좁은 개구폭을 갖는 콘택홀 등을 형성하기 위한 식각 마스크로써 사용될 수 있다. 특히, 반도체 소자의 제조에서 라인 및 스페이스의 폭이 동일한 배선 또는 일정 간격을 가지면서 반복 배치되고 높은 종횡비를 갖는 콘택홀을 형성하기 위한 마스크 패턴을 사용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 미세 패턴의 형성 방법을 나타내는 개략적인 단면도들이다.
도 8은 비교 샘플 및 샘플 1 내지 6에서 각 샘플 증착 시의 폴리실리콘막의 성장률을 나타내는 그래프이다.

Claims (12)

  1. 기판 상에 제1 마스크막을 형성하는 단계;
    상기 제1 마스크막 상에 코팅막 패턴을 형성하는 단계;
    상기 코팅막 패턴의 측벽에 스페이서 형상의 제2 마스크 패턴을 형성하는 단계;
    상기 코팅막 패턴을 제거하는 단계; 및
    상기 제2 마스크 패턴을 이용하여 상기 제1 마스크막을 식각함으로써 제1 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1항에 있어서, 상기 기판 상에 피 식각막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  3. 제1항에 있어서, 상기 코팅막 패턴을 형성하는 단계는,
    상기 제1 마스크막 상에 코팅막을 스핑 코팅하는 단계;
    상기 코팅막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 이용하여 상기 코팅막을 식각함으로써 코팅막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  4. 제1항에 있어서, 상기 코팅막 패턴은 탄소를 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  5. 제1항에 있어서, 상기 제2 마스크 패턴은 제1 마스크막과 식각 선택비를 갖는 물질을 이용하여 형성하는 것을 특징으로 하는 미세 패턴 형성 방법.
  6. 제1항에 있어서, 상기 제2 마스크 패턴을 형성하는 단계는,
    상기 코팅막 패턴 및 상기 제1 마스크막 표면을 따라 제2 마스크막을 형성하는 단계; 및
    상기 제2 마스크막을 이방성으로 식각하여 스페이서 형상의 제2 하드 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  7. 제6항에 있어서, 상기 제2 마스크막을 형성하기 위한 증착 공정은 상기 코팅막 패턴의 경화 온도보다 낮은 온도에서 수행되는 것을 특징으로 하는 미세 패턴 형성 방법.
  8. 제6항에 있어서, 상기 제2 마스크막을 형성하기 위한 증착 공정은 200 내지 450℃의 온도에서 수행되는 것을 특징으로 하는 미세 패턴 형성 방법.
  9. 제6항에 있어서, 상기 제2 마스크막은 인시튜로 보론이 도핑된 폴리실리콘 물질로 형성되는 것을 특징으로 하는 미세 패턴 형성 방법.
  10. 제9항에 있어서, 상기 제2 마스크막을 증착하기 위한 증착 공정에서, 실리콘 소오스는 SiH4, Si2H6 및 Si3H8로 이루어진 군에서 선택된 적어도 하나를 사용하고, 상기 보론 소오스는 BCl3 및 B2H6로 이루어진 군에서 선택된 적어도 하나를 사용하는 것을 특징으로 하는 미세 패턴 형성 방법.
  11. 제6항에 있어서, 상기 제2 마스크막은 인시튜로 보론이 도핑된 실리콘 게르마늄 물질로 형성되는 것을 특징으로 하는 미세 패턴 형성 방법.
  12. 제11항에 있어서, 상기 제2 마스크막을 증착하기 위한 증착 공정에서, 실리콘 소오스는 SiH4, Si2H6 및 Si3H8로 이루어진 군에서 선택된 적어도 하나를 사용하고, 상기 보론 소오스는 BCl3 및 B2H6로 이루어진 군에서 선택된 적어도 하나를 사용하고, 상기 게르마늄 소오스는 GeH4 가스를 사용하는 것을 특징으로 하는 미세 패턴 형성 방법.
KR1020080057763A 2008-06-19 2008-06-19 미세 패턴 형성 방법 KR20090131821A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080057763A KR20090131821A (ko) 2008-06-19 2008-06-19 미세 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080057763A KR20090131821A (ko) 2008-06-19 2008-06-19 미세 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR20090131821A true KR20090131821A (ko) 2009-12-30

Family

ID=41690953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080057763A KR20090131821A (ko) 2008-06-19 2008-06-19 미세 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR20090131821A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8465832B2 (en) 2007-10-08 2013-06-18 Gurit (Uk) Ltd. Composite laminated article and manufacture thereof
KR20180013745A (ko) * 2016-07-29 2018-02-07 램 리써치 코포레이션 반도체 패터닝 애플리케이션들을 위한 도핑된 ald 막들
US11404275B2 (en) 2018-03-02 2022-08-02 Lam Research Corporation Selective deposition using hydrolysis

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8465832B2 (en) 2007-10-08 2013-06-18 Gurit (Uk) Ltd. Composite laminated article and manufacture thereof
KR20180013745A (ko) * 2016-07-29 2018-02-07 램 리써치 코포레이션 반도체 패터닝 애플리케이션들을 위한 도핑된 ald 막들
KR20210086594A (ko) * 2016-07-29 2021-07-08 램 리써치 코포레이션 반도체 패터닝 애플리케이션들을 위한 도핑된 ald 막들
US11404275B2 (en) 2018-03-02 2022-08-02 Lam Research Corporation Selective deposition using hydrolysis

Similar Documents

Publication Publication Date Title
US7709396B2 (en) Integral patterning of large features along with array using spacer mask patterning process flow
US10410872B2 (en) Borane mediated dehydrogenation process from silane and alkylsilane species for spacer and hardmask application
US9269590B2 (en) Spacer formation
CN102239539B (zh) 制造衬底的方法
US6429123B1 (en) Method of manufacturing buried metal lines having ultra fine features
CN101335181B (zh) 使用间隔物作为蚀刻掩模制造半导体器件的方法
US9368350B1 (en) Tone inverted directed self-assembly (DSA) fin patterning
KR100965775B1 (ko) 반도체 소자의 미세패턴 형성방법
US20090004862A1 (en) Method for forming fine patterns in semiconductor device
TW200935497A (en) Method for forming high density patterns
KR20090027429A (ko) 반도체 소자의 미세패턴 형성방법
US10056291B2 (en) Post spacer self-aligned cuts
KR20090131821A (ko) 미세 패턴 형성 방법
US9741567B2 (en) Method of forming multiple patterning spacer structures
CN106960816B (zh) 双重图形化的方法
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
KR100934981B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US9048011B2 (en) Method of obtaining patters in an antireflective layer
US20230245890A1 (en) Pitch Scaling in Microfabrication
KR20090067607A (ko) 반도체 소자의 미세패턴 형성방법
KR101073135B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR20090027431A (ko) 반도체 소자의 미세패턴 형성방법
KR20090000468A (ko) 반도체 소자의 미세패턴 제조방법
KR20080085287A (ko) 패턴 형성을 위한 반도체 구조 및 이를 이용한 패턴 형성방법
KR20100044559A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination