KR20090127245A - 아이솔레이터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 아이솔레이터 및 그 제조 방법에 관한 것이다.
본 발명에 따른 아이솔레이터는 실리콘 웨이퍼와, 실리콘 웨이퍼의 소정 영역에 형성된 보호 소자와, 실리콘 웨이퍼 상의 소정 영역에 형성되며, 서로 이격된 적어도 두 코일 패턴을 구비하는 트랜스포머를 포함한다.
본 발명에 의하면 ESD 및 써지에 의한 임펄스로부터 아이솔레이터를 보호할 수 있어 신뢰성을 향상시킬 수 있고, 사이즈를 크게 줄일 수 있다. 또한, 와이어 본딩을 줄여 칩의 성능 향상 및 패키징 효율을 개선하여 생산성을 향상시킬 수 있다.
아이솔레이터, 트랜스포머, 보호 소자, 고저항 실리콘 웨이퍼, BGA
Description
본 발명은 아이솔레이터에 관한 것으로, 특히 아이솔레이터 및 그 제조 방법에 관한 것이다.
아이솔레이터(isolator)는 전자기기나 장치 또는 이들의 구성품들 사이에 삽입되어 이들 사이의 전기적 경로를 차단시키는 회로 소자이다. 전자기기나 장치에서 시스템 사이, 반도체 칩 사이 또는 회로 블럭 사이의 그라운드(ground) 전위가 달라지면서 필연적으로 발생하게 되는 그라운드 루프(ground loop)로 인해 간섭 현상이 발생하는 경우, 반도체 칩 사이 또는 이종 회로 블럭 사이에 전원 충돌 현상이 발생하는 경우 또는 회로등의 드라이빙 임피던스(driving impedance) 문제가 발생하는 경우 아이솔레이터가 이용되며, 아이솔레이터는 이들과 전원 사이에 전기적 통로를 제거하는 기능을 한다. 또한, 아이솔레이터는 신호를 효과적으로 분배, 증폭 및 변환하는 경우에도 적용할 수 있다.
일반적으로 아이솔레이터는 아이솔레이션 방법에 따라 옵토 커플러(Opto-coupler) 방식과 트랜스포머 방식으로 나눌 수 있다. 옵토 커플러 방식은 디지털 회로에만 적용할 수 있고, 개별 광 소자의 낮은 효율로 인하여 높은 전력 소모가 필요하기 때문에 소형 모바일 기기에는 적합하지 않은 단점이 있다. 이에 반해, 트랜스포머 방식은 전력 전달이 용이하여 아날로그 회로나 시스템에 적용할 수 있다. 그러나, 트랜스포머 방식은 약 500Vrms 정도의 절연 상태에서 아이솔레션 기능이 최적화되기 때문에 ESD 및 써지로 인한 임펄스가 인가될 경우에는 파손될 수 있다. 또한, 입력단과 출력단, 그리고 트랜스포머단을 별도로 제작하여 단일 패키지로 구현하기 때문에 높은 기생 효과로 인하여 전달 특성 효율이 매우 낮으며, 칩의 크기가 매우 커지게 되는 단점이 있다.
본 발명은 ESD 및 써지로부터 아이솔레이터를 보호할 수 있는 트랜스포머 방식의 아이솔레이터 및 그 제조 방법을 제공한다.
본 발명은 동일 웨이퍼 상에 ESD 및 써지 보호 회로와 트랜스포머를 동시에 제작하여 소자의 크기를 줄일 수 있는 아이솔레이터 및 그 제조 방법을 제공한다.
본 발명은 반도체 패키지를 이용하여 트랜스포머를 구현함으로써 가격 및 소자 크기를 최소화하고, 온도 특성을 개선할 수 있는 아이솔레이터 및 그 제조 방법을 제공한다.
본 발명의 일 양태에 따른 아이솔레이터는 실리콘 웨이퍼; 상기 실리콘 웨이퍼의 소정 영역에 형성된 보호 소자; 및 상기 실리콘 웨이퍼 상의 소정 영역에 형성되며, 서로 이격된 적어도 두 코일 패턴을 구비하는 트랜스포머를 포함한다.
상기 실리콘 웨이퍼는 고저항 실리콘 웨이퍼이거나, 국부적으로 고저항 영역이 형성된 실리콘 웨이퍼이며, 상기 고저항 영역은 상기 실리콘 웨이퍼의 소정 영역에 형성된 산화막을 포함한다.
상기 보호 소자는 상기 트랜스포머의 일측 및 타측에 각각 형성된 다이오드를 포함한다.
상기 보호 소자는 배선에 의해 일측 및 타측의 전자기기와 각각 연결된다.
상기 보호 소자는 본딩 와이어에 의해 일측 및 타측의 기기와 각각 연결된다.
본 발명의 다른 양태에 따른 아이솔레이터는 패키지 기판; 상기 패키지 기판의 소정 영역에 형성되며, 서로 이격된 적어도 두 코일 패턴을 구비하는 트랜스포머를 포함하며, 상기 트랜스포머는 상기 패키지 기판상에 안착되는 반도체 칩과 본딩 와이어에 의해 연결된다.
상기 코일 패턴은 상기 패키지 기판의 상면 및 하면에 각각 형성된다.
상기 패키지 기판 하면에 형성된 코일 패턴은 방열 및 절연 특성이 우수한 물질로 피복된다.
본 발명의 일 양태에 따른 아이솔레이터 제조 방법은 실리콘 웨이퍼상의 소정 영역에 서로 이격된 적어도 두 보호 소자를 형성하는 단계; 상기 실리콘 웨이퍼 상부에 제 1 절연막을 형성한 후 상기 제 1 절연막 상부에 하부 코일 패턴을 형성하고, 상기 보호 소자와 연결되는 하부 배선을 형성하는 단계; 및 전체 구조 상부에 제 2 절연막을 형성한 후 상기 제 2 절연막 상부에 상부 코일 패턴을 형성하고, 상기 하부 배선과 일부 연결되는 상부 배선을 형성하는 단계를 포함한다.
상기 실리콘 웨이퍼는 실리콘 잉곳에 중성자 또는 불순물을 주입한 후 절단하거나 절단된 실리콘 웨이퍼에 중성자 또는 불순물을 주입하여 제작된 고저항 실리콘 웨이퍼이다.
상기 실리콘 웨이퍼는 국부적으로 산화막이 형성되며, 상기 산화막은 상기 실리콘 웨이퍼의 소정 영역에 불순물을 이온 주입하여 다공성 영역을 형성한 후 산소 분위기에서 열처리하여 형성한다.
상기 산화막은 상기 실리콘 웨이퍼의 소정 영역에 소정 폭 및 깊이를 갖는 복수의 트렌치를 형성한 후 산소 분위기에서 열처리하여 형성한다.
상기 보호 소자는 상기 실리콘 웨이퍼 상의 소정 영역에 제 1 불순물 영역을 형성한 후 상기 제 1 불순물 영역 내에 제 2 불순물 영역을 형성하여 형성한다.
본 발명의 다른 양태에 따른 아이솔레이터 제조 방법은 패키지 기판 상에 복수의 홀을 형성하는 단계; 상기 패키지 기판 상부에 상부 코일 패턴 및 상부 배선을 형성하고, 상기 패키지 기판 하부에 하부 코일 패턴 및 하부 배선을 형성하는 단계; 상기 패키지 기판 상부에 반도체 칩을 안착한 후 상기 반도체 칩과 상기 상부 배선을 연결하는 단계; 상기 패키지 기판 상부를 몰딩하는 단계; 상기 복수의 홀에 전도성 물질로 매립하고, 솔더 볼을 연결하는 단계를 포함한다.
상기 하부 코일 패턴 및 하부 배선을 형성한 후 상기 패키지 기판 하부를 방열 및 절연 특성이 우수한 물질로 피복하는 단계를 더 포함한다.
상기 반도체 칩은 소정 영역에 보호 소자가 형성되며, 상기 보호 소자와 상기 상부 배선을 연결한다.
상술한 바와 같이 본 발명에 의하면 고저항 실리콘 웨이퍼 또는 산화막을 국부적으로 형성한 실리콘 웨이퍼에 보호 소자 및 트랜스포머를 동시에 형성함으로써 ESD 및 써지에 의한 임펄스로부터 아이솔레이터를 보호할 수 있어 신뢰성을 향상시킬 수 있고, 사이즈를 크게 줄일 수 있다. 또한, 와이어 본딩을 줄여 칩의 성능을 향상시킬 수 있고, 패키징 효율을 개선하여 생산성을 향상시킬 수 있다.
또한, BGA 기판을 이용하여 아이솔레이터를 구현할 수 있어 와이어 본딩에 의한 기생 효과를 획기적으로 줄여 칩의 성능을 크게 향상시킬 수 있고, 트랜스포머를 구성하는 상부 및 하부 코일 패턴의 방열 특성을 크게 개선할 수 있다. 또한, 반도체 칩과 트랜스포머를 형성한 기판을 패키징함으로써 아이솔레이터의 크기를 획기적으로 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 “상부에” 또는 “위에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1(a) 내지 도 1(e)는 본 발명의 제 1 실시 예에 따른 아이솔레이터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이고, 도 2는 평면 사시도이다.
도 1(a)를 참조하면, 초크랄스키법으로 제조된 실리콘 웨이퍼에 중성자(neutron)를 조사하거나 불순물을 이온 주입시켜 고저항 실리콘 웨이퍼(110)를 제조한다. 중성자를 조사하여 실리콘 웨이퍼가 고저항 실리콘 웨이퍼(110)으로 변이되는 과정을 설명하면 다음과 같다. 일반적으로 초크랄스키법으로 제조되는 p-타입 실리콘 웨이퍼의 경우 비저항값이 10Ω-㎝ 정도이며, p-타입 불순물로 도핑된 붕소의 농도는 1×1012/㎤ 정도이다. 이러한 실리콘 웨이퍼에 중성자를 조사하면 실리콘(Si) 동위 원소 Si30이 Si31로 변이되고, 이어서 β 붕괴를 거쳐 P31로 변이되게 된다. 이렇게 생성된 P31의 자유 전자(free electron)와 붕소에서 기인된 정공(hole)이 결합하여(recombination) p-타입 실리콘 웨이퍼가 인트린식(intrinsic) 실리콘 웨이퍼로 변이된다. 그 결과 제조 비용이 적게들면서 대면적의 단결정 실리콘 성장이 가능한 초크랄스키법으로 제조된 실리콘 웨이퍼로부터 10㏀-㎝ 이상의 비저항값 특성을 갖는 고저항 실리콘 웨이퍼(110)를 제조할 수 있다. 여기서, 중성자 조사 밀도 및 시간을 조절하여 비저항을 조절할 수 있다. 예를들어 38Ω-㎝의 실리콘 웨이퍼에 2∼3×1013n/㎠ㆍsec의 중성자양(flux)으로 2∼10시간 동안 중성자를 조사하면 100㏀-㎝ 이상의 비저항을 갖는 고저항 실리콘 웨이퍼(110)를 제조할 수 있다. 이때, 중성자의 조사 시간이 증가할수록 웨이퍼의 비저항이 증가하게 된다. 한편, 고저항 반도체 기판(110)은 초크랄스키법으로 제작된 봉 형태의 실리콘 잉곳에 중성자를 조사하여 제조한 후 필요한 두께로 절단하여 제조할 수도 있고, 초크랄스키법으로 제조된 실리콘 잉곳을 소정 두께로 절단한 후 중성자를 조사하여 제조할 수도 있다. 또한, 중성자 조사 이외에 불순물 이온 주입 공정에 의해서도 비저항이 큰 고저항 실리콘 웨이퍼(110)를 제작할 수 있다.
도 1(b)를 참조하면, 고저항 실리콘 웨이퍼(110)의 소정 영역에 제 1 불순물 이온 주입 공정을 실시하여 복수의 제 1 불순물 영역(120a 및 120b)을 형성한다. 그리고, 제 2 불순물 이온 주입 공정을 실시하여 제 1 불순물 영역(120a 및 120b) 내에 제 2 불순물 영역(130a 및 130b)을 형성한다. 여기서, 제 1 불순물 영역(120a 및 120b)과 제 2 불순물 영역(130a 및 130b)은 서로 다른 불순물을 이온 주입하여 형성하는데, 예를들어 제 1 불순물 영역(120a 및 120b)은 p-타입 불순물을 이온 주입하여 형성하고, 제 2 불순물 영역(130a 및 130b)은 n-타입 불순물을 이온 주입하여 형성한다. 이렇게 하여 pn 접합 다이오드가 형성되며, 이는 ESD 및 써지 보호 회로(135A 및 135B)로 작용한다. 그리고, 고저항 실리콘 웨이퍼(110) 상부에 비도전막(140)을 형성한 후 소정의 사진 및 식각 공정으로 비도전막(140)의 소정 영역을 식각하여 제 1 불순물 영역(120a 및 120b) 및 제 2 제 2 불순물 영역(130a 및 130b)을 노출시키는 복수의 제 1 콘택홀(145)을 형성한다. 비도전막(140)은 트랜스포머의 특성을 개선하기 위해 형성하는 것으로, 산화막 또는 비저항이 큰 폴리실리콘막이나 질화막을 이용하여 형성한다.
도 1(c)를 참조하면, 복수의 제 1 콘택홀(145)이 매립되도록 비도전막(140) 상부에 제 1 도전막을 형성한 후 소정의 사진 및 식각 공정을 실시하여 제 1 도전막을 패터닝한다. 이에 따라 비도전막(140) 상부에서 소정의 회전 수로 감긴 하부 코일 패턴(150)이 형성되며, 제 1 불순물 영역(120a 및 120b) 및 제 2 불순물 영역(130a 및 130b)과 연결되는 복수의 하부 배선(155a, 155b, 155c 및 155d)이 형성된다. 하부 배선들(155a, 155b, 155c 및 155d)은 서로 이격되며, 특히 하부 코일 패턴(150)은 일측이 연장되어 하부 배선(155b)과 연결되며, 하부 배선(155a)은 외부로 연장되어 일측의 반도체 칩, 회로 또는 시스템과 연결된다. 또한, 하부 배선(155c)은 하부 코일 패턴(150)과 연결되지 않으며, 하부 배선(155d)은 외부로 연장되지 않는다. 여기서, 하부 코일 패턴(150)은 중심으로부터 시계 방향으로 회전하면서 외부로 감긴 형상로 형성될 수 있고, 반시계 방향으로 회전하면서 외부로 감긴 형상으로 형성될 수 있다.
도 1(d)를 참조하면, 전체 구조 상부에 제 1 절연막(160)을 형성한다. 제 1 절연막(160)은 충분한 두께로 형성하여 제 1 도전막(150) 상부에서 절연막(160)이 단차가 형성되지 않도록 평탄하게 형성한다. 그리고, 제 1 절연막(160) 상부에 질화막(170)을 얇게 형성한다. 질화막(170)은 이후 형성되는 제 2 도전막과의 접착 특성을 개선하기 위해 형성한다. 또한, 질화막(170) 및 제 1 절연막(160)의 소정 영역을 식각하여 하부 배선(155c 및 155d)을 각각 노출시키는 제 2 콘택홀(165)을 형성한다.
도 1(e)를 참조하면, 제 2 콘택홀(165)이 매립되도록 질화막(170) 상부에 제 2 도전막을 형성한 후 소정의 사진 및 식각 공정으로 패터닝한다. 이에 따라 소정의 회전 수로 감긴 코일 형상으로 상부 코일 패턴(180)이 형성되며, 하부 배선(155c 및 155d)과 제 2 콘택홀(165)을 통해 연결되는 상부 배선(185a 및 185b)이 형성된다. 상부 코일 패턴(180)은 하부 코일 패턴(150)과 반대 방향으로 감긴 형상으로 형성된다. 즉, 하부 코일 패턴(150)이 중심으로부터 시계 방향으로 회전하면서 외부로 감긴 형상으로 형성될 경우 상부 코일 패턴(180)은 이와는 반대로 중심으로부터 반시계 방향으로 회전하면서 외부로 감긴 형상으로 형성될 수 있다. 또한, 하부 코일 패턴(150)이 중심으로부터 반시계 방향으로 회전하면서 외부로 감긴 형상으로 형성될 경우 상부 코일 패턴(180)은 이와는 반대로 중심으로부터 시계 방향으로 회전하면서 외부로 감긴 형상으로 형성될 수 있다. 상부 코일 패턴(180)은 일측이 연장되어 상부 배선(185a)과 연결되고, 상부 배선(185a)은 상부 배선(185b)과 이격되며, 상부 배선(185a)은 외부로 연장되어 타측의 반도체 칩, 회로 또는 시스템과 연결된다. 그리고, 전체 구조 상부에 제 2 절연막(190)이 형성되는데, 제 2 절연막(190)은 방열 특성을 고려하여 충분한 두께로 형성한다.
상기한 본 발명의 제 1 실시 예에 따른 트랜스포머 방식의 아이솔레이터는 도 3에 도시된 바와 같이 일측의 반도체 칩, 회로 또는 시스템(100A)이 예를들어 다이오드 등의 회로 보호 소자(135A) 및 하부 코일 패턴(150)과 연결되고, 타측의 반도체 칩, 회로 또는 시스템(100B)이 회로 보호 소자(135B) 및 상부 코일 패턴(180)과 연결된다. 이러한 트랜스포머 방식의 아이솔레이터에 의해 일측 및 타측의 반도체 칩, 회로 또는 시스템 사이의 전기적 경로가 차단되고, ESD 또는 써지로 인한 임펄스로부터 아이솔레이터를 보호할 수 있다.
상기한 본 발명의 제 1 실시 예에 따른 트랜스포머 방식의 아이솔레이터는 고저항 실리콘 웨이퍼상에 구현되며, 일측이 외부로 연장된 하부 배선과 타측이 외부로 연장된 상부 배선이 일측 및 타측의 반도체 칩, 회로 또는 시스템과 연결된다. 그러나, 하부 배선 및 상부 배선을 이용하지 않고 와이어 본딩을 통해 일측 및 타측의 반도체 칩, 회로 또는 시스템과 연결될 수 있다. 이러한 와이어 본딩을 이용하여 외부와 연결되는 트랜스포머 방식의 아이솔레이터 제조 방법을 도 4(a) 내지 도 4(c)를 이용하여 설명하면 다음과 같다. 여기서, 본 발명의 제 1 실시 예와 중복되는 내용은 간략하게 설명하기로 한다.
도 4(a)를 참조하면, 실리콘 웨이퍼에 중성자 또는 불순물 이온을 주입하여 제작된 고저항 실리콘 웨이퍼(110)의 소정 영역에 제 1 불순물 영역(120a 및 120b)을 형성한 후 제 1 불순물 영역(120a 및 120b) 내에 제 2 불순물 영역(130a 및 130b)을 형성한다. 그리고, 전체 구조 상부에 비도전막(140)을 형성한 후 비도전막(140)의 소정 영역을 식각하여 제 1 불순물 영역(120a 및 120b) 및 제 2 불순물 영역(130a 및 130b)을 각각 노출시키는 복수의 제 1 콘택홀(145)을 형성한다. 제 1 콘택홀(145)이 매립되도록 비도전막(140) 상부에 제 1 도전막을 형성한 후 소정의 사진 및 식각 공정을 실시하여 제 1 도전막을 패터닝한다. 이에 따라 비도전막(140) 상부에서 소정의 회전 수로 감긴 하부 코일 패턴(150)이 형성되며, 제 1 불순물 영역(120a 및 120b) 및 제 2 불순물 영역(130a 및 130b)과 각각 연결되는 복수의 하부 배선(155a, 155b, 155c 및 155d)이 형성된다. 하부 배선들(155a, 155b, 155c 및 155d)은 서로 이격되어 형성되며, 하부 코일 패턴(150)은 일측이 연장되어 하부 배선(155b)과 연결된다. 또한, 하부 배선(155a 및 155d)는 외부로 연장되어 형성되지 않는다.
도 4(b)를 참조하면, 전체 구조 상부에 제 1 절연막(160) 및 질화막(170)을 형성한다. 그리고, 질화막(170) 및 제 1 절연막(160)의 소정 영역을 식각하여 하부 배선(155a, 155c 및 155d)을 선택적으로 노출시키는 제 2 콘택홀(165)을 형성한다. 제 2 콘택홀(165)이 매립되도록 질화막(170) 상부에 제 2 도전막을 형성한 후 소정의 사진 및 식각 공정으로 패터닝한다. 이에 따라 소정의 회전 수로 감긴 코일 형상으로 상부 코일 패턴(180)이 형성되며, 하부 배선(155a, 155c 및 155d)과 제 2 콘택홀(165)을 통해 연결되는 복수의 상부 배선(185a, 185b, 185c)가 형성된다. 여기서, 상부 배선(185a)는 상부 코일 패턴과 이격되고, 상부 코일 패턴(180)은 타측이 연장되어 상부 배선(185b)과 연결되며, 상부 배선(185c)는 상부 배선(185b)과 이격되어 외부로 연장되지 않는다.
도 4(c)를 참조하면, 전체 구조 상부에 제 2 절연막(190)을 방열 특성을 고려하여 충분한 두께로 형성한다. 제 2 절연막(190)의 소정 영역을 식각하여 상부 배선(185a 및 185c)를 노출시킨다. 상부 배선(185a 및 185c)과 연결되도록 본딩 와이어(200a 및 200b)를 형성한다. 이에 따라 본딩 와이어(200a 및 200b)에 의해 일측 및 타측의 반도체 칩, 회로 또는 시스템과 연결된다.
상기한 본 발명의 제 1 및 제 2 실시 예에 따른 보호 소자를 구비하는 트랜스포머 방식의 아이솔레이터는 중성자 또는 불순물 이온 주입에 의해 제작된 고저항 실리콘 웨이퍼 상에 제조되었으나, 국부적으로 고저항화된 실리콘 웨이퍼 상에 본 발명에 따른 트랜스포머 방식의 아이솔레이터가 제조될 수도 있다. 이러한 실시 예를 도 5(a) 내지 도 5(c)를 이용하여 설명하면 다음과 같다.
도 5(a)를 참조하면, 실리콘 웨이퍼(210)상부에 감광막(220)을 형성한 후 감광막(220)의 소정 영역을 노광 및 현상하여 실리콘 웨이퍼(210)의 소정 영역을 노출시킨다. 감광막(220)에 의해 노출된 실리콘 웨이퍼(210)의 소정 영역은 바람직하게는 트랜스포머가 형성될 영역이다. 이러한 불순물 이온 주입 공정에 의해 실리콘 웨이퍼(210) 상에 다공성 영역(230)이 형성된다.
도 5(b)를 참조하면, 감광막(220)을 제거한 후 열처리 공정을 실시하여 실리콘 웨이퍼(210) 상의 다공성 영역(230)을 산화시켜 실리콘 웨이퍼(210) 상에 산화막(240)을 형성한다. 그리고, 산화막(240)이 형성되지 않은 실리콘 웨이퍼(210)의 소정 영역에 제 1 불순물 영역(120a 및 120b)을 형성한 후 제 1 불순물 영역(120a 및 120b) 내에 제 2 불순물 영역(130a 및 130b)을 형성한다. 이에 따라 pn 접합 다이오드가 형성되며, 이는 ESD 또는 써지로부터 회로를 보호하는 회로 보호 소 자(135A 및 135B)로 작용한다. 그리고, 전체 구조 상부에 비도전막(140)을 형성한 후 비도전막(140)의 소정 영역을 식각하여 제 2 불순물 영역(130a 및 130b)을 노출시키는 제 1 콘택홀을 형성한다. 제 1 콘택홀이 매립되도록 비도전막(140) 상부에 제 1 도전막을 형성한 후 소정의 사진 및 식각 공정을 실시하여 제 1 도전막을 패터닝한다. 이에 따라 비도전막(140) 상부에서 소정의 회전 수로 감긴 하부 코일 패턴(150)이 형성되며, 제 1 불순물 영역(120a 및 120b) 및 제 2 불순물 영역(130a 및 130b)과 연결되는 복수의 하부 배선(155a, 155b, 155c 및 155d)이 형성된다. 하부 코일 패턴(150)은 일측이 연장되어 하부 배선(155b)과 연결되며, 하부 배선(155a)는 외부로 연장 형성되어 일측의 반도체 칩, 회로 또는 시스템과 연결된다. 또한, 하부 배선(155c 및 155d)는 서로 이격되고, 하부 배선(155d)는 외부로 연장되지 않는다.
도 5(c)를 참조하면, 전체 구조 상부에 제 1 절연막(160) 및 질화막(170)을 형성한다. 그리고, 질화막(170) 및 제 1 절연막(160)의 소정 영역을 식각하여 하부 배선(155c 및 155d)을 노출시키는 제 2 콘택홀을 형성한다. 제 2 콘택홀이 매립되도록 질화막(170) 상부에 제 2 도전막을 형성한 후 소정의 사진 및 식각 공정으로 패터닝한다. 이에 따라 소정의 회전 수로 감긴 코일 형상으로 상부 코일 패턴(180)이 형성되며, 하부 배선(155c 및 155d)과 제 2 콘택홀을 통해 연결되는 상부 배선(185a 및 185b)가 형성된다. 상부 코일 패턴(180)은 상부 배선(185a)와 연결되고, 상부 배선(185b)은 외부로 연장되어 타측의 반도체 칩, 회로 또는 시스템과 연결된다. 그리고, 전체 구조 상부에 제 2 절연막(190)이 형성되는데, 제 2 절연 막(190)은 방열 특성을 고려하여 충분한 두께로 형성한다.
상기 본 발명의 제 3 실시 예는 본 발명의 제 1 실시 예에 따른 트랜스포머 방식의 아이솔레이터를 국부적인 이온 주입 후 산화시킨 실리콘 웨이퍼를 이용하여 제조하였다. 그러나, 본 발명의 제 3 실시 예는 본 발명의 제 2 실시 예에 따른 와이어 본딩을 이용하여 연결하는 트랜스포머 방식의 아이솔레이터에도 적용할 수 있다. 즉, 국부적인 이온 주입 후 산화시킨 실리콘 웨이퍼를 이용하여 와이어 본딩하는 트랜스포머 방식의 아이솔레이터를 제조할 수 있다.
또한, 트랜스포머 방식의 아이솔레이터를 국부적으로 고저항화된 실리콘 웨이퍼 상에 형성하는 또다른 방법으로써 실리콘 웨이퍼의 소정 영역을 국부적으로 식각한 후 열처리 공정을 통해 산화시키는 방법을 이용할 수 있다. 이러한 방법을 이용하는 본 발명의 제 4 실시 예를 도 6(a) 내지 도 6(c)를 이용하여 설명하면 다음과 같다.
도 6(a)를 참조하면, 실리콘 웨이퍼(210)의 소정 영역을 소정 폭 및 소정 깊이로 복수 식각한다. 즉, 트랜스포머가 형성될 영역의 실리콘 웨이퍼(210) 상에 소정 폭 및 깊이를 갖는 복수의 트렌치(250)를 형성한다.
도 6(b)를 참조하면, 열처리 공정을 실시하여 실리콘 웨이퍼(210) 상의 복수의 트렌치(250)를 산화시켜 실리콘 웨이퍼(210) 상에 산화막(240)을 형성한다. 산화막(240)을 형성하기 위해서는 바람직하게는 산소를 포함하는 반응 가스를 이용하여 산소 분위기에서 열처리 공정을 실시하는데, 이때 트랜스포머가 형성될 영역을 제외한 나머지 영역은 하드 마스크등을 형성하여 산화되지 않도록 하는 것이 바람직하다. 산소 분위기에서 열처리 공정을 실시하면 트렌치(250) 사이의 얇은 실리콘 웨이퍼(210)가 산화되고, 산화에 의해 트렌치(250)가 매립되어 산화막(240)이 형성된다. 그리고, 산화막(240)이 형성되지 않은 실리콘 웨이퍼(210)의 소정 영역에 제 1 불순물 영역(120a 및 120b)을 형성한 후 제 1 불순물 영역(120a 및 120b) 내에 제 2 불순물 영역(130a 및 130b)을 형성한다. 이에 따라 pn 접합 다이오드가 형성되며, 이는 ESD 또는 써지로부터 회로를 보호하는 회로 보호 소자(135A 및 135B)로 작용한다. 그리고, 전체 구조 상부에 비도전막(140)을 형성한 후 비도전막(140)의 소정 영역을 식각하여 제 2 불순물 영역(130a 및 130b)을 노출시키는 제 1 콘택홀을 형성한다. 제 1 콘택홀이 매립되도록 비도전막(140) 상부에 제 1 도전막을 형성한 후 소정의 사진 및 식각 공정을 실시하여 제 1 도전막을 패터닝한다. 이에 따라 비도전막(140) 상부에서 소정의 회전 수로 감긴 하부 코일 패턴(150)이 형성되며, 제 1 불순물 영역(120a 및 120b) 및 제 2 불순물 영역(130a 및 130b)과 연결되는 복수의 하부 배선(155a, 155b, 155c 및 155d)이 형성된다. 하부 코일 패턴(150)은 일측이 연장되어 하부 배선(155b)과 연결되며, 하부 배선(155a)는 외부로 연장 형성되어 일측의 반도체 칩, 회로 또는 시스템과 연결된다. 또한, 하부 배선(155c 및 155d)는 서로 이격되고, 하부 배선(155d)는 외부로 연장되지 않는다.
도 6(c)를 참조하면, 전체 구조 상부에 제 1 절연막(160) 및 질화막(170)을 형성한다. 그리고, 질화막(170) 및 제 1 절연막(160)의 소정 영역을 식각하여 하부 배선(155c 및 155d)을 노출시키는 제 2 콘택홀을 형성한다. 제 2 콘택홀이 매립되 도록 질화막(170) 상부에 제 2 도전막을 형성한 후 소정의 사진 및 식각 공정으로 패터닝한다. 이에 따라 소정의 회전 수로 감긴 코일 형상으로 상부 코일 패턴(180)이 형성되며, 하부 배선(155c 및 155d)과 제 2 콘택홀을 통해 연결되는 상부 배선(185a 및 185b)가 형성된다. 상부 코일 패턴(180)은 상부 배선(185a)와 연결되고, 상부 배선(185b)은 외부로 연장되어 타측의 반도체 칩, 회로 또는 시스템과 연결된다. 그리고, 전체 구조 상부에 제 2 절연막(190)이 형성되는데, 제 2 절연막(190)은 방열 특성을 고려하여 충분한 두께로 형성한다.
물론, 본 발명의 제 4 실시 예는 본 발명의 제 2 실시 예에 따른 와이어 본딩을 이용하여 연결하는 트랜스포머 방식의 아이솔레이터에도 적용할 수 있다. 즉, 국부적인 실리콘 웨이퍼 에칭 후 산화시켜 국부적인 산화막이 형성된 실리콘 웨이퍼에 와이어 본딩을 이용하는 트랜스포머 방식의 아이솔레이터를 제조할 수 있다.
한편, 본 발명에 따른 트랜스포머 방식의 아이솔레이터는 볼 그리드 어레이(Ball Gride Array; BGA) 패키지 기판에 트랜스포머를 형성하여 구현할 수 있다. 이러한 BGA 패키지 기판에 구현된 트랜스포머를 도 7을 이용하여 설명하면 다음과 같다.
도 7을 참조하면, 기판(310) 상부의 소정 영역의 상면 및 하면에 도전층, 바람직하게는 구리를 이용하여 상부 코일 패턴(320) 및 하부 코일 패턴(330)을 각각 형성한다. 상부 코일 패턴(320)으로부터 일측으로 연장되어 제 1 상부 배선(340a) 이 형성되고, 상부 코일 패턴(320)과 이격되어 제 2 상부 배선(340b)이 형성된다. 또한, 제 1 및 제 2 상부 배선(340a 및 340b)과 소정 간격, 바람직하게는 칩이 안착되는 영역 정도가 이격되어 패드(350a 및 350b)를 형성한다. 한편, 하부 코일 패턴(330) 형성시 하부 코일 패턴(330)으로부터 일측으로 연장되어 하부 배선(360)이 형성되고, 제 2 상부 배선(340a)과 하부 배선(360)은 콘택홀에 매립된 도전층을 통해 서로 연결된다. 또한, 하부 코일 패턴(330) 및 하부 배선(360)이 형성된 기판(310)의 하부는 방열 및 절연 특성이 우수한 물질을 이용한 보호막(370)을 형성하여 외부로부터 절연시킨다. 기판(310) 상부의 소정 영역, 즉 제 1 상부 배선(340a)과 패드(350a) 사이의 영역, 그리고 제 2 상부 배선(340b)과 패드(350b) 사이의 영역에 일측 및 타측에 회로 보호 소자가 형성된 반도체 칩(380)이 장착된다. 반도체 칩(380) 상부의 소정 영역에는 서로 소정 간격 이격되어 복수의 범프(bump) 전극(390)이 형성된다. 범프 전극(390)의 일측은 바람직하게는 반도체 칩(380) 상에 형성된 보호 소자와 연결되도록 형성된다. 그리고, 범프 전극(390)과 제 1 및 제 2 상부 배선(340a 및 340b), 그리고 범프 전극(390)과 패드(350a 및 350b)가 본딩 와이어(400)에 의해 전기적으로 연결된다. 그리고, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC) 등의 봉지 수지(410)가 반도체 칩(380)과 본딩 와이어(400) 등을 외부 환경으로부터 보호하기 위해 피복된다. 또한, 기판(310)에는 하부로부터 다수의 홀(420)이 형성되고, 그 홀이 전도성 물질로 매립된다. 전도성 물질이 매립된 홀(420)에 솔더 볼(solder ball)(430)이 전기적으로 연결된다. 솔더 볼(430)은 반도체 칩(380)과 전도성 물질이 매립된 홀(420)을 통해 전기적으 로 연결되어 외부의 전기적 신호가 반도체 칩(380)으로 들어가거나 반도체 칩(380)에서 나온 데이터들이 솔더 볼(430)을 통해 외부로 출력될 수 있다. 특히 솔더 볼(430)을 전원 전압 단자나 접지 전원 단자로 사용하면, 전기적 연결 거리가 짧기 때문에 인덕턴스와 저항을 줄일 수 있다. 솔더 볼(430)은 또한 반도체칩(380)에서 발생한 열을 외부로 방출하는 역할도 할 수 있다.
상기와 같은 방식으로 구현된 아이솔레이터는 패키지 크기를 획기적으로 줄일 수 있고 방열 특성을 개선시킬 수 있다.
도 1(a) 내지 도 1(e)은 본 발명의 제 1 실시 예에 따른 아이솔레이터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2는 본 발명의 제 1 실시 예에 따른 아이솔레이터의 평면 사시도.
도 3은 본 발명에 따른 아이솔레이터의 개략도.
도 4(a) 내지 도 4(c)는 본 발명의 제 2 실시 예에 따른 아이솔레이터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 5(a) 내지 도 5(c)는 본 발명의 제 3 실시 예에 따른 아이솔레이터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 6(a) 내지 도 6(c)는 본 발명의 제 4 실시 예에 따른 이이솔레이터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 7은 본 발명의 제 5 실시 예에 따른 아이솔레이터의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 고저항 실리콘 웨이퍼 120a 및 120b : 제 1 불순물 영역
130a 및 130b : 제 2 불순물 영역 140 : 비도전막
150 : 하부 코일 패턴
155a, 155b, 155c 및 155d : 하부 배선
160 : 제 1 절연막 170 : 질화막
180 : 상부 코일 패턴 180a, 180b 및 180c : 상부 배선
190 : 제 2 절연막
Claims (6)
- 패키지 기판;상기 패키지 기판의 소정 영역에 형성되며, 서로 이격된 적어도 두 코일 패턴을 구비하는 트랜스포머를 포함하며,상기 트랜스포머는 상기 패키지 기판상에 안착되는 반도체 칩과 본딩 와이어에 의해 연결되는 아이솔레이터.
- 제 1 항에 있어서, 상기 코일 패턴은 상기 패키지 기판의 상면 및 하면에 각각 형성되는 아이솔레이터.
- 제 2 항에 있어서, 상기 패키지 기판 하면에 형성된 코일 패턴은 방열 및 절연 특성이 우수한 물질로 피복되는 아이솔레이터.
- 패키지 기판 상에 복수의 홀을 형성하는 단계;상기 패키지 기판 상부에 상부 코일 패턴 및 상부 배선을 형성하고, 상기 패키지 기판 하부에 하부 코일 패턴 및 하부 배선을 형성하는 단계;상기 패키지 기판 상부에 반도체 칩을 안착한 후 상기 반도체 칩과 상기 상부 배선을 연결하는 단계;상기 패키지 기판 상부를 몰딩하는 단계;상기 복수의 홀에 전도성 물질로 매립하고, 솔더 볼을 연결하는 단계를 포함하는 아이솔레이터의 제조 방법.
- 제 4 항에 있어서, 상기 하부 코일 패턴 및 하부 배선을 형성한 후 상기 패키지 기판 하부를 방열 및 절연 특성이 우수한 물질로 피복하는 단계를 더 포함하는 아이솔레이터의 제조 방법.
- 제 4 항에 있어서, 상기 반도체 칩은 소정 영역에 보호 소자가 형성되며, 상기 보호 소자와 상기 상부 배선을 연결하는 아이솔레이터의 제조 방법.
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