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KR20080104588A - ＺｎＯ 계 박막 트랜지스터의 제조방법 - Google Patents

ＺｎＯ 계 박막 트랜지스터의 제조방법 Download PDF

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KR20080104588A
KR20080104588A KR1020070051560A KR20070051560A KR20080104588A KR 20080104588 A KR20080104588 A KR 20080104588A KR 1020070051560 A KR1020070051560 A KR 1020070051560A KR 20070051560 A KR20070051560 A KR 20070051560A KR 20080104588 A KR20080104588 A KR 20080104588A
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South Korea
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layer
channel layer
zno
thin film
film transistor
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손경석
이상윤
류명관
김태상
권장연
박경배
정지심
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삼성전자주식회사
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Abstract

ZnO 계 박막 트랜지스터의 제조방법에 관해 개시된다. ZnO 계 박막 트랜지스터는 채널 층의 산소함량에 매우 민감한 특성 변화를 보인다. 바텀 게이트 방식의 박막 트랜지스터의 제조에서 불가피한 채널 층의 손상과 이에 따른 깊은 음의 문턱 전압을 보상시키기 위하여 불안정한 상태의 산소를 다량 함유하는 저온 패시베이션 층이나 식각 저지층 등의 산화물 층을 이용하여 열처리(annealing)시 산화물 층과 채널 층과의 계면 반응에 의해 캐리어의 농도를 감소시킨다.

Description

ＺｎＯ 계 박막 트랜지스터의 제조방법{Fabrication method of ZnO family Thin film transistor}
도 1a 및 도 1b는 ZnO 계 산화물 반도체 채널 층의 패터닝 직후 및 패터닝 후 열처리된 상태에서의 전기적 특성을 보이는 그래프이다.
도 2a, 도 2b는 본 발명에 의해 제조되는 바텀 게이트 방식의 박막 트랜지스터의 전형적인 단면 형상을 개략적으로 보인다.
도 3a는 패시베이션층이 없이 열처리된 채널 층을 가지는 BCE 형 박막 트랜지스터의 소스-드레인 전류 변화 특성을 보인다.
도 3b는 채널 층 위에 SiN 패시베이션 층을 형성한 상태에서 열처리한 박막 트랜지스터의 소스-드레인 전류 변화 특성을 보인다.
도 3c는 채널 층 위에 SiOx 패시베이션 층을 형성한 상태에서 열처리한 본 발명에 따른 박막 트랜지스터의 소스-드레인 전류 특성 변화를 보인다.
도 4a는 본 발명에 따른 박막 트랜지스터의 제조 과정 중 소스-드레인 패터닝 후 패시베이션 층이 없이 열처리한 채널 층(SD Etch), 소스-드레인 패터닝과 패시베이션 층 형성 후 열처리 안된 채널 층(PVX), 소스-드레인 패터닝과 패시베이션 형성 및 열처리를 거친 채널 층(Anneal)의 전기적 특성을 비교해 보인 소스-드레인 전압 변화 그래프이다.
도 4b는 본 발명에 따른 박막 트랜지스터의 제조 과정 중 채널 층의 열처리 온도 변화(100℃, 200℃, 300℃, 400℃)에 따른 채널층의 전기적 특성을 비교 해 보인 소스-드레인 전압 변화 그래프이다.
도 5a, 5b, 5c는 BCE 형 박막 트랜지스터 제조과정 중 PECVD에 의한 패시베이션 층의 증착 공정 조건 변화에 따른 문턱 전압의 변화를 보이는 그래프이다.
도 6a는 도 2b에 도시된 형태의 에치 스토퍼 구조의 박막 트랜지스터에 있어서 에치 스토퍼를 SiN으로 형성했을 때의 소스-드레인 전류 특성을 보인다.
도 6b는 에치 스토퍼를 본 발명에 특징에 따라 SiOx 로 형성했을 때의 소스 -드레인 전류 특성을 보인다.
도 7a와 도 7b는 본 발명에 따른 박막 트랜지스터의 제조공정에서, 최적의 공정 조건을 보이는 실험 결과 그래프이다.
도 8a 내지 도 8e는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조방법을 보여준다.
도 9a 내지 도 9e는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조방법을 보여준다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 20: 게이트
21 : 게이트 절연 층 22: 채널 층
23 : 에칭 저지층 24a, 24b : 소스 및 드레인
25 : 패시베이션 층
본 발명은 산화물 반도체 박막과 이를 이용하는 박막 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 ZnO 계 반도체 박막과 이를 이용하는 박막 트랜지스터의 제조방법에 관한 것이다.
반도체 박막을 이용하는 박막 트랜지스터(Thin film transistor)는 다양한 응용 분야에 적용되며, 특히 평판 표시 장치의 능동소자로 많이 사용된다. 산화물 반도체 예를 들어 ZnO 계 반도체 필름은 저온 공정이 가능하고 특히 GaInZnO 반도체는 비정질 상이기 때문에 대면적화가 용이한 장점을 가진다. 또한 ZnO 계 반도체 필름은 고이동도의 물질로서 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다.
그러나, ZnO 계 반도체 필름의 캐리어 농도는 산소 함량 변화에 민감하며, 특히 열, 화학적 충격에 물리적, 전기적 성질이 크게 변화된다. 이러한 ZnO 계 박막 트랜지스터의 제조 과정에서, ZnO 계 반도체 필름이 고에너지 상태의 플라즈마에 노출되게 되는데 이때에 반도체 필름은 플라즈마 손상 및 열적 손상을 입게 되어 캐리어의 농도가 원하지 않게 증가한다. 캐리어 농도의 비정상적 증가는 박막 트랜지스터의 문턱 전압의 변화(shift)를 유발한다. 변화된 문턱 전압은 큰 음(陰)의 값을 가지게 됨으로써 게이트 전압이 0V 인 상태에서도 소스-드레인 간의 큰 누 설 전류가 발생한다. 이러한 현상은, 소스-드레인 위에 SiNx 페이베이션층이 형성되는 BCE(Back channel etch) ZnO 계 TFT에서 두드러지게 나타나며, 채널 층이 에치 스토퍼에 의해 보호된 상태에서 소스 드레인이 패터닝되는 에치 스토퍼 구조의 TFT 에서도 나타난다.
이와 같은 문턱 전압의 변화 등을 유발하는 채널 층의 손상은 채널 층의 캐리어 농도 증가와 관련되며, 따라서 제조 공정 중 캐리어 농도를 적절히 조절하여 양질의 전기적 특성을 가지는 ZnO 계 TFT 제조방법의 연구가 필요하다.
본 발명이 이루고자 하는 기술적 과제는 채널 층의 적절한 캐리어 농도 조절에 의해 양질의 전기적 특성을 가지는 ZnO 계 박막 트랜지스터의 제조방법을 제공하는 것이다.
본 발명에 따르면,
기판에 ZnO 계 채널 층을 형성하는 단계; 상기 채널 층 위에 불완전한 결합 상태의 산소를 포함하는 산화물 층을 형성하는 단계; 채널 층과 상기 산화물 층을 열처리(annealing)하는 단계를 포함하고,
상기 열처리((annealing) 단계에서 상기 산화물 층의 산소를 상기 채널 층로 공급하여 채널 층과 산화물 층 사이의 계면 반응에 의해 채널 층의 캐리어 농도를 감소시키는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법이 제공된다.
본 발명의 모범적인 실시예에 따르면,
기판에 ZnO 계 채널 층을 형성하는 단계;
상기 채널 층 위에 도전물질층을 형성한 후 이를 패터닝하여 상기 채널 층의 양측에 접촉되는 소스와 드레인 전극을 형성하는 단계;
상기 채널 층 및 소스와 드레인 전극 위에 불완전한 결합 상태의 산소를 포함하는 산화물 패시베이션 층을 형성하는 단계;
상기 채널 층과 상기 패시베이션 층을 열처리(annealing)하여 상기 패시베이션 층의 산소를 상기 채널 층로 공급하여 채널 층과 패시베이션 층 사이의 계면 반응에 의해 상기 채널 층의 캐리어 농도를 감소시키는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법이 제공된다.
본 발명의 모범적인 다른 실시예에 따르면,
기판에 ZnO 계 채널 층을 형성하는 단계;
상기 채널 층 위에 불완전한 결합 상태의 산소를 포함하는 산화물질층을 형성하는 단계;
상기 절연층을 패터닝하여 상기 채널 층의 중간 부분을 덮고 그 양측 부분은 노출시키는 식각 저지층(etch stop layer)을 얻는 단계;
상기 채널 층 및 식각 저지층 위에 도전물질층을 형성한 후 이를 패터닝하여 상기 소스 드레인의 양측에 접촉되는 소스전극과 드레인 전극을 형성하는 단계;
상기 소스 전극 및 드레인 전극 및 이 사이의 식각 저지층을 덮는 패시베이션 층을 형성하는 단계; 그리고
상기 채널 층과 상기 산화물 층을 열처리(annealing)하여 상기 식각 저지층 의 산소를 상기 채널 층로 공급하여 채널 층과 식각 저지층 사이의 계면 반응에 의해 채널 층의 캐리어 농도를 감소시키는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법이 제공된다.
본 발명의 구체적인 실시예에 따르면, 상기 채널 층에 산소를 공급하는 식각 저지층 및 패시베이션 층은, 채널 층의 산소와 양이온(Cation)간의 결합력에 비해 약한 결합력을 가지는 불안정한 상태의 산소를 함유하는 가지는 산화물 층(Oxide layer)이다. 바람직하게는 산화물 층은 불완전한 결합 상태의 산소를 포함하는 실리콘 산화물 층(SiOx)이다.
상기 식각 저지층 및 패시베이션 층과 같은 산화물 층을 형성하는 단계는 PECVD를 적용하며, 바람직하게는 치밀하지 않은 산화물 층을 형성할 수 있도록 증착(deposition)은 저온, 예를 들어 상온 ~250 ℃ 범위 내에서 진행되며, 산화물 층의 산소 농도를 증가시키기 위하여 소스 가스에 N2O 가스가 포함된다.
한편 본 발명의 구체적인 실시예에 따르면 채널 층은 ZnO 계열 채널 층은 a(In2O3)·b(Ga2O3)·c(ZnO) 층(여기서, a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)일 수 있다.
본 발명이 다른 구체적인 실시예에 따르면, 상기 채널 층은 a(In2O3)·b(Ga2O3)·c(ZnO) 층(여기서, a, b, c는 각각 a≥1, b≥1, 0＜c≤1의 조건을 만족시키는 실수)일 수 있다.
이하, 본 발명의 바람직한 실시예에 따른 박막 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1a 및 도 1b은 ZnO 계 산화물 반도체 채널 층의 패터닝 직후 및 패터닝 후 열처리된 상태에서의 전기적 특성을 보이는 그래프이다.
도 1a 및 도 1b의 전기적 특성은 GIZO(GaInZn Oxide) 필름에 대한 것으로 열처리(annealing) 전(도 1a) 및 후(도 1b)의 전기 전도도의 변화를 보인다.
도 1a 및 도 1b의 비교에 의해 알 수 있듯이, 열처리 후 GIZO 채널 층의 전도도 가 크게 높아졌음을 알 수 있다. 측정에 따르면, 열처리에 따르면 채널 층의 전도도는 1.47E-8 S/cm 에서 1.71E0 S/cm 로 증가되었다. 이는 GIZO가 가지는 열적인 불안정성을 보인다.
이러한 열적 불안정성에 따른 전도도의 증가는 소스/드레인 전극 패터닝시 가해지는 높은 에너지의 플라즈마 이온 충돌에 의해서도 나타난다. 이러한 전기 전도도 상승은 채널 층의 캐리어 농도의 증가에 기인하다. 이러한 캐리어 농도의 증가에 의해 박막 트랜지스터는 깊은 문턱 전압, 즉 큰 음의 문턱 전압을 가지게 된다.
문턱 전압을 보상하기 위해서는 채널 층의 캐리어 농도를 감소시키는 것이 필요하며, 따라서 산소량을 증대시키고 열처리시 채널 층의 환원을 억제해야 한다. 이를 위하여 본 발명은 ZnO 계 박막 트랜지스터에서 채널 층에 접촉되는 패시베이션 층 또는 식각 저지층에 산소를 충분히 함유시키고 환원제인 수소의 성분은 억제 한다. 패시베이션 층 또는 식각 저지층의 재료로 널리 사용되는 SiN 층의 경우, 소스 가스로 SiH4, NH3, N2 등이 이용되며 여기에는 산소를 공급할 수 있는 성분이 없다. 또한, 소스 가스인 SiH4와 NH3에 의해 다량의 수소가 SiN 층에 함유된다. SiN 층에 함유된 수소는 채널 표면과 환원 반응을 일으키게 되고 따라서 다량의 캐리어가 생성된다. 증가된 캐리어는 결과적으로 게이트에 전압이 인가되지 않는 상태에서도 소스와 드레인 사이에 전류 흐름을 유발한다.
도 2a, 도 2b는 본 발명에 의해 제조되는 바텀 게이트 방식의 박막 트랜지스터의 전형적인 단면 형상을 개략적으로 보인다. 도 2a는 소스-드레인 패터닝시 채널 층의 표면이 식각되는 BCE 형 박막 트랜지스터를 보이며, 도 2b는 채널 층의 표면이 식각 저지층(또는 보호층)에 의해 보호되는 식각 저지 구조의 박막 트랜지스터를 보인다.
먼저, 도 2a를 참조하면, 기판(10) 상에 게이트(20)와 이를 덮는 게이트 절연층(21)이 형성되어 있다. 게이트 절연층(21) 위에는 상기 게이트(20)에 대응하는 채널 층(22)이 형성되어 있다. 기판(10)은 투명하거나 불투명한 재료로서 실리콘, 유리 또는 플라스틱으로 형성된다. 채널 층(22)은 ZnO 계 반도체 물질층, 예컨대 Zn0 계열의 물질로서 구체적으로 GIZO(Ga-In-Zn-O) 로 형성될 수 있다. 상기 GIZO는 a(In2O3)·b(Ga2O3)·c(ZnO)일 수 있다. 여기서, a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족하는 실수일 수 있다. 보다 구체적으로, a, b, c는 각각 a≥1, b≥1, 0＜c≤1의 조건을 만족하는 실수이다. 상기 GIZO 채널 층(22)은 스퍼터 링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition)(PVD) 방법으로 형성된 것일 수 있다.
채널 층(22)의 양측에 소오스 전극(24a) 및 드레인 전극(24b)이 형성되어 있다. 소오스 전극(24a) 및 드레인 전극(24b)은 각각 채널 층(22) 양측에 겹치는 상태에서 기판(10) 상으로 연장된다. 소오스 전극(24a) 및 드레인 전극(24b)은 금속으로 형성될 수 있다. 이때 사용되는 금속에는 예컨대, Mo 단일 금속층, Mo층을 포함하는 다중 금속층, Ti를 포함하는 금속층 및 Cr을 포함하는 금속층 중 어느 하나일 수 있다.
상기 채널 층(22), 소스 전극(24a) 및 드레인 전극(24b) 위에는 두터운 패시베이션 층(25)이 형성된다. 패시베이션 층(25)은 본 발명의 특징에 따라 산소가 풍부한 산화물질, 예를 들어 SiOx 로 형성된다. 즉, 패시베이션 층(25)은 불완전하거나 유리된 다량의 산소가 함유한다. 이러한 패시베이션 층은 저온 PECVD(Plasma Enhanced Chemical Vapor Deposition) 법에 의해 형성한다. 본 발명에 있어서 고온 PECVD 법은 치밀한 구조의 막질을 형성하기 때문에 패시베이션 층(25)에 불완전하고 유리된 산소를 함유시키기 어렵다.
상기 채널 층(22), 소오스 전극(24a), 드레인 전극(24b), 게이트 절연층(21) 및 게이트 전극(20)의 두께는 각각 30∼200nm, 10∼200nm, 10∼200nm, 100∼300nm 및 100∼300nm 정도일 수 있다.
도시하지는 않았지만, 채널 층(20)과 소오스 전극(24a) 사이 및 채널 층(20)과 드레인 전극(24b) 사이에 각각 오믹 콘택층이 더 구비될 수 있다. 상기 오믹 콘 택층은 채널 층(22)보다 산소 함량이 적은 전도성 산화물 층일 수 있다. 상기 오믹 콘택층은 채널 층(22)과 소오스 전극(24a) 및 드레인 전극(24b) 간의 접촉 저항을 낮추고, 홀(hole)이 채널 층(22) 외부로 빠져나가는 것을 방지하는 역할을 한다.
한편, 도 2b를 참조하면, 도 2a에 도시된 구조에 더하여 채널 층(22)과 패시베이션 층(25) 사이에 보호층 또는 식각 저지층(23)이 형성된다. 식각 저지층(23)은 본 발명의 특징에 따라서 다량의 산소를 함유하는 산화물질, 예를 들어 SiOx로 형성될 수 있다. 이러한 식각 저지층(23)은 도 1a에 도시된 패시베이션 층(25)과 같은 물질로 형성되며, 그리고 식각 저지층(23) 위의 패시베이션 층(25)은 SiN 또는 SiO2로 형성될 수 있다.
상기와 같은 본 발명은 기본적으로 채널 층 하부에 게이트가 마련되는 바텀 게이트 방식의 박막 트랜지스터의 제조방법에 관련된다. 이러한 박막 트랜지스터의 제조 과정에서 나타나는 열적 충격 및 플라즈마 충격에 의해 손상된 채널 층을 열처리에 의해 안정화시키는 과정에서 효과적으로 전도도를 제어하여 양질의 전기적 특성을 부여한다. 이를 위하여 열처리시 채널 층에 대한 산화제인 산소의 공급을 크게하고 환원제인 수소의 공급을 억제하여 캐리어의 량을 감소시킨다. 산소의 공급은 채널 층에 접촉되는 패시베이션 층 또는 식각 저지층 등에 의해 이루어진다. . 이들 패시베이션 층과 식각 저지층은 바람직하게는 다량의 불완전 결합 산소를 함유하는 실리콘 산화물(SiOx)을 이용한다.
도 3a, 3b, 3c는 BCE 형 ZnO 계 박막 트랜지스터 샘플들의 전기적 특성을 보 이는 그래프이다. 도 3a는 패시베이션 층이 없이 열처리된 채널 층을 가지는 BCE 형 박막 트랜지스터의 소스-드레인 전류 변화 특성을 보인다. 도 3b는 채널 층 위에 SiN 패시베이션 층을 형성한 상태에서 열처리한 박막 트랜지스터의 소스-드레인 전류 변화 특성을 보인다. 그리고 도 3c는 채널 층 위에 SiOx 패시베이션 층을 형성한 상태에서 열처리한 본 발명에 따른 박막 트랜지스터의 소스-드레인 전류 특성 변화를 보인다. 첨부된 도면 전체에서 Vd는 채널 층에 인가되는 소스-드레인 전압을 나타낸다.
도 3a를 참조하면, 문턱 전압이 다소 낮은 음의 값을 가지나 -25 내지 -15 볼트의 게이트 전압 영역에서 소스-드레인 전류가 비교적 선형적인 특성을 나타내 보인다. 그러나, 도 3b에 도시된 바와 같이 SiN 패시베이션 층을 적용한 샘플 박막 트랜지스터는 열처리 후 매우 깊은 네가티브 문턱전압을 가지는데, 게이트 전압의 변화에 불구하고 전영역에서 동일한 소스-드레인 전류를 나타내 보인다. 한편, 도 3c에 도시된 바와 같이, 본 발명에 의해 SiOx 패시베이션 층을 적용하여 열처리시 충분한 산소를 채널 층에 공급한 경우 정상적인 동작특성의 보이면서도 도 3a의 결과에 비해 문턱전압이 양의 방향으로 이동(shift)하였음을 알 수 있다.
이러한 결과를 통해 열처리시 채널 층에 다량의 산소를 공급함으로써 캐리어 양이 줄어 들고 따라서 적정한 특성의 박막 트랜지스터를 제조할 수 있음을 알 수 있다. 그리고, 도 3b의 결과는 SiN 패시베이션은 채널 층의 환원 반응을 야기하여 오히려 캐리어 농도를 크게 높임을 알 수 있다. SiN 막을 형성하는 소스 가스에는 SiH4, NH3, N2 등이 포함되며 여기에는 산소를 공급할 수 있는 소스 가스는 포함되어 있지 않다. 자연히 SiN 막에는 환원제인 다량의 수소가 함유되고 따라서 채널 층의 환원 반응에 의해 캐리어 농도가 증대된다.
채널에 산소를 공급하기 위한 산화물 층의 형성하는 방법으로서 PECVD 가 적합하다. 저온 PECVD는 비교적 덜 치밀한 구조의 산화물 층을 형성할 수 있다. 즉, 저온 공정을 통해 기판에 형성되는 산화물에는 불완전한 상태 또는 유리된 산소를 함유시킨다. 이때에 소스 가스로는 N2O를 사용하며, 막질 상태는 N2O 가스 유량과 이온 충돌 에너지를 결정하는 플라즈마 파워 및 압력 그리고 전극 간의 간격을 조절함으로써 위에서 언급한 산화물 중의 산소량의 조절가능하고 이로써 박막 트랜지스터의 문턱전압을 조절할 수 있다. 압력이 증가하면, 이온 충돌 에너지가 감소하고 따라서 증착률(Depositon rate)가 감소하며, 따라서 채널 층 표면의 플라즈마 손상에 의한 캐리어 생성이 억제되게 된다.
도 4는 본 발명에 따른 박막 트랜지스터의 제조 과정 중 소스-드레인 패터닝 후 패시베이션 층이 없이 열처리한 채널 층(SD Etch), 소스-드레인 패터닝과 패시베이션 층 형성 후 열처리 안된 채널 층(PVX), 소스-드레인 패터닝과 패시베이션 형성 및 열처리를 거친 채널 층(Anneal)의 전기적 특성을 비교해 보인 소스-드레인 전압 변화 그래프이다.
도 4a에 도시된 바와 같이 패시베이션 층이 없이 열처리된 채널 층(SD Etch)은 비교적 양호한 문턱 전압 특성을 가진다. 그러나 소스 드레인 형성 후 패시베이 션 층이 형성되는 채널 층은 문턱 전압이 음의 방향으로 깊이 이동(Shift)하고 이를 열처리(Anneal) 했을 때 비로소 적정한 문턱 전압을 가진다. 도시된 바와 같이 패시베이션 층 형성 후 채널 층을 열처리하면 음의 문턱 전압이 24 V 정도 양의 방향으로 이동한다. 이를 통해 패시베이션 층이 채널 층 위에 형성되면 소스-드레인 패터닝 시 손상된 채널 층 표면의 캐리어의 농도가 상승하여, 열처리 과정을 거치면 패시베이션 층으로 부터 공급된 산소에 의해 채널 층의 캐리어 농도가 감소하였음을 알 수 있다.
도 4b는 채널의 열처리 온도 변화에 따른 채널의 전기적 특성 변화를 보인다. 도시된 바와 같이 400℃에서 열처리된 경우 서브스레스홀드 전류가 증가하고 소스/드레인 전극의 산화에 의한 접촉 저항 증가가 일어날 수 있다. 그리고, , 300℃에서 열처리된 경우에는 서브 스레스홀드 전류가 증가하였다. 그리고 100℃로 낮은 온도에서 열처리된 경우 손상 회복이 부족하고 이로 인해 이동도가 감소된 상태를 보인다. 그러나, 200℃로 열처리된 경우 최적의 상태로서 매우 양호가 전기적 특성을 보인다.
도 5a, 5b, 5c는 BCE 형 박막 트랜지스터 제조과정 중 PECVD에 의한 패시베이션 층의 증착 공정 조건 변화에 따른 문턱 전압의 변화를 보이는 그래프이다.
도 5a는 사용된 플라즈마 파워 50, 125, 200W에 다른 문턱 전압의 변동을 보인다. 도시된 바와 같이 200 와트의 파워를 사용했을때 0 볼트에 가까운 문턱 전압을 보이고 50W의 경우에 비해 125W에서 오히려 깊은 문턱전압이 나타났다.
도 5b는 압력 변화에 따른 문턱 전압의 변화를 보이는 것으로 압력이 높을 수록 문턱 전압이 양의 방향으로 이동(shift)함을 알 수 있다.
도 5c는 소스 가스인 N2O 의 양 변화에 따른 문턱 전압을 보이는데, 역시 가스량이 많을 수 록 문턱 전압이 양의 방향으로 이동함을 알 수 있다.
도 6a는 도 2b에 도시된 형태의 에치 스토퍼 구조의 박막 트랜지스터에 있어서 에치 스토퍼를 SiN으로 형성했을 때의 소스-드레인 전류 특성을 보이며, 도 6b는 에치 스토퍼를 본 발명에 특징에 따라 SiOx 로 형성했을 때의 소스 -드레인 전류 특성을 보인다. 도 6a와 도 6b의 비교를 통해서 알 수 있듯이 본 발명에 따른 박막 트랜지스터는 양호한 소스-드레인 전류 특성을 보이고 특히 -5 V 전후의 턴온(turn-on) 전압 특성을 보임을 알 수 있다.
도 7a와 도 7b는 최적의 공정 조건을 보이는 실험 결과 그래프이다.
도 7a는 챔버 압력을 3.5 torr 유지한 상태에서 플라즈마 파워와 N2O 가스를 변화시킨 경우의 문턱 전압 변화를 보인다. 플라즈마 파워가 증가할 수 록 그리고 가스 량이 증가할 수 록 문턱 전압은 상승하였다. 3.5 torr, 200W의 출력 하에서, 2500 sccm 의 N2O 가스를 공급했을 때 +10.6 V의 문턱전압이 나타났다.
도 7b는 플라즈마 파워를 200W 로 유지한 상태에서 압력과 N2O 가스를 변화시킨 경우의 문턱 전압 변화를 보인다. 압력이 증가할 수 록 그리고 가스 량이 증가할 수 록 문턱 전압은 상승하였다. 3.5 torr, 200W의 출력 하에서, 2500 sccm 의 N2O 가스를 공급했을 때 +11.3 V의 문턱전압이 나타났다.
이하, 본 발명의 모범적 실시예들에 따른 ZnO 계 박막 트랜지스터의 제조 방법을 단계적으로 설명한다.
도 8a 내지 도 8e는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조방법을 보여준다. 본 발명의 제 1 방법은 BCE 형 박막 트랜지스터의 제조방법이다. 도 2a 및 도 8a 내지 도 8e에서 동일한 참조 번호(부호)는 동일한 구성 요소를 나타낸다.
도 8a를 참조하면, 기판(10) 상에 게이트 전극(20)을 형성하고, 기판(10) 상에 게이트 전극(20)을 덮는 게이트 절연층(21)을 형성한다. 게이트 절연층(21) 형성 후, 게이트 절연층(21) 상면에 존재하는 불순물들을 제거하기 위한 습식 세정을 수행할 수 있다. 상기 습식 세정에서 세정액으로는 IPA(isopropyl alcohol)와 탈이온수(deionized water) 및 아세톤(aceton) 중 적어도 어느 하나를 사용할 수 있다.
도 8b를 참조하면, 게이트 절연층(21) 상에 게이트(21)에 대응하는 채널 층(22)을 형성한다. 채널 층(22)은 게이트 전극(250) 위쪽의 게이트 절연층(21) 상에 위치한다. 채널 층(210)은 일반적인 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition)(PVD) 방법으로 형성될 수 있다. PVD 방법을 이용한 채널 층(22)의 형성에 In2O3, Ga2O3 및 ZnO 중 적어도 하나의 타겟을 포함할 수 있다. 채널 층(22) 형성 후, 채널 층(22)의 표면을 산소 플라즈마로 처리할 수 있다. 이렇게 함으로써, 채널 층(22) 표면의 산소 농도가 증가하여 채널 층(22) 표면부의 전기 저항이 증가할 수 있다. 채널 층(22) 표면부의 전기 저항이 증가되면, 후속 공정에서 채널 층(22) 표면부의 특성이 열화되는 것을 줄일 수 있다. 상기 산소 플라즈마 처리 후, 기판(10) 및 채널 층(22)의 상면에 존재하는 식각 부산물들을 제거하기 위한 습식 세정을 수행할 수 있다. 상기 습식 세정에서 세정액으로는 IPA(isopropyl alcohol)와 탈이온수(deionized water) 및 아세톤(aceton) 중 적어도 어느 하나를 사용할 수 있다.
도 8c를 참조하면, 게이트 절연층(21) 상에 채널 층(22)의 양측에 접촉하는 소오스 전극(24a) 및 드레인 전극(24b)을 형성한다.
이 단계에는 기판(10) 상에 채널 층(22)을 덮는 금속층과 금속층 상에 소오스/드레인 영역을 획정하는 마스크를 형성 단계가 포함된다. 마스크를 이용하는 금속층의 식각에는 습식 또는 건식 식각 방법이 이용될 수 있다.
금속층은 Mo 단일 금속층, Mo층을 포함하는 다중 금속층, Ti를 포함하는 금속층 및 Cr을 포함하는 금속층 중 어느 하나일 수 있다. 금속층은 PVD 방법으로 형성할 수 있다. 금속층의 습식 식각에는 인산(H3PO4), 초산(CH3COOH), 질산(HNO3) 및 탈이온수의 혼합액을 식각액으로 사용할 수 있다. 건식 식각에는 플라즈마 에치(PE) 또는 반응성 이온 에치법(RIE)를 이용할 수 있다.
소오스 전극(24a)과 드레인 전극(24b)을 고온에서 형성하면, 소오스 전극(24a)과 드레인 전극(24)을 형성하는 과정에서 채널 층(22)과 소오스 전극(24a) 및 드레인 전극(24b) 사이에 채널 층(22)보다 산소 함량이 적은 오믹 콘택층(미도시)을 형성할 수 있다. 소오스 전극(24a)과 드레인 전극(24b)을 형성하는 과정에서 상기 오믹 콘택층이 형성되지 않을 때, 후속으로 어닐링 공정을 실시할 수 있다. 상기 어닐링 공정에 의해 채널 층(22)과 소오스 전극(24a) 및 드레인 전극(24b) 사이에 반응이 일어나고, 그 결과 상기 오믹 콘택층이 형성될 수 있다.
도 8d를 참조하면, 게이트 절연층(240) 상에 보호층(220), 소오스 전극(230a) 및 드레인 전극(230b)을 덮는 패시베이션 층(25)을 형성한다. 패시베이션 층은 패시베이션 층 중의 불완전 결합 산소의 함유량을 용이하게 조절할 수 있는 저온 PECVD 법을 이용한다. 바람직한 조건으로서, 기판에 대한 면적당 파워는 01~4W/cm2, 바람직하게는 0.9 W/cm2, 공정압력은1.0~4.0 Torr, 바람직하게 3.5 torr으로 하며, 소스 가스에는 실리콘 소스 외에 N2O 를 1000~7000 sccm, 바람직하게 2500 sccm 정도 포함시킨다. 이때의 온도 범위는 상온~250℃ 바람직하게 150℃이다.
도 8e에 도시된 바와 같이, 채널 층(22) 및 패비베이션 층(25)에 열을 가하는 어닐링을 실시한다. 어닐링 공정은 퍼니스 어닐링(furnace annealing) 또는 급속 가열 어닐링(rapid thermal annealing : RTA)일 수 있는데, 산소 또는 질소 분위기에서 200∼400℃의 온도로 10분∼2시간 동안 수행할 수 있다. 바람직하게는 200℃에서 1 시간 정도 수행한다. 이러한 어닐링 과정을 통해서 채널 층(22)의 캐리어 농도가 감소하여 적정한 전기적 특성 및 문턱 전압을 갖는 박막 트랜지스터를 얻을 수 있게 된다.
도 9a 내지 도 9e는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조 방법을 보여준다. 본 방법은 채널 층의 표면에 보호층인 식각 저지층이 형성되는 박막 트랜지스터의 제조방법이다. 도 2b 및 도 9a 내지 도 9e에서 동일한 참조 번호(부호)는 동일한 구성 요소를 나타낸다.
도 9a를 참조하면, 기판(10) 상에 게이트 전극(20)을 형성하고, 기판(10) 상에 게이트 전극(20)을 덮는 게이트 절연층(21)을 형성한다. 게이트 절연층(21) 형성 후, 게이트 절연층(21) 상면에 존재하는 불순물들을 제거하기 위한 습식 세정을 수행할 수 있다. 상기 습식 세정에서 세정액으로는 IPA(isopropyl alcohol)와 탈이온수(deionized water) 및 아세톤(aceton) 중 적어도 어느 하나를 사용할 수 있다.
도 9b를 참조하면, 게이트 절연층(21) 상에 순차로 적층된 채널 층(22)과 보호층(23)을 형성한다. 채널 층(22)은 게이트 전극(21) 위쪽의 게이트 절연층(21) 상에 위치한다. 채널 층(210)은 전술한 바아 같은 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition)(PVD) 방법으로 형성될 수 있다. PVD 방법을 이용한 채널 층(22)의 형성에 In2O3, Ga2O3 및 ZnO 중 적어도 하나의 타겟을 포함할 수 있다. 채널 층(22) 형성 후, 채널 층(22)의 표면을 산소 플라즈마로 처리할 수 있다. 산소 플라즈마 처리 후, 기판(10) 및 채널 층(22)의 상면에 존재하는 식각 부산물들을 제거하기 위한 습식 세정을 수행할 수 있다. 상기 습식 세정에서 세정액으로는 IPA(isopropyl alcohol)와 탈이온수(deionized water) 및 아세톤(aceton) 중 적어도 어느 하나를 사용할 수 있다.
상기 보호층(23)은 저온 PECVD 법에 의해 형성된 후 일반적인 방법에 의해 패터닝된다. 보호층(23)은 보호층(23) 중의 불완전 결합 산소의 함유량을 용이하게 조절할 수 있는 저온 PECVD 법에 의해 형성된다. 기판에 대한 면적당 파워는 01~4W/cm2, 바람직하게는 0.9 W/cm2, 공정압력은1.0~4.0 Torr, 바람직하게 3.5 torr으로 하며, 소스 가스에는 실리콘 소스 외에 N2O 를 1000~7000 sccm, 바람직하게 2500 sccm 정도 포함시킨다. 이때의 온도 범위는 상온~250℃ 바람직하게 150℃이다.
도 9c를 참조하면, 게이트 절연층(21) 및 보호층(23) 상에 채널 층(22)의 양단과 각각 접하는 소오스 전극(24a) 및 드레인 전극(24b)을 형성한다. 소오스 전극(24a) 및 드레인 전극(24b)은 전술한 실시예서와 같은 방법으로 형성된다.
도 9d를 참조하면, 게이트 절연층(21) 상에 보호층(23), 소오스 전극(24a) 및 드레인 전극(24b)을 덮는 패시베이션 층(26)을 형성한다. 패시베이션 층(26)은 종래와 같이 CVD 또는 PVD 법에 의해 SiN 이나 SiO2 로 형성된다.
도 9e를 참조하면, 채널 층(22) 및 패비베이션 층(25)에 열을 가하는 어닐링을 실시한다. 어닐링 공정은 퍼니스 어닐링(furnace annealing) 또는 급속 가열 어닐링(rapid thermal annealing : RTA)일 수 있는데, 산소 또는 질소 분위기에서 200∼400℃의 온도로 10분∼2시간 동안 수행할 수 있다. 바람직하게는 200℃에서 1 시간 정도 수행한다. 이러한 어닐링 과정을 통해서 채널 층(22)의 캐리어 농도가 감소하여 적정한 전기적 특성 및 문턱 전압을 갖는 박막 트랜지스터를 얻을 수 있게 된다.
전술한 바와 같이 본 발명은 어닐링시 채널 층에 산소를 공급하여 캐리어의 농도를 감소시켜 문턱 전압의 이동을 저감시키는 것으로서 채널 층에 접촉되는 패시베이션 층이나 보호층에 불완전한 결합 구조의 산소를 충분히 포함시킴으로써 열처리시 채널 층 표면의 산화를 유도함과 아울러 환원은 억제하도록 한다.
산소 공급에 캐리어 농도 조절은 패시베이션 층이나 보호층의 공정 조건의 적절한 조절에 의해 조정가능하며 이는 전술한 실시예의 설명들을 통해 용이하게 이루어 낼 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따르면 적절한 캐리어 농도의 조절에 의해 목적하는 문턱 전압의 ZnO 계, 특히 GIZO 박막 트랜지스터를 얻을 수 있게 된다. 이러한 본 발명은 대면적의 스위칭 소자를 요구하는 LCD, OLED 디스플레이 등에 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 박막 트랜지스터의 구성 요소는 다양화할 수 있을 것이고, 구조 또한 다양한 형태로 변형할 수 있을 것이다. 또한, 본 발명의 박막 트랜지스터는 액정표시장치나 유기발광표시장치뿐만 아니라 메모리 소자 및 논리 소자 분야에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (30)

  1. 기판에 ZnO 계 채널 층을 형성하는 단계;와 상기 채널 층 위에 불완전한 결합 상태의 산소를 포함하는 산화물 층을 형성하는 단계;및 채널 층과 상기 산화물 층을 열처리(annealing)하는 단계를 포함하고,
    상기 열처리((annealing) 단계에서 상기 산화물 층의 산소를 상기 채널 층로 공급하여 채널 층과 산화물 층 사이의 계면 반응에 의해 채널 층의 캐리어 농도를 감소시키는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 산화물 층은 PECVD 법에 의해 형성하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 채널 층은 GIZO(GaInZn Oxide) 로 형성되는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 층은 N2O 소스 가스를 포함하는 PECVD 법에 의해 불완전한 결합 상태의 산소를 포함하도록 형성되는 SiOx 층인 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  5. 제 4 항에 있어서, 상기 PECVD 법의 공정 온도는 상온~250℃의 범위인 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 PECVD 법의 공정 온도는 150℃ 인 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  7. 제 4 항에 있어서,
    상기 산화물 층을 형성하는 PECVD 법에서, RF 출력은 0.1 ~ 4 W/cm2, 압력은 1.0~4.0 Torr 그리고 N2O 가스는 1000 ~ 7000sccm을 공급하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    상기 산화물 층을 형성하는 PECVD 법에서, RF 출력은 0.9W/cm2, 압력은 3.5 Torr 그리고 N2O 가스는 2500sccm을 공급하는 것을 특징으로 하는 ZnO 계 박막 트랜 지스터의 제조방법.
  9. 제 7 항에 있어서,
    상기 PECVD 법의 공정 온도는 상온~250℃의 범위인 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  10. 제 8 항에 있어서,
    상기 PECVD 법의 공정 온도는 150℃ 인 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  11. 기판에 ZnO 계 채널 층을 형성하는 단계;
    상기 채널 층 위에 도전물질층을 형성한 후 이를 패터닝하여 상기 채널 층의 양측에 접촉되는 소스와 드레인 전극을 형성하는 단계;
    상기 채널 층 및 소스와 드레인 전극 위에 불완전한 결합 상태의 산소를 포함하는 산화물 패시베이션 층을 형성하는 단계; 그리고
    상기 채널 층과 상기 패시베이션 층을 열처리(annealing)하여 상기 패시베이션 층의 산소를 상기 채널 층로 공급하여 채널 층과 패시베이션 층 사이의 계면 반응에 의해 상기 채널 층의 캐리어 농도를 감소시키는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법
  12. 제 11 항에 있어서,
    상기 패시베이션 층은 PECVD 법에 의해 형성하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 채널 층은 GIZO(GaInZn Oxide) 로 형성되는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 패시베이션 층은 N2O 소스 가스를 포함하는 PECVD 법에 의해 불완전한 결합 상태의 산소를 포함하도록 형성되는 SiOx 층인 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  15. 제 14 항에 있어서, 상기 PECVD 법의 공정 온도는 상온~250℃의 범위인 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  16. 제 15 항에 있어서,
    상기 PECVD 법의 공정 온도는 150℃ 인 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  17. 제 14 항에 있어서,
    상기 패시베이션 층을 형성하는 PECVD 법에서, RF 출력은 0.1~4W/cm2, 압력은 1.0~4.0Torr 그리고 N2O 가스는 1000~7000sccm을 공급하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  18. 제 17 항에 있어서,
    상기 패시베이션 층을 형성하는 PECVD 법에서, RF 출력은 0.9W/cm2, 압력은 3.5 Torr 그리고 N2O 가스는 2500 sccm을 공급하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  19. 제 17 항에 있어서,
    상기 PECVD 법의 공정 온도는 상온~250℃의 범위인 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  20. 제 18 항에 있어서,
    상기 PECVD 법의 공정 온도는 150℃ 인 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  21. 기판에 ZnO 계 채널 층을 형성하는 단계;
    상기 채널 층 위에 불완전한 결합 상태의 산소를 포함하는 산화물질층을 형성하는 단계;
    상기 절연층을 패터닝하여 상기 채널 층의 중간 부분을 덮고 그 양측 부분은 노출시키는 식각 저지층(etch stop layer)을 얻는 단계;
    상기 채널 층 및 식각 저지층 위에 도전물질층을 형성한 후 이를 패터닝하여 상기 소스 드레인의 양측에 접촉되는 소스전극과 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 드레인 전극 및 이 사이의 식각 저지층을 덮는 패시베이션 층을 형성하는 단계; 그리고
    상기 채널 층과 상기 산화물 층을 열처리(annealing)하여 상기 식각 저지층의 산소를 상기 채널 층로 공급하여 채널 층과 식각 저지층 사이의 계면 반응에 의해 채널 층의 캐리어 농도를 감소시키는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  22. 제 21 항에 있어서,
    상기 식각 저지층은 PECVD 법에 의해 형성하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  23. 제 21 항 또는 제 22 항에 있어서,
    상기 채널 층은 GIZO(GaInZn Oxide) 로 형성되는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  24. 제 21 항 또는 제 22 항에 있어서,
    상기 식각 저지층은 N2O 소스 가스를 포함하는 PECVD 법에 의해 불완전한 결합 상태의 산소를 포함하도록 형성되는 SiOx 층인 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  25. 제 24 항에 있어서, 상기 PECVD 법의 공정 온도는 상온~250℃의 범위인 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  26. 제 25 항에 있어서,
    상기 PECVD 법의 공정 온도는 150℃ 인 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  27. 제 24 항에 있어서,
    상기 식각 저지층을 형성하는 PECVD 법에서, RF 출력은 1.0 ~ 4W/cm2, 압력은 1.0~4.0 Torr 그리고 N2O 가스는 1000~7000 sccm을 공급하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  28. 제 27 항에 있어서,
    상기 식각 저지층을 형성하는 PECVD 법에서, RF 출력은 0.9W/cm2, 압력은 3.5 Torr 그리고 N2O 가스는 2500 sccm을 공급하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  29. 제 27 항에 있어서,
    상기 PECVD 법의 공정 온도는 상온~250℃의 범위인 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  30. 제 28 항에 있어서,
    상기 PECVD 법의 공정 온도는 150℃ 인 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
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