KR20080057601A

KR20080057601A - 게이트 구동회로 및 이를 갖는 표시장치

Info

Publication number: KR20080057601A
Application number: KR1020060131087A
Authority: KR
Inventors: 김성만; 이홍우; 안병재; 송영걸; 이봉준; 문연규
Original assignee: 삼성전자주식회사
Priority date: 2006-12-20
Filing date: 2006-12-20
Publication date: 2008-06-25

Abstract

게이트 구동회로 및 이를 갖는 표시장치에서, 풀업부와 캐리부는 한 프레임 중 제1 구간동안 현재단 게이트신호와 현재단 캐리신호를 각각 제1 클럭으로 풀업시킨다. 풀다운부는 다음단 게이트신호를 입력받아 현재단 게이트신호를 제1 소오스 전원전압으로 방전시킨다. 풀업 구동부는 풀업부와 캐리부의 제어단에 연결되고, 이전단 캐리신호를 입력받아 풀업부와 캐리부를 턴-온시키며, 다음단 게이트신호에 응답하여 풀업부와 캐리부를 턴-오프시킨다. 플로팅 방지부는 한 프레임 중 제1 구간을 제외한 제2 구간동안 제1 클럭에 응답하여 제1 소오스 전원전압보다 낮은 제2 소오스 전원전압을 캐리부의 출력단으로 제공한다. 따라서, 게이트 구동회로의 고온 신뢰성을 향상시킬 수 있다.

Description

게이트 구동회로 및 이를 갖는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.

도 2는 도 1에 도시된 게이트 구동회로의 블럭도이다.

도 3은 도 2에 도시된 스테이지의 회로도이다.

도 4는 제1 클럭의 하이 구간동안 Q-노드의 전위를 나타낸 도면이다.

도 5는 제2 클럭의 하이 구간동안 Q-노드의 전위를 나타낸 도면이다.

도 6은 본 발명의 다른 실시예에 따른 게이트 구동회로의 스테이지의 회로도이다.

도 7은 본 발명의 또 다른 실시예에 따른 게이트 구동회로의 각 스테이지의 회로도이다.

도 8은 본 발명의 또 다른 실시예에 따른 게이트 구동회로의 각 스테이지의 회로도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 -- 액정표시패널 210 -- 게이트 구동회로

211 -- 풀업부 212 -- 캐리부

213 -- 풀다운부 214 -- 풀업 구동부

215a, 215b -- 리플 방지부 216 -- 홀딩부

217 -- 인버터부 218 -- 리셋부

219a -- 제1 플로팅 방지부 320 -- 데이터 구동칩

400 -- 액정표시장치

본 발명은 게이트 구동회로 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 고온 신뢰성을 향상시킬 수 있는 게이트 구동회로 및 이를 갖는 표시장치에 관한 것이다.

일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다.

액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다. 액정표시패널에는 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로가 박막 공정을 통해 직접적으로 형성된다.

일반적으로, 게이트 구동회로는 다수의 스테이지가 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터로 이루어진다. 각 스테이지는 대응하는 게이트 라인에 게이트 전압을 출력하기 위해 다수의 구동 트랜지스터로 이루어진다. 구체적 으로, 각 스테이지는 게이트 라인에 연결되어 게이트 전압을 출력하는 풀업 트랜지스터 및 다음단 스테이지의 입력단자에 연결되어 다음단 스테이지의 구동을 제어하는데 이용되는 캐리전압을 출력하는 캐리 트랜지스터를 포함한다. 따라서, 게이트 라인에 연결된 부하로 인해 다음단 스테이지에 왜곡된 신호가 인가되는 것을 방지함으로써, 게이트 구동회로의 구동불량을 방지할 수 있다.

그러나, 종래의 각 스테이지에서 풀업 트랜지스터와 캐리 트랜지스터의 제어단은 하나의 Q-노드에 공통적으로 연결된다. 구체적으로, Q-노드는 게이트 전압 및 캐리 전압이 하이 상태로 유지되는 1H 시간동안에는 턴-온전압(즉, 문턱전압 이상의 전압)의 전위를 갖지만, 게이트 전압 및 캐리전압이 로우상태로 유지되는 (n-1)H 시간동안에는 턴-오프전압(즉, 문턱전압보다 작은 전압)의 전위를 유지되어야한다.

그러나, 종래의 구조에서는 (n-1)H 시간 중 소정 시간동안 상기한 Q-노드의 전위가 플로팅 상태가 되는 경우가 발생한다. 이와 같이, Q-노드의 전위가 턴-오프전압을 갖지 못하면, 상기한 풀업 및 캐리 트랜지스터를 턴-오프 상태로 홀딩시키는 능력이 저하되어 상기한 게이트 전압 및 캐리 전압에 리플이 출력될 수 있다. 특히, 액정표시패널의 고온 테스트 과정에서 풀업 및 캐리 트랜지스터의 전류 특성이 변화되면, 플로팅 상태의 Q-노드를 통해 유입된 노이즈에 의해서 게이트 구동회로의 구동불량이 야기되며, 그 결과 게이트 구동회로의 고온 신뢰성이 저하될 수 있다.

따라서, 본 발명의 목적은 고온 신뢰성을 향상시키기 위한 게이트 구동회로를 제공하는 것이다.

또한, 본 발명의 다른 목적은 상기한 게이트 구동회로를 구비하는 표시장치를 제공하는 것이다.

본 발명에 따른 게이트 구동회로는 종속적으로 연결된 n+1개의 스테이지(여기서, n은 2이상의 정수)로 이루어지고, 각 스테이지는 풀업부, 캐리부, 풀다운부, 풀업 구동부 및 플로팅 방지부를 포함한다.

상기 풀업부는 한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시키고, 상기 캐리부는 상기 제1 구간동안 현재단 캐리 신호를 상기 제1 클럭으로 풀업시킨다. 상기 풀다운부는 다음단 스테이지들 중 어느 하나로부터 다음단 게이트 신호를 입력받아 상기 현재단 게이트 신호를 제1 소오스 전원전압으로 방전시킨다. 상기 풀업 구동부는 상기 풀업부와 상기 캐리부의 제어단(이하, Q-노드)에 연결되고, 이전단 스테이지들 중 어느 하나로부터 이전단 캐리 신호를 입력받아 상기 풀업부와 상기 캐리부를 턴-온시키며, 상기 다음단 게이트 신호에 응답하여 상기 풀업부와 상기 캐리부를 턴-오프시킨다.

상기 플로팅 방지부는 상기 한 프레임 중 상기 제1 구간을 제외한 제2 구간동안 상기 제1 클럭에 응답하여 상기 제1 소오스 전원전압보다 낮은 제2 소오스 전원전압을 상기 캐리부의 출력단(이하, 현재단 캐리노드)으로 제공하여 상기 현재단 캐리신호를 상기 제2 소오스 전원전압으로 다운시킨다.

본 발명에 따른 표시장치는 게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시부, 상기 표시부에 상기 데이터 신호를 제공하는 데이터 구동회로 및 종속적으로 연결된 n+1개의 스테이지(여기서, n은 2이상의 정수)로 이루어져 상기 표시부에 상기 게이트 신호를 순차적으로 출력하는 게이트 구동회로를 포함한다. 상기 게이트 구동회로의 각 스테이지는 풀업부, 캐리부, 풀다운부 및 플로팅 방지부로 이루어진다.

상기 풀업부는 한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시키고, 상기 캐리부는 상기 제1 구간동안 현재단 캐리 신호를 상기 제1 클럭으로 풀업시킨다. 상기 풀다운부는 다음단 스테이지들 중 어느 하나로부터 다음단 게이트 신호를 입력받아 상기 현재단 게이트 신호를 제1 소오스 전원전압으로 방전시킨다. 상기 풀업 구동부는 상기 풀업부와 상기 캐리부의 제어단(이하, Q-노드)에 연결되고, 이전단 스테이지들 중 어느 하나로부터 이전단 캐리 신호를 입력받아 상기 풀업부와 상기 캐리부를 턴-온시키고, 상기 다음단 게이트 신호에 응답하여 상기 풀업부와 상기 캐리부를 턴-오프시킨다.

상기 플로팅 방지부는 상기 한 프레임 중 상기 제1 구간을 제외한 제2 구간동안 상기 제1 클럭에 응답하여 상기 제1 소오스 전원전압보다 낮은 제2 소오스 전원전압을 상기 캐리부의 출력단(이하, 현재단 캐리노드)로 제공하여 상기 현재단 캐리신호를 상기 제2 소오스 전원전압으로 다운시킨다.

이러한 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 각 스테이지에는 캐리노드의 플로팅을 방지하기 위한 플로팅 방지 트랜지스터를 추가하고, 플로팅 방지 트랜지스터의 입력전극에 제1 소오스 전원전압보다 낮은 제2 소오스 전원전압을 인가함으로써, 고온 조건에서 Q-노드에서 발생하는 리플의 크기를 감소시킬 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 액정표시장치(400)는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100)에 데이터 전압을 출력하는 다수의 데이터 구동칩(320) 및 상기 액정표시패널(100)에 게이트 전압을 출력하는 게이트 구동회로(210)를 포함한다.

상기 액정표시패널(100)은 하부기판(110), 상기 하부기판(110)과 마주보는 상부기판(120) 및 상기 하부기판(110)과 상기 상부기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 액정표시패널(100)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)과 인접한 주변영역(PA)으로 이루어진다.

상기 표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn) 및 상기 다수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)에 의해서 매트릭스 형태의 다수의 화소영역이 정의된다. 상기 각 화소영역에는 박막 트랜지스터(Tr) 및 액정 커패시터(Clc)로 이루어진 화소(P1)가 구비된다. 본 발명의 일 예로, 상기 박막 트랜지스터(Tr)의 게이트 전극은 제1 게이트 라인(GL1)에 전기적으로 연결되고, 소오스 전극은 제1 데이터 라인(DL1)에 전기적으로 연결되며, 드레 인 전극은 상기 액정 커패시터(Clc)의 제1 전극인 화소전극에 전기적으로 연결된다.

상기 게이트 구동회로(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 인접하여 상기 주변영역(PA)에 구비된다. 상기 게이트 구동회로(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 전기적으로 연결되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 상기 게이트 전압을 순차적으로 인가한다.

상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하여 상기 주변영역(PA)에는 다수의 테이프 캐리어 패키지(Tape Carrier Package: TCP)(310)가 부착된다. 상기 다수의 TCP(310) 상에는 상기 다수의 데이터 구동칩(320)이 실장된다. 상기 다수의 데이터 구동칩(320)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어 상기 다수의 데이터 라인(DL1 ~ DLm)에 상기 데이터 전압을 출력한다.

상기 액정표시장치(400)는 상기 게이트 구동회로(210)와 상기 다수의 데이터 구동칩(320)의 구동을 제어하기 위한 인쇄회로기판(330)을 더 구비한다. 상기 인쇄회로기판(330)은 상기 다수의 데이터 구동칩(320)의 구동을 제어하는 데이터측 제어신호와 영상 데이터를 출력하고, 상기 게이트 구동회로(210)의 구동을 제어하는 게이트측 제어신호를 출력한다. 상기 데이터측 제어신호와 영상 데이터는 상기 다수의 TCP(310)를 통해 상기 다수의 데이터 구동칩(320)으로 인가된다. 상기 게이트측 제어신호는 상기 게이트 구동회로(210)에 인접하는 TCP를 통해 상기 게이트 구동회로(210)로 인가된다.

도 2는 도 1에 도시된 게이트 구동회로의 블럭도이다.

도 2를 참조하면, 게이트 구동회로(210)는 서로 종속적으로 연결된 다수의 스테이지(SRC1 ~ SRCn+1)로 이루어진 하나의 쉬프트 레지스터(210a)를 포함한다. 상기 쉬프트 레지스터(210a)는 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부에 구비된다. 각 스테이지는 제1 입력단자(IN1), 제1 및 제2 클럭단자(CK1, CK2), 제2 입력단자(IN2), 제1 전압입력단자(Vin-1), 리셋단자(RE), 제2 전압입력단자(Vin-2), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.

상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제1 입력단자(IN1)는 이전단 스테이지의 캐리단자(CR)에 전기적으로 연결되어 이전단 캐리전압을 입력받는다. 단, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 첫번째 스테이지(SRC1)의 제1 입력단자(IN1)에는 상기 게이트 구동회로(210)의 구동을 개시하는 개시신호(STV)가 제공된다. 상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제2 입력단자(IN2)는 다음단 스테이지의 출력단자(OUT)에 전기적으로 연결되어 다음단 게이트 전압을 입력받는다. 단, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 마지막 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 상기 개시신호(STV)가 제공된다.

상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 반전된 위상을 갖는 제2 클럭(CKVB)이 제공된다. 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1)에는 상기 제2 클럭(CKVB)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다. 상기 마지막 스테이지(SRCn+1)의 출력단자(OUT)는 다수의 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)에 전기적으로 연결된다.

상기 다수의 스테이지(SRC1 ~ SRCn+1)의 상기 제1 전압입력단자(Vin-1)에는 제1 소오스 전원전압(VSS1)이 제공된다. 상기 제1 소오스 전원전압(VSS1)은 그라운드 전압 또는 마이너스 전압으로 이루어진다. 상기 제2 전압입력단자(Vin-2)에는 상기 제1 소오스 전원전압보다 낮은 제2 소오스 전원전압(VSS2)이 인가된다. 본 발명의 일 예로, 상기 제1 소오스 전원전압(VSS1)은 -6.7V로 이루어지고, 상기 제2 소오스 전원전압(VSS2)은 -13V로 이루어진다.

상기 다수의 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)들에는 다수의 게이트 라인(GL1 ~ GLn)이 전기적으로 연결된다. 따라서, 상기 다수의 스테이지(SRC1 ~ SRCn)는 출력단자들(OUT)을 통해 게이트 전압을 순차적으로 출력하여 상기 다수의 게이트 라인(GL1 ~ GLn)으로 인가한다.

한편, 상기 게이트 구동회로(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 제2 단부에 구비된 방전회로(210b)를 더 포함한다. 상기 방전회로(210b)는 상기 게이트 라인들의 개수와 동일한 개수의 방전 트랜지스터(NT15)를 포함한다. 상기 방전 트랜지스터(NT15)는 다음단 게이트 라인에 연결된 제어전극, 상기 제1 소오스 전원전압(VSS1)을 입력받는 입력전극 및 현재단 게이트 라인에 연결된 출력전극으로 이루어진다. 따라서, 상기 방전 트랜지스터(NT15)는 다음단 스테이지로부터 출력된 다음단 게이트 전압에 응답하여 현재단 게이트 라인을 상기 제1 소오스 전원전압(VSS1)으로 방전시킴으로써, 상기 현재단 게이트 라인으로 인가된 현재단 게이 트 신호를 리셋시킬 수 있다.

도 3은 도 2에 도시된 스테이지의 회로도이다. 단, 게이트 구동회로의 각 스테이지는 서로 동일한 내부 구성을 가지므로, 도 3에서는 하나의 스테이지를 도시하여 설명함으로써 나머지 스테이지들에 대한 설명을 대신한다.

도 3을 참조하면, 각 스테이지는 풀업부(211), 캐리부(212), 풀다운부(213), 풀업 구동부(214), 리플 방지부(215a), 홀딩부(216), 인버터부(217), 리셋부(218) 및 플로팅 방지부(219a)를 포함한다.

상기 풀업부(211)는 상기 풀업 구동부(214)의 출력단(이하, Q-노드)(QN)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀업 트랜지스터(NT1)를 포함한다. 따라서, 상기 풀업 트랜지스터(NT1)는 상기 풀업 구동부(213)로부터 출력된 제어전압에 응답하여 상기 출력단자(OUT)로 출력되는 현재단 게이트 전압을 제1 클럭단자(CK1)를 통해 제공된 클럭(이하, 제1 클럭(CKV, 도 2에 도시됨))만큼 풀-업시킨다. 상기 풀업 트랜지스터(NT1)는 한 프레임 중 상기 제1 클럭(CKV)의 하이구간인 1H 구간(이하, 제1 구간)동안만 턴-온되어, 상기 제1 구간동안 상기 현재단 게이트 전압을 하이 상태로 유지시킨다. 따라서, 상기 제1 구간은 상기 현재단 게이트 라인의 턴-온 구간으로 정의된다.

상기 캐리부(212)는 상기 Q-노드(QN)에 연결된 제어전극, 상기 제1 클럭단자(CK1)에 연결된 입력전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진 캐리 트랜지스터(NT2)를 포함한다. 따라서, 상기 캐리 트랜지스터(NT2)는 상기 풀업 구동부(213)로부터 출력된 제어전압에 응답하여 상기 캐리단자(CR)로 출력되는 현재단 캐리전압을 상기 제1 클럭(CKV)만큼 풀-업시킨다. 상기 캐리 트랜지스터(NT2)는 한 프레임 중 상기 제1 구간 동안만 턴-온되어, 상기 제1 구간 동안 상기 현재단 캐리전압을 하이 상태로 유지시킨다.

상기 풀다운부(213)는 제2 입력단자(NT2)에 연결된 제어전극, 상기 제1 전압입력단자(Vin-1)에 연결된 입력전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀다운 트랜지스터(NT3)를 포함한다. 따라서, 상기 풀다운 트랜지스터(NT3)는 다음단 게이트 전압에 응답하여 상기 제1 클럭(CKV)만큼 풀업된 상기 현재단 게이트 전압을 상기 제1 전압입력단자(Vin-1)를 통해 공급된 제1 소오스 전원전압(VSS1, 도 2에 도시됨)만큼 풀다운시킨다. 즉, 상기 풀다운 트랜지스터(NT3)는 상기 제1 구간 이후에 턴온되어 상기 현재단 게이트 전압을 로우상태로 다운시킨다.

상기 풀업 구동부(214)는 버퍼 트랜지스터(NT4), 제1 커패시터(C1), 제2 커패시터(C2), 방전 트랜지스터(NT5)를 포함한다. 상기 버퍼 트랜지스터(NT4)는 상기 제1 입력단자(IN1)에 공통으로 연결된 입력전극과 제어전극 및 상기 Q-노드(QN)에 연결된 출력전극으로 이루어진다. 상기 제1 커패시터(C1)는 상기 Q-노드(QN)와 출력단자(OUT) 사이에 연결되고, 상기 제2 커패시터(C2)는 상기 캐리 트랜지스터(NT14)의 제어전극과 캐리단자(CR)와의 사이에 연결된다. 한편, 상기 방전 트랜지스터(NT5)는 상기 버퍼 트랜지스터(NT4)의 출력전극에 연결된 입력전극, 상기 제2 입력단자(IN2)에 연결된 제어전극 및 상기 제1 전압입력단자(Vin-1)에 연결된 출 력전극으로 이루어진다.

상기 버퍼 트랜지스터(NT4)가 이전단 캐리전압에 응답하여 턴-온되면, 상기 제1 및 제2 커패시터(C1, C2)가 충전된다. 상기 제1 커패시터(C1)에 상기 풀업 트랜지스터(NT1)의 문턱전압 이상의 전하가 충전되면, 상기 Q-노드(QN)의 전위가 문전압 이상으로 상승하여 상기 풀업 트랜지스터(NT1) 및 캐리 트랜지스터(NT2)가 턴온된다. 따라서, 상기 제1 클럭(CKV)이 상기 출력단자(OUT) 및 캐리단자(CR)로 출력되어 상기 현재단 게이트 전압과 현재단 캐리전압은 하이 상태로 전환된다. 즉, 상기 현재단 게이트 전압과 현재단 캐리전압은 상기 제1 클럭(CKV)의 하이 구간 만큼 하이 상태를 유지한다.

이후, 상기 방전 트랜지스터(NT5)가 다음단 게이트 전압에 응답하여 턴-온되면, 상기 제1 커패시터(C1)에 충전된 전하는 상기 방전 트랜지스터(NT5)를 통해 상기 제1 소오스 전원전압(VSS1)으로 방전된다. 따라서, 상기 Q-노드(QN)의 전위는 상기 제1 소오스 전원전압(VSS1)으로 다운되고, 그 결과 상기 풀업 트랜지스터(NT1) 및 캐리 트랜지스터(NT2)는 턴-오프된다. 즉, 상기 방전 트랜지스터(NT5)는 상기 제1 구간 이후에 턴온되어 상기 풀업 트랜지스터(NT1) 및 캐리 트랜지스터(NT2)가 턴-오프시킴으로써, 상기 출력단자(OUT) 및 캐리단자(CR)로 하이 상태의 현재단 게이트 전압 및 현재단 캐리전압이 출력되지 않도록 차단하는 역할을 수행한다.

상기 리플 방지부(215a)는 제1 내지 제3 리플 방지 트랜지스터(NT6, NT7, NT8)로 이루어져 상기 한 프레임 중 상기 제1 구간을 제외한 제2 구간(즉, (n-1)H 구간임)동안 상기 현재단 게이트 전압 및 현재단 캐리전압이 상기 제1 또는 제2 클럭(CKV, CKVB)에 의해서 리플되는 것을 방지한다.

상기 제1 리플 방지 트랜지스터(NT6)는 상기 제1 클럭단자(CK1)에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 입력전극 및 상기 Q-노드(QN)에 연결된 출력전극을 포함한다. 상기 제2 리플 방지 트랜지스터(NT7)는 상기 제2 클럭단자(C2)에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다. 상기 제3 리플 방지 트랜지스터(NT8)는 제2 클럭단자(CK2)에 연결된 제어전극, 상기 제1 입력단자(IN1)에 연결된 입력전극 및 상기 Q-노드(QN)에 연결된 출력전극으로 이루어진다.

상기 제2 구간동안 상기 제1 리플 방지 트랜지스터(NT6)는 상기 제1 클럭(CKV)에 응답하여 상기 출력단자(OUT)로부터 출력된 현재단 게이트 전압(상기 제1 소오스 전원전압(VSS1)과 동일한 전압레벨을 가짐)을 상기 Q-노드(QN)로 제공한다. 따라서, 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간에서 상기 Q-노드(QN)의 전위는 상기 제1 소오스 전원전압(VSS1)으로 유지된다. 이로써, 상기 제1 리플 방지 트랜지스터(NT6)는 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 풀업 및 캐리 트랜지스터(NT1, NT2)가 턴-온되는 것을 방지한다.

상기 제2 리플 방지 트랜지스터(NT7)는 상기 제2 클럭(CKVB)에 응답하여 상기 현재단 게이트 전압을 상기 제1 소오스 전원전압(VSS1)으로 방전시킨다. 따라서, 상기 제2 리플 방지 트랜지스터(NT7)는 상기 제2 구간 중 상기 제2 클럭(CKVB)의 하이구간동안 상기 현재단 게이트 전압을 상기 제1 소오스 전원전압(VSS1)으로 유지시킨다.

상기 제2 구간동안 기 제3 리플 방지 트랜지스터(NT8)는 제2 클럭단자(CK2)를 통해 제공된 클럭(이하, 제2 클럭(CKVB, 도 2에 도시됨))에 응답하여 제1 입력단자(IN1)를 통해 입력되는 이전단 캐리전압(제2 소오스 전원전압(VSS2)과 동일한 전압레벨을 가짐)을 상기 Q-노드(QN)로 제공한다. 따라서, 상기 제2 구간 중 상기 제2 클럭(CKVB)의 하이구간에서 상기 Q-노드(QN)의 전위는 상기 제1 소오스 전원전압(VSS1)으로 유지된다. 이로써, 상기 제3 리플 방지 트랜지스터(NT8)는 상기 제2 구간 중 상기 제2 클럭(CKVB)의 하이구간동안 상기 풀업 및 캐리 트랜지스터(NT1, NT2)가 턴-온되는 것을 방지한다.

이후, 상기 플로팅 방지부(219a)를 설명하는 단계에서 상기 이전단 캐리전압이 상기 제2 소오스 전원전압(VSS2)과 동일한 전압레벨으로 유지되는 원리에 대해서는 구체적으로 설명하기로 한다.

한편, 상기 홀딩부(216)는 상기 인버터부(217)의 출력단에 연결된 제어전극, 상기 제1 전압입력단자(Vin-1)에 연결된 입력전극 및 상기 출려단자(OUT)에 연결된 출력전극으로 이루어진 홀딩 트랜지스터(NT9)를 포함한다. 상기 인버터부(217)는 제1 내지 제4 인버터 트랜지스터(NT10, NT11, NT12, NT13), 제3 및 제4 커패시터(C3, C4)로 이루어져, 상기 홀딩 트랜지스터(NT9)를 턴-온 또는 턴-오프시킨다.

상기 제1 인버터 트랜지스터(NT10)는 상기 제1 클럭단자(CK1)에 공통적으로 연결된 입력전극과 제어전극, 상기 제4 커패시터(C4)를 통해 상기 제2 인버터 트랜지스터(NT11)의 출력전극에 연결된 출력전극으로 이루어진다. 상기 제2 인버터 트 랜지스터(NT11)는 상기 제1 클럭단자(CK1)에 연결된 입력전극, 상기 제3 커패시터(C3)를 통해 입력전극과 연결된 제어전극 및 상기 홀딩 트랜지스터(NT9)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 인버터 트랜지스터(NT12)는 상기 제1 인버터 트랜지스터(NT10)의 출력전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 제1 전압입력단자(Vin-1)에 연결된 출력전극으로 이루어진다. 상기 제4 인버터 트랜지스터(NT13)는 상기 홀딩 트랜지스터(NT9)의 제어전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 제1 전압입력단자(Vin-1)에 연결된 출력전극으로 이루어진다.

상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)는 상기 출력단자(OUT)로 출력되는 하이 상태의 현재단 게이트 전압에 응답하여 턴-온되고, 상기 제1 및 제2 인버터 트랜지스터(NT10, NT11)로부터 출력된 상기 제1 클럭(CKV)은 상기 제1 소오스 전원전압(VSS1)으로 방전된다. 따라서, 상기 홀딩 트랜지스터(NT9)는 상기 현재단 게이트 전압이 하이상태로 유지되는 제1 구간동안 턴-오프 상태로 유지된다. 이후, 제2 구간에서 상기 현재단 게이트 전압이 로우 상태로 전환되면, 상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)는 턴-오프된다. 따라서, 상기 제1 및 제2 인버터 트랜지스터(NT10, NT11)로부터 출력된 상기 제1 클럭(CKV)에 응답하여 상기 홀딩 트랜지스터(NT9)가 턴-온된다. 결과적으로, 상기 현재단 게이트 전압은 상기 홀딩 트랜지스터(NT9)에 의해서 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 제1 소오스 전원전압(VSS1)으로 홀딩될 수 있다.

한편, 상기 리셋부(218)는 리셋단자(RE)에 연결된 제어전극, 상기 풀업 트랜 지스터(NT1)의 제어전극에 연결된 입력전극 및 상기 제1 전압입력단자(Vin-1)에 연결된 출력전극으로 이루어진 리셋 트랜지스터(NT14)를 포함한다. 상기 리셋 트랜지스터(NT14)는 상기 리셋단자(RE)를 통해 입력된 마지막 스테이지(SRCn+1, 도 2에 도시됨)로부터 출력된 마지막 캐리전압에 응답하여 상기 제1 입력단자(IN1)를 통해 입력된 노이즈를 상기 제1 소오스 전원전압(VSS1)으로 방전시킨다. 따라서, 상기 풀업 및 캐리 트랜지스터(NT1, NT2)는 상기 마지막 스테이지(SRCn+1)의 마지막 캐리전압에 응답하여 턴-오프된다. 결과적으로, 마지막 캐리전압은 이전단에 존재하는 n개의 스테이지의 리셋단자(RE)로 제공되어 n개의 스테이지의 풀업 및 캐리 트랜지스터(NT1, NT2)를 턴-오프시켜, n개의 스테이지를 리셋시킨다.

상기 플로팅 방지부(219a)는 상기 인버터부(217)의 출력단에 연결된 제어전극, 상기 제2 전압입력단자(Vin-2)에 연결된 입력전극 및 현재단 캐리노드(CN)에 연결된 출력전극으로 이루어진 플로팅 방지 트랜지스터(NT16)를 포함한다. 상기 플로팅 방지 트랜지스터(NT16)는 상기 인버터부(217)의 출력신호에 응답하여 턴-온 또는 턴-오프된다. 구체적으로, 상기 플로팅 방지 트랜지스터(NT16)는 상기 제1 구간 동안 로우상태로 출력되는 상기 인버터부(217)의 출력신호에 응답하여 턴-오프된다. 이후, 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 플로팅 방지 트랜지스터(NT16)는 하이상태로 출력되는 상기 인버터부(217)의 출력신호에 응답하여 턴-온된다. 턴-온된 상기 플로팅 방지 트랜지스터(NT16)는 상기 제2 전압입력단자(Vin-2)로 인가되는 제2 소오스 전원전압(VSS2)을 상기 현재단 캐리노드(CN)로 출력한다. 따라서, 상기 플로팅 방지 트랜지스터(NT16)는 상기 제2 구간 중 상 기 제1 클럭(CKV)의 하이구간동안 상기 현재단 캐리노드(CN)의 전위를 상기 제2 소오스 전원전압(VSS2) 레벨로 리셋시킨다.

도 2에 도시된 바와 같이, 상기 현재단 캐리노드(CN)는 다음단 스테이지의 제1 입력단자(IN1)에 연결된다. 따라서, 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 다음단 스테이지의 제1 입력단자(IN1)에는 제2 소오스 전원전압(VSS2) 레벨과 동일한 캐리전압이 인가된다. 그 결과, 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 다음단 스테이지의 Q-노드(QN)의 전위는 상기 제2 소오스 전원전압(VSS2) 레벨로 유지될 수 있다. 이로써, 상기 현재단 스테이지에 구비된 상기 플로팅 방지 트랜지스터(NT16)는 다음단 스테이지의 Q-노드(QN)의 전위가 플로팅되는 것을 방지할 수 있다.

도 4는 제1 클럭의 하이 구간동안 Q-노드의 전위를 나타낸 도면이고, 도 5는 제2 클럭의 하이 구간동안 Q-노드의 전위를 나타낸 도면이다. 단, 도 4 및 도 5에서는 쉬프트 레지스터를 구성하는 다수의 스테이지 중 i번째 스테이지(여기서, i는 1보다 크고 n보다 작은 홀수임)의 내부 회로 중 일부분을 나타낸다.

도 4를 참조하면, i번째 게이트 전압(Gi)이 로우상태(제1 소오스 전원전압(VSS1)의 레벨)로 유지되는 제2 구간 중 제1 클럭(CKV)의 하이구간동안 Q-노드(QN)의 전위를 상기 제1 소오스 전원전압(VSS1) 레벨로 홀딩시키기 위해서 홀딩 트랜지스터(NT9) 및 제1 리플 방지 트랜지스터(NT6)이 턴-온된다.

구체적으로, 인버터부(217)는 상기 제1 클럭(CKV)에 응답하여 하이 상태의 출력신호를 출력하고, 상기 홀딩 트랜지스터(NT9)는 상기 인버터부(217)의 출력신 호에 응답하여 턴온되어 상기 제1 소오스 전원전압(VSS1)을 출력한다. 이때, 상기 제1 리플 방지 트랜지스터(NT6)는 상기 제1 클럭(CKV)에 응답하여 턴-온된 상태이므로, 상기 홀딩 트랜지스터(NT9)로부터 출력된 상기 제1 소오스 전원전압(VSS1)은 상기 제1 리플 방지 트랜지스터(NT6)를 통과하여 상기 Q-노드(QN)에 인가된다. 따라서, 상기 Q-노드(QN)의 전위는 상기 제1 소오스 전원전압(VSS1) 레벨로 유지되어, 상기 Q-노드(QN)에 연결된 풀업 트랜지스터(NT1) 및 캐리 트랜지스터(NT2)는 턴-오프된다. 그 결과, 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 i번째 게이트 전압(Gi) 및 i번째 캐리전압(Ci)이 리플되는 것을 방지할 수 있다.

또한, 상기 i번째 스테이지(SRCi)의 출력단자(OUT)에는 상기 홀딩 트랜지스터(NT9)로부터 출력된 상기 제1 소오스 전원전압(VSS1)이 출력됨으로써, 상기 i번째 게이트 전압(Gi)은 상기 제1 소오스 전원전압(VSS1) 레벨을 유지한다.

한편, 상기 플로팅 방지 트랜지스터(NT16)는 상기 인버터부(217)로부터 출력된 출력신호에 응답하여 턴-온되어, 상기 i번째 스테이지(SRCi)의 캐리노드(CN)의 전위는 상기 제2 소오스 전원전압(VSS2) 레벨로 유지된다. 상기 제2 소오스 전원전압(VSS2) 레벨을 갖는 i번째 캐리전압(Ci)은 상기 i번째 스테이지(SRCi)로부터 출력되어 i+1 스테이지(미도시)의 제1 입력단자로 제공된다.

도 5를 참조하면, i번째 게이트 전압(Gi)이 로우상태(제1 소오스 전원전압(VSS1)의 레벨)로 유지되는 제2 구간 중 제2 클럭(CKVB)의 하이구간동안 Q-노드(QN)의 전위를 상기 제2 소오스 전원전압(VSS2) 레벨로 홀딩시키기 위해서 제3 리플 방지 트랜지스터(NT8)가 턴-온된다.

i번째 스테이지(SRCi)에 구비된 상기 제3 리플 방지 트랜지스터(NT8)의 입력전극은 i-1번째 스테이지(SRCi-1)의 캐리노드(CN)에 연결되고, 상기 i-1번째 스테이지(SRCi-1)의 캐리노드(CN)는 i-1번째 스테이지(SRCi-1)에 구비된 플로팅 방지 트랜지스터(NT16)에 의해서 제2 소오스 전원전압(VSS2) 레벨로 유지된다. 따라서, 상기 i번째 스테이지(SRCi)에 구비된 제3 리플 방지 트랜지스터(NT8)의 입력전극에는 상기 제2 소오스 전원전압(VSS2) 레벨을 갖는 i-1번째 캐리전압(Ci-1)이 인가된다. 상기 i-1번째 캐리전압(Ci-1)은 상기 제3 리플 방지 트랜지스터(NT8)를 통과하여 상기 i번째 스테이지(SRCi)의 Q-노드(QN)로 인가된다.

결과적으로, i번째 스테이지(SRCi)에서 상기 Q-노드(QN)의 전위는 상기 제2 소오스 전원전압(VSS2) 레벨로 유지되고, 상기 Q-노드(QN)에 연결된 풀업 트랜지스터(NT1) 및 캐리 트랜지스터(NT2)는 턴-오프된다. 이로써, 상기 제2 구간 중 상기 제2 클럭(CKVB)의 하이구간동안 상기 i번째 게이트 전압(Gi) 및 i번째 캐리전압(Ci)이 리플되는 것을 방지할 수 있다.

도 6은 시간에 따른 Q-노드의 전위를 나타낸 그래프이다. 도 6에서 제1 그래프(G1)는 스테이지에 플로팅 방지 트랜지스터(NT16)를 구비하지 않는 비교예에서 Q-노드(QN)의 전위를 나타내고, 제2 그래프(G2)는 상기 플로팅 방지 트랜지스터(NT16)에 현재단 게이트 신호가 인가되는 실험예 1에서 Q-노드(QN)의 전위를 나타내며, 제3 그래프(G3)는 상기 플로팅 방지 트랜지스터(NT16)에 제2 소오스 전원전압(VSS2)이 인가되는 실험예 2에서 Q-노드(QN)의 전위를 나타낸다. 또한, 제4 그래프(G4)는 현재단 게이트 전압을 나타낸다.

도 6을 참조하면, 제1 그래프(G1) 및 제4 그래프(G4)에 따르면 Q-노드(QN, 도 4 및 도 5에 도시됨)의 전위가 부스트업되는 제1 구간(A1)동안 현재단 게이트 전압은 온 상태로 발생된다. 이후, 현재단 게이트 전압은 제2 구간(A2)동안 오프 상태로 유지된다.

상기 플로팅 방지 트랜지스터(NT16)가 구비되지 않는 비교예의 경우, 고온 조건에서 상기 제2 구간(A2) 중 제1 클럭(CKV, 도 4 및 도 5에 도시됨)의 하이구간(B1, B3) 및 제2 클럭(CKVB, 도 4 및 도5 에 도시됨)의 하이구간(B2, B4)동안 상기 Q-노드(QN)에는 리플이 발생한다. 구체적으로, 상기 플로팅 방지 트랜지스터(NT16)가 없는 구조에서는 상기 제2 클럭(CKVB)의 하이구간(B2, B4)동안 이전단 캐리노드(CN)가 플로팅 상태가된다. 따라서, 상기 제2 클럭(CKVB)의 하이구간(B2, B4)동안 상기 Q-노드(QN)의 전위가 불안정하다.

그러나, 상기 플로팅 방지 트랜지스터(NT16)에 현재단 게이트 신호가 인가되는 실험예 1의 경우, 고온 조건에서 상기 제2 클럭(CKVB)의 하이구간(B2, B4)동안 상기 Q-노드(QN)에 나타난 리플의 크기가 상기 비교예에서 나타난 리플의 크기보다 작아진다. 구체적으로, 상기 제2 클럭(CKVB)의 하이구간(B2, B4)에서는 상기 플로팅 방지 트랜지스터(NT16)에 의해서 이전단 캐리노드(QN)에 상기 제1 소오스 전원전압(VSS1, 본 발명의 일 예로, -6.7V로 이루어짐)로 다운된 상기 현재단 게이트 신호가 인가된다. 따라서, 상기 Q-노드(QN)에 나타나는 리플의 크기가 감소한다.

한편, 상기 플로팅 방지 트랜지스터(NT16)에 제2 소오스 전원전압(VSS2, 본 발명의 일 예로, -13V)이 인가되는 실험예 2의 경우, 고온 조건에서 상기 제2 클 럭(CKVB)의 하이구간(B, B4)동안 상기 Q-노드(QN)에 나타난 리플의 크기가 상기 비교예 및 실험예 1에서 나타난 리플의 크기보다 작아진다. 즉, 상기 제2 클럭(CKVB)의 하이구간(B2, B4)에서는 상기 플로팅 방지 트랜지스터(NT16)에 의해서 이전단 캐리노드(CN)에는 상기 제1 소오스 전원전압(VSS1)보다 낮은 상기 제2 소오스 전원전압(VSS2)이 인가된다. 따라서, 상기 Q-노드(QN)의 전위가 안정화됨으로써, 상기 Q-노드(QN)에서의 리플의 크기가 감소한다.

도 7은 본 발명의 다른 실시예에 따른 게이트 구동회로의 스테이지의 회로도이다. 단, 도 7에 도시된 구성요소 중 도 3에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 게이트 구동회로의 각 스테이지는 풀업부(211), 캐리부(212), 풀다운부(213), 풀업 구동부(214), 리플 방지부(215a), 홀딩부(216), 인버터부(217), 리셋부(218) 및 플로팅 방지부(219a)를 포함한다.

상기 인버터부(217)는 제1 내지 제4 인버터 트랜지스터(NT10, NT11, NT12, NT13), 제3 및 제4 커패시터(C3, C4)로 이루어져, 상기 홀딩부(216)에 포함된 홀딩 트랜지스터(NT9)를 턴-온 또는 턴-오프시킨다.

상기 제1 인버터 트랜지스터(NT10)는 상기 제1 클럭단자(CK1)에 공통적으로 연결된 입력전극과 제어전극, 상기 제4 커패시터(C4)를 통해 상기 제2 인버터 트랜지스터(NT11)의 출력전극에 연결된 출력전극으로 이루어진다. 상기 제2 인버터 트랜지스터(NT11)는 상기 제1 클럭단자(CK1)에 연결된 입력전극, 상기 제3 커패시 터(C3)를 통해 입력전극과 연결된 제어전극 및 상기 홀딩 트랜지스터(NT9)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 인버터 트랜지스터(NT12)는 상기 제1 인버터 트랜지스터(NT10)의 출력전극에 연결된 입력전극, 상기 캐리단자(CR)에 연결된 제어전극 및 상기 제1 전압입력단자(Vin-1)에 연결된 출력전극으로 이루어진다. 상기 제4 인버터 트랜지스터(NT13)는 상기 홀딩 트랜지스터(NT9)의 제어전극에 연결된 입력전극, 상기 캐리단자(CR)에 연결된 제어전극 및 상기 제1 전압입력단자(Vin-1)에 연결된 출력전극으로 이루어진다.

상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)는 상기 캐리단자(CR)로 출력되는 하이 상태의 현재단 게이트 전압에 응답하여 턴-온되고, 상기 제1 및 제2 인버터 트랜지스터(NT10, NT11)로부터 출력된 상기 제1 클럭(CKV)은 턴-온된 상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)를 통해 상기 제1 소오스 전원전압(VSS1)으로 방전된다. 따라서, 상기 홀딩 트랜지스터(NT9)는 상기 현재단 게이트 전압이 하이상태로 유지되는 제1 구간동안 턴-오프 상태로 유지된다.

이후, 제2 구간동안 상기 현재단 캐리전압은 플로팅 방지 트랜지스터(NT16)에 의해서 상기 제2 소오스 전원전압(VSS2)으로 다운되고, 그 결과 상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)가 턴-오프된다. 따라서, 상기 제1 및 제2 인버터 트랜지스터(NT10, NT11)로부터 출력된 상기 제1 클럭(CKV)은 상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)를 통해 방전되지 않고, 상기 홀딩 트랜지스터(NT9)의 제어전극으로 인가되어 상기 홀딩 트랜지스터(NT9)를 턴-온시킨다. 이로써, 상기 현재단 게이트 전압은 상기 홀딩 트랜지스터(NT9)에 의해서 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 제1 소오스 전원전압(VSS1)으로 홀딩될 수 있다.

상기 플로팅 방지부(219a)는 상기 인버터부(217)의 출력단에 연결된 제어전극, 상기 제2 전압입력단자(Vin-2)에 연결된 입력전극 및 현재단 캐리노드(CN)에 연결된 출력전극으로 이루어진 플로팅 방지 트랜지스터(NT16)를 포함한다. 상기 플로팅 방지 트랜지스터(NT16)는 상기 인버터부(217)의 출력신호에 응답하여 턴-온 또는 턴-오프된다. 구체적으로, 상기 플로팅 방지 트랜지스터(NT16)는 상기 제1 구간 동안 로우상태로 출력되는 상기 인버터부(217)의 출력신호에 응답하여 턴-오프된다. 이후, 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 플로팅 방지 트랜지스터(NT16)는 하이상태로 출력되는 상기 인버터부(217)의 출력신호에 응답하여 턴-온된다. 턴-온된 상기 플로팅 방지 트랜지스터(NT16)는 상기 제2 전압입력단자(Vin-2)로 인가되는 제2 소오스 전원전압(VSS2)을 상기 현재단 캐리노드(CN)로 출력한다. 따라서, 상기 플로팅 방지 트랜지스터(NT16)는 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 현재단 캐리노드(CN)의 전위를 상기 제2 소오스 전원전압(VSS2) 레벨로 리셋시킨다.

상술한 바와 같이, 상기 현재단 캐리노드(CN)는 상기 인버터부(217)의 상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)의 제어전극에 연결된다. 따라서, 상기 제2 구간동안 상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)의 제어전극에는 상기 플로팅 방지 트랜지스터에 의해서 상기 제2 소오스 전원전압(VSS2)으로 다운되는 현재단 캐리전압이 인가된다. 결과적으로, 상기 제2 소오스 전원전압(VSS2)으로 다운되는 현재단 캐리전압에 의해서 상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)를 안정적으로 턴-오프시킬 수 있고, 그로 인해서 상기 홀딩 트랜지스터(NT9)가 안정적으로 턴-온됨으로써, 상기 현재단 게이트 전압의 플로팅을 방지할 수 있다.

도 8은 본 발명의 또 다른 실시예에 따른 게이트 구동회로의 각 스테이지의 회로도이다. 단, 도 8에 도시된 구성요소 중 도 3에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 게이트 구동회로의 각 스테이지는 풀업부(211), 캐리부(212), 풀다운부(213), 풀업 구동부(214), 리플 방지부(215b), 홀딩부(216), 인버터부(217), 리셋부(218) 및 플로팅 방지부(219a)를 포함한다.

상기 리플 방지부(215b)는 제1 및 제2 리플 방지 트랜지스터(NT6, NT7)을 포함한다. 상기 리플 방지부(215b)에는 도 3에 도시된 제3 리플 방지 트랜지스터(NT8)가 제거된다. 즉, 제2 클럭(CKVB)의 하이구간동안 상기 이전단 캐리노드(CN)의 전위가 플로팅 방지 트랜지스터(NT16)에 의해서 제2 소오스 전원전압(VSS2)에 의해서 안정적으로 다운된다. 따라서, 현재단 스테이지의 Q-노드(QN)의 전위가 이전단 스테이지의 플로팅 방지 트랜지스터(NT16)에 의해서 안정화되므로, 상기 제3 리플 방지 트랜지스터(NT8)를 제거할 수 있다. 결과적으로, 상기 제3 리플 방지 트랜지스터(NT8)의 사이즈만큼 각 스테이지의 면적을 감소시킬 수 있다.

도 9는 본 발명의 또 다른 실시예에 따른 게이트 구동회로의 각 스테이지의 회로도이다. 단, 도 9에 도시된 구성요소 중 도 7에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기한다.

도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 게이트 구동회로에서, 제3 및 제4 인버터 트랜지스터(NT12, NT13)의 제어전극은 현재단 스테이지의 캐리 노드(CN)에 연결된다. 따라서, 상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)는 상기 캐리 노드(CN)로 출력되는 현재단 캐리전압에 의해서 제어된다.

이러한 구조에서, 리플 방지부(215b)는 제1 및 제2 리플 방지 트랜지스터(NT6, NT7)을 포함한다. 즉, 상기 리플 방지부(215b)에서는 도 7에 도시된 제3 리플 방지 트랜지스터(NT8)가 제거된다. 본 발명에서는 제2 클럭(CKVB)의 하이구간동안 상기 이전단 캐리노드(CN)의 전위가 플로팅 방지 트랜지스터(NT16)에 의해서 제2 소오스 전원전압(VSS2)에 의해서 안정적으로 다운된다. 따라서, 현재단 스테이지의 Q-노드(QN)의 전위가 이전단 스테이지의 플로팅 방지 트랜지스터(NT16)에 의해서 안정화되므로, 상기 제3 리플 방지 트랜지스터(NT8)를 제거할 수 있다. 결과적으로, 상기 제3 리플 방지 트랜지스터(NT8)의 사이즈만큼 각 스테이지의 면적을 감소시킬 수 있다.

이와 같은 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 각 스테이지에는 캐리노드의 플로팅을 방지하기 위한 플로팅 방지 트랜지스터를 추가하고, 플로팅 방지 트랜지스터의 입력전극에 제1 소오스 전원전압보다 낮은 제2 소오스 전원 전압을 인가함으로써, 상기 캐리노드의 전위를 다운시킨다.

따라서, 현재단 스테이지의 Q-노드가 제2 클럭의 제어를 받는 제3 리플 방지 트랜지스터를 통해 이전단 캐리노드에 연결된 구조에서, 상기 Q-노드에서 발생하는 리플의 크기를 감소시킬 수 있다. 특히, 상기 Q-노드의 리플이 증가하는 고온 조건에서 상기 게이트 구동회로의 신뢰성을 더욱 향상시킬 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

종속적으로 연결된 n+1개의 스테이지(여기서, n은 2이상의 정수)로 이루어진 게이트 구동회로에서,

각 스테이지는,

한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시키는 풀업부;

상기 제1 구간동안 현재단 캐리 신호를 상기 제1 클럭으로 풀업시키는 캐리부;

다음단 스테이지들 중 어느 하나로부터 다음단 게이트 신호를 입력받아 상기 현재단 게이트 신호를 제1 소오스 전원전압으로 방전시키는 풀다운부;

상기 풀업부와 상기 캐리부의 제어단(이하, Q-노드)에 연결되고, 이전단 스테이지들 중 어느 하나로부터 이전단 캐리 신호를 입력받아 상기 풀업부와 상기 캐리부를 턴-온시키고, 상기 다음단 게이트 신호에 응답하여 상기 풀업부와 상기 캐리부를 턴-오프시키는 풀업 구동부; 및

상기 한 프레임 중 상기 제1 구간을 제외한 제2 구간동안 상기 제1 클럭에 응답하여 상기 제1 소오스 전원전압보다 낮은 제2 소오스 전원전압을 상기 캐리부의 출력단(이하, 현재단 캐리노드)으로 제공하여 상기 현재단 캐리신호를 상기 제2 소오스 전원전압으로 다운시키는 플로팅 방지부를 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 각 스테이지는 상기 제1 소오스 전원전압이 인가되는 제1 전압입력단자 및 상기 제2 소오스 전원전압이 인가되는 제2 전압입력단자를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 각 스테이지는,

상기 현재단 게이트 신호를 방전 상태로 유지시키는 홀딩부; 및

상기 현재단 게이트 신호를 입력받고, 상기 제1 클럭에 응답하여 상기 현재단 게이트 신호와 반전된 신호를 상기 홀딩부 및 상기 플로팅 방지부로 인가하여 상기 홀딩부 및 상기 플로팅 방지부를 턴-온 또는 턴-오프시키는 인버터부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제3항에 있어서, 상기 플로팅 방지부는 상기 인버터부의 출력단에 연결되는 제어전극, 상기 제2 소오스 전원전압이 인가되는 입력전극 및 상기 현재단 캐리노드에 연결된 출력전극으로 이루어진 플로팅 방지 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제3항에 있어서, 상기 홀딩부는 상기 인버터부의 출력단에 연결된 제어전극, 상기 제1 소오스 전원전압이 인가되는 입력전극 및 상기 풀업부의 출력단에 연결된 출력전극으로 이루어진 홀딩 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구 동회로.
제1항에 있어서, 상기 각 스테이지는,

상기 현재단 게이트 신호를 방전 상태로 유지시키는 홀딩부; 및

상기 현재단 캐리 신호를 입력받고, 상기 제1 클럭에 응답하여 상기 현재단 캐리 신호와 반전된 신호를 상기 홀딩부 및 상기 플로팅 방지부로 인가하여 상기 홀딩부 및 상기 플로팅 방지부를 턴-온 또는 턴-오프시키는 인버터부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제6항에 있어서, 상기 플로팅 방지부는 상기 인버터부의 출력단에 연결되는 제어전극, 상기 제2 소오스 전원전압이 인가되는 입력전극 및 상기 현재단 캐리노드에 연결된 출력전극으로 이루어진 플로팅 방지 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 각 스테이지는 상기 제2 구간동안 상기 Q-노드의 리플을 방지하는 리플 방지부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제8항에 있어서, 상기 리플 방지부는,

상기 제1 클럭을 입력받는 제어전극, 상기 풀업부의 출력단에 연결된 입력전극 및 상기 Q-노드에 연결된 출력전극으로 이루어진 제1 리플 방지 트랜지스터; 및

상기 제1 클럭과 위상이 다른 제2 클럭을 입력받는 제어전극, 상기 제1 소오스 전원전압이 인가되는 입력전극 및 상기 풀업부의 출력전극에 연결된 출력전극으로 이루어진 제2 리플 방지 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제9항에 있어서, 상기 리플 방지부는,

상기 제2 클럭을 입력받는 제어전극, 상기 이전단 캐리노드에 연결되어 상기 이전단 캐리신호를 입력받는 입력전극 및 상기 Q-노드에 전기적으로 연결된 출력전극으로 이루어진 제3 리플 방지 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 풀업부는 상기 Q-노드에 연결된 제어전극, 상기 제1 클럭을 입력받는 입력전극 및 상기 현재단 게이트 신호를 출력하는 출력전극으로 이루어진 풀업 트랜지스터를 포함하고,

상기 캐리부는 상기 Q-노드에 연결된 제어전극, 상기 제1 클럭을 입력받는 입력전극 및 상기 현재단 캐리신호를 출력하는 출력전극으로 이루어진 캐리 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제11항에 있어서, 상기 풀업 구동부는,

상기 이전단 캐리신호가 공통으로 제공되는 제어전극과 입력전극 및 상기 Q- 노드에 연결된 출력전극으로 이루어진 버퍼 트랜지스터;

상기 풀업 트랜지스터의 제어전극과 출력전극과의 사이에 연결된 제1 커패시터;

상기 캐리 트랜지스터의 제어전극과 출력전극과의 사이에 연결된 제2 커패시터; 및

상기 다음단 게이트 신호가 제공되는 제어전극, 상기 제1 소오스 전원전압이 인가되는 입력전극 및 상기 버퍼 트랜지스터의 출력전극에 연결된 출력전극으로 이루어진 방전 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시부;

상기 표시부에 상기 데이터 신호를 제공하는 데이터 구동회로; 및

종속적으로 연결된 n+1개의 스테이지(여기서, n은 2이상의 정수)로 이루어져 상기 표시부에 상기 게이트 신호를 순차적으로 출력하는 게이트 구동회로를 포함하고,

상기 게이트 구동회로의 각 스테이지는,

한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시키는 풀업부;

상기 제1 구간동안 현재단 캐리 신호를 상기 제1 클럭으로 풀업시키는 캐리부;

다음단 스테이지들 중 어느 하나로부터 다음단 게이트 신호를 입력받 아 상기 현재단 게이트 신호를 제1 소오스 전원전압으로 방전시키는 풀다운부;

상기 풀업부와 상기 캐리부의 제어단(이하, Q-노드)에 연결되고, 이전단 스테이지들 중 어느 하나로부터 이전단 캐리 신호를 입력받아 상기 풀업부와 상기 캐리부를 턴-온시키고, 상기 다음단 게이트 신호에 응답하여 상기 풀업부와 상기 캐리부를 턴-오프시키는 풀업 구동부;

상기 한 프레임 중 상기 제1 구간을 제외한 제2 구간동안 상기 제1 클럭에 응답하여 상기 제1 소오스 전원전압보다 낮은 제2 소오스 전원전압을 상기 캐리부의 출력단(이하, 현재단 캐리노드)로 제공하여 상기 현재단 캐리신호를 상기 제1 소오스 전원전압보다 낮은 제2 소오스 전원전압으로 다운시키는 플로팅 방지부를 포함하는 것을 특징으로 하는 표시장치.
제13항에 있어서, 상기 각 스테이지는,

상기 현재단 게이트 신호를 방전 상태로 유지시키는 홀딩부; 및

상기 현재단 게이트 신호를 입력받고, 상기 제1 클럭에 응답하여 상기 현재단 게이트 신호와 반전된 신호를 상기 홀딩부 및 상기 플로팅 방지부로 인가하여 상기 홀딩부 및 상기 플로팅 방지부를 턴-온 또는 턴-오프시키는 인버터부를 더 포함하는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 플로팅 방지부는 상기 인버터부의 출력단에 연결되는 제어전극, 상기 제2 소오스 전원전압이 인가되는 입력전극 및 상기 현재단 캐리노 드에 연결된 출력전극으로 이루어진 플로팅 방지 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
제13항에 있어서, 상기 각 스테이지는,

상기 현재단 게이트 신호를 방전 상태로 유지시키는 홀딩부; 및

상기 현재단 캐리 신호를 입력받고, 상기 제1 클럭에 응답하여 상기 현재단 캐리 신호와 반전된 신호를 상기 홀딩부 및 상기 플로팅 방지부로 인가하여 상기 홀딩부 및 상기 플로팅 방지부를 턴-온 또는 턴-오프시키는 인버터부를 더 포함하는 것을 특징으로 하는 표시장치.
제16항에 있어서, 상기 플로팅 방지부는 상기 인버터부의 출력단에 연결되는 제어전극, 상기 제2 소오스 전원전압이 인가되는 입력전극 및 상기 현재단 캐리노드에 연결된 출력전극으로 이루어진 플로팅 방지 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
제13항에 있어서, 상기 각 스테이지는 상기 제2 구간동안 상기 Q-노드의 리플을 방지하는 리플 방지부를 더 포함하는 것을 특징으로 하는 표시장치.
제18항에 있어서, 상기 리플 방지부는,

상기 제1 클럭을 입력받는 제어전극, 상기 풀업부의 출력단에 연결된 입력전 극 및 상기 Q-노드에 연결된 출력전극으로 이루어진 제1 리플 방지 트랜지스터;

상기 제1 클럭과 위상이 다른 제2 클럭을 입력받는 제어전극, 상기 제1 소오스 전원전압이 인가되는 입력전극 및 상기 풀업부의 출력전극에 연결된 출력전극으로 이루어진 제2 리플 방지 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
제19항에 있어서, 상기 리플 방지부는,

상기 제2 클럭을 입력받는 제어전극, 상기 이전단 캐리노드에 연결되어 상기 이전단 캐리신호를 입력받는 입력전극 및 상기 Q-노드에 전기적으로 연결된 출력전극으로 이루어진 제3 리플 방지 트랜지스터를 더 포함하는 것을 특징으로 하는 표시장치.
제13항에 있어서, 상기 표시부는,

상기 게이트 신호를 순차적으로 입력받는 다수의 게이트 라인,

상기 데이터 신호를 입력받는 다수의 데이터 라인,

상기 게이트 신호에 응답하여 상기 데이터 신호를 출력하는 박막 트랜지스터; 및

상기 데이터 신호를 입력받는 화소전극 및 상기 화소전극과 마주하고 공통전압을 입력받는 공통전극을 포함하고, 상기 공통전압과 상기 데이터 신호와의 전위차가 충전되는 액정 커패시터를 포함하는 것을 특징으로 하는 표시장치.
제21항에 있어서, 상기 표시부는 상기 다수의 게이트 라인, 다수의 데이터 라인, 박막 트랜지스터 및 화소전극이 구비되는 어레이 기판을 더 포함하고,

상기 게이트 구동회로는 상기 박막 트랜지스터와 동일한 박막 공정을 통해서 상기 어레이 기판 상에 형성되는 것을 특징으로 하는 표시장치.