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KR20080056830A - 액정표시장치 및 이의 리페어 방법 - Google Patents

액정표시장치 및 이의 리페어 방법 Download PDF

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KR20080056830A
KR20080056830A KR1020060129856A KR20060129856A KR20080056830A KR 20080056830 A KR20080056830 A KR 20080056830A KR 1020060129856 A KR1020060129856 A KR 1020060129856A KR 20060129856 A KR20060129856 A KR 20060129856A KR 20080056830 A KR20080056830 A KR 20080056830A
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pixel electrode
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류호진
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엘지디스플레이 주식회사
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Abstract

본 발명은 액정표시장치 및 이의 리페어 방법에 관한 것으로, 특히 액정표시장치는 각각 상하 부화소를 구비한 복수개의 화소 영역을 정의하며, 서로 대향하여 배치된 제 1 기판 및 제 2 기판, 상기 제 1 기판 상에, 각 화소 영역의 상부화소와 하부화소를 가로질러 형성되는 게이트 라인, 상기 게이트 라인과 교차하여 형성된 데이터 라인, 상기 각 게이트 라인과 데이터 라인의 교차부의 상하로 각각 상기 상부화소와 하부화소를 구동하는 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터, 상기 제 1 및 제 2 박막 트랜지스터에 각각 연결되어 상기 상부화소와 하부화소에 형성되는 제 1 화소 전극 및 제 2 화소 전극, 동일한 화소 영역내의 상기 제 1 화소 전극 및 제 2 화소 전극을 연결하며, 이들과 일체형으로 형성된 연결 패턴, 상기 연결 패턴 하부의 상기 게이트 라인에 형성된 홈, 상기 화소 영역의 상부화소와 이와 인접한 화소 영역의 하부화소에 오버랩되도록 형성된 제 1 더미 패턴, 상기 화소 영역의 하부화소와 이와 인접한 화소 영역의 상부화소에 오버랩되도록 형성된 제 2 더미 패턴, 및 제 1 기판과 제 2 기판 사이에 형성되는 액정층을 포함하여 구성됨을 특징으로 한다.
리페어, 휘점 리페어, 레이저 컷팅, 레이저 웰딩, 대형 패널

Description

액정표시장치 및 이의 리페어 방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR REPAIRING THE SAME}
도 1은 종래 기술에 의한 액정표시장치를 나타낸 평면도
도 2는 본 발명에 의한 액정표시장치를 나타낸 회로도
도 3은 도 2의 A부분을 확대한 평면도
도 4는 도 3의 Ⅰ-Ⅰ'선을 따라 절단한 단면도
도 5는 도 2의 B부분을 확대한 평면도
도 6은 도 5의 Ⅱ-Ⅱ'선을 따라 절단한 단면도
도 7은 도 2의 C부분을 확대한 평면도
도 8은 도 7의 Ⅲ-Ⅲ'선을 따라 절단한 단면도
<도면의 주요 부호에 대한 설명>
100 : 기판 110 : 제 1 박막 트랜지스터
112 : 제 2 박막 트랜지스터 120 : 제 1 화소 전극
122 : 제 2 화소 전극 121 : 연결 패턴
130 : 게이트 라인 136 : 데이터 라인
150 : 홈 160 : 더미 패턴
본 발명은 액정표시장치 및 이의 리페어 방법에 관한 것으로, 리페어 공정이 이루어진 화소에서 충전 특성이 저하되는 것을 방지하기 위한 액정표시장치 및 이의 리페어 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정표시장치가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이하에서는 종래 기술에 의한 액정표시장치 및 이의 리페어 방법에 대해 알 아본다.
도 1은 종래 기술에 의한 액정표시장치를 나타낸 평면도이다.
종래 기술에 의한 액정표시장치는 제 1 기판 상에 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(GL)과, 게이트 라인(GL)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(DL)이 교차되어 형성됨으로써, 화소 영역을 정의한다. 그리고, 화소 영역에는 화소 전극(20)이 형성되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부분에 박막 트랜지스터(10)가 형성되어 있다. 이때, 게이트 라인(GL)에 인가되는 신호에 따라 데이터 라인(DL)의 데이터 신호를 각 화소 전극(20)에 전달하게 된다. 이와 같이, 박막 트랜지스터 및 화소 전극이 형성된 제 1 기판을 박막 트랜지스터 어레이 기판이라 한다.
도면에서는 생략하였으나, 제 1 기판에 대향하는 제 2 기판에는 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 컬러 색상을 표현하기 위한 R, G, B 컬러 필터층과, 화상을 구현하기 위한 공통 전극이 형성되어 있다. 이러한 컬러 필터층이 형성된 제 2 기판을 컬러 필터 어레이 기판이라 한다.
박막 트랜지스터 어레이 기판과 컬러 필터 어레이 기판은 서로 합착되고, 그 사이에는 액정층이 형성되어 있다. 그리고, 화소 전극과 공통 전극 사이의 전계에 의해 양 기판 사이에 형성된 액정층의 액정이 배향되고, 그 배향 정도에 따라 액정층을 투과하는 빛의 양을 조절함으로써 화상을 표시하게 된다.
상기에서 박막 트랜지스터의 형성시 소스/드레인 전극의 패터닝이 정상적으로 이루어지지 않아, 소오스/드레인 전극간의 분리가 되지 않거나, 혹은 박막 트랜 지스터 부위에 전도성 이물이 남아 박막 트랜지스터의 구동 불량 및 단선 등의 영향으로, 블랙 상태(black state)에서, 휘점이 발생할 수 있다.
다음으로 도 1을 참고하여 액정표시장치의 n번째 게이트 라인(GLn)과 데이터 라인(DL)이 교차하는 부분에 형성된 박막 트랜지스터(10)에 불량이 발생한 경우의 리페어 방법을 설명한다.
종래 기술에 의한 액정표시장치의 리페어 방법은 도 1에 도시된 바와 같이, 먼저, n번째 게이트 라인(GLn)과 데이터 라인(DL)이 교차하는 부분에 형성된 박막 트랜지스터(10)와 이에 연결된 화소 전극(20)을 컷팅(cutting)한다. 이때, 박막 트랜지스터(10)의 드레인 전극이 형성된 부위에 레이저를 조사하여 컷팅한다.
이어, n번째 게이트 라인(GLn)과 데이터 라인(DL)이 교차하는 부분의 화소 영역에 형성된 화소 전극(20)과, n+1번째 게이트 라인(GLn +1)과 데이터 라인(DL)이 교차하는 부분의 화소 영역에 형성된 화소 전극(20)을 레이저를 조사하여 웰딩(welding)한다.
따라서 n번째 게이트 라인(GLn)과 데이터 라인(DL)이 교차하는 부분의 화소 영역에 형성된 화소 전극(20)과 n+1번째 게이트 라인(GLn +1)과 데이터 라인(DL)이 교차하는 부분의 화소 영역에 형성된 화소 전극(20)은 전기적으로 연결되고, 두 개의 화소 전극이 n+1번째 게이트 라인(GLn +1)과 데이터 라인(DL)이 교차하는 부분에 형성된 하나의 박막 트랜지스터(10)에 의해 구동된다.
그러나 이로 인해 하나의 박막 트랜지스터가 단위 시간동안 충전해야하는 전하량이 많아지므로, 충전 특성의 저하의 문제가 발생한다. 따라서 리페어 공정이 이루어진 화소의 경우 다른 주변의 화소보다 휘도가 낮아지게 된다.
대형 패널의 경우 소형 패널과 비교하여 한 화소 영역의 크기는 더 크게 형성되므로, 단위 화소의 액정 커패시턴스가 더 커지며, 이에 따라 상기와 같은 충전 특성 저하의 문제에는 더 큰 영향을 주게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 리페어 공정이 이루어진 화소에서 충전 특성이 저하되는 것을 방지하기 위한 액정표시장치 및 이의 리페어 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명에 의한 액정표시장치는 각각 상하 부화소를 구비한 복수개의 화소 영역을 정의하며, 서로 대향하여 배치된 제 1 기판 및 제 2 기판, 상기 제 1 기판 상에, 각 화소 영역의 상부화소와 하부화소를 가로질러 형성되는 게이트 라인, 상기 게이트 라인과 교차하여 형성된 데이터 라인, 상기 각 게이트 라인과 데이터 라인의 교차부의 상하로 각각 상기 상부화소와 하부화소를 구동하는 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터, 상기 제 1 및 제 2 박막 트랜지스터에 각각 연결되어 상기 상부화소와 하부화소에 형성되는 제 1 화소 전극 및 제 2 화소 전극, 동일한 화소 영역내의 상기 제 1 화소 전극 및 제 2 화소 전극을 연결하며, 이들과 일체형으로 형성된 연결 패턴, 상기 연결 패턴 하부의 상기 게이트 라인에 형성된 홈, 상기 화소 영역의 상부화소와 이와 인접한 화소 영역의 하부화소에 오버랩되도록 형성된 제 1 더미 패턴, 상기 화소 영역의 하부화소와 이와 인접한 화소 영역의 상부화소에 오버랩되도록 형성된 제 2 더미 패턴, 및 제 1 기판과 제 2 기판 사이에 형성되는 액정층을 포함하여 구성됨을 특징으로 한다.
상기와 같은 목적에 따른 본 발명에 의한 액정표시장치의 리페어 방법은 상기의 액정표시장치의 리페어 방법에 있어서, 휘점이 발생된 화소 영역의 제 1, 제 2 화소 전극과 각각 이에 연결되는 제 1, 제 2 박막 트랜지스터의 연결부위를 컷팅하는 단계, 상기 휘점이 발생된 화소 영역의 제 1 화소 전극과 제 2 화소 전극을 연결하는 연결 패턴을 컷팅하는 단계, 상기 휘점이 발생된 화소 영역의 제 1 화소 전극과 이와 인접한 다른 화소 영역의 제 2 화소 전극을 전기적으로 연결하는 단계, 및 상기 휘점이 발생된 화소 영역의 제 2 화소 전극과 이와 인접한 다른 화소 영역의 제 1 화소 전극을 전기적으로 연결하는 단계를 포함하여 이루어짐을 특징으로 한다.
대형 패널에서 2 이상의 박막 트랜지스터를 구비하여 하나의 화소 영역을 구동시, 특정 화소 영역에 휘점이 발생하면 각각 인접한 화소 영역과 불량이 발생한 화소 영역을 전기적으로 연결하여 리페어 한다. 이 경우, 하나의 화소 영역은 적어도 2개의 박막 트랜지스터에 의해 구동되어 액정 캐패시턴스를 확보하는 구조이나, 리페어된 화소 영역은 그 2배의 액정 캐패시턴스를 담당하게 되어 충전 특성 저하가 심해진다.
본 발명의 액정표시장치는 이러한 대형 패널에서 불량이 발생된 화소 영역의 상하로 리페어하여 리페어가 이루어진 화소 영역이 부담하는 액정 캐패시턴스의 양을 줄여, 리페어가 이루어진 화소 영역에 충전 특성 저하가 일어남을 방지할 수 있다.
이하, 첨부된 도면을 참고하여 본 발명의 실시예에 의한 액정표시장치 및 이의 리페어 방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 액정표시장치를 나타낸 회로도이고, 도 3은 도 2의 A부분을 확대한 평면도이며, 도 4는 도 3의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이고, 도 5는 도 2의 B부분을 확대한 평면도이며, 도 6은 도 5의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다. 또한, 도 7은 도 2의 C부분을 확대한 평면도이고, 도 8은 도 7의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
본 발명에 의한 액정표시장치는 도 2에 도시된 바와 같이, 각각 상하 부화소를 구비한 복수개의 화소 영역(P)을 정의하며, 서로 대향하여 배치된 제 1 기판 및 제 2 기판(도시하지 않음)과, 제 1 기판 상에, 각 화소 영역(P)의 상부화소와 하부화소를 가로질러 형성되는 게이트 라인(GL)과, 상기 게이트 라인(GL)과 교차하여 형성된 데이터 라인(DL)과, 각 게이트 라인(GL)과 데이터 라인(DL)의 교차부의 상하로 각각 상부화소와 하부화소를 구동하는 제 1 박막 트랜지스터(110) 및 제 2 박막 트랜지스터(112)와, 제 1 및 제 2 박막 트랜지스터(110, 112)에 각각 연결되어 상기 상부화소와 하부화소에 형성되는 제 1 화소 전극(120) 및 제 2 화소 전극(122)와, 동일한 화소 영역(P) 내의 상기 제 1 화소 전극(120) 및 제 2 화소 전극(122)을 연결하며, 이들과 일체형으로 형성된 연결 패턴(121)과, 연결 패턴(121) 하부의 상기 게이트 라인(GL)에 형성된 홈(도 5의 150)과, 화소 영역(P)의 상부화소와 이와 인접한 화소 영역(P)의 하부화소에 오버랩되도록 형성된 더미 패턴(도 7의 160)을 포함하여 구성된다.
본 발명의 실시예에서는 상기에서 설명한 바와 같이, 제 1 기판 상에 복수개의 게이트 라인(GL)과 복수개의 데이터 라인(DL)이 교차되어 형성되고, 상기 게이트 라인(GL)은 각 화소 영역의 상하부화소를 나누도록 지나가고 각 교차 부위에는 상하로 두 개의 박막 트랜지스터가 형성되어 하나의 화소 영역의 각 상부화소와 하부화소를 제어하게 된다. 이는 액정표시장치가 점점 대형화됨에 따라 한 화소 영역의 크기가 커지고 있으므로, 단위 화소 영역의 커패시턴스도 커지게 되어, 하나의 화소 영역에 한 개의 박막 트랜지스터로는 단위 시간 동안 충분히 충전시키는 것이 어렵기 때문이며, 이에 따라 하나의 화소 영역을 두 개의 박막 트랜지스터를 이용하여 충전하게 된다.
도 2에서는 n번째 데이터 라인(DL)과 n-1번째 게이트 라인(GLn -1), n번째 게이트 라인(GLn), n+1번째 게이트 라인(GLn +1)의 교차부의 상하로 각각 상부화소와 하부화소로 이루어진 n-1번째 화소 영역(Pn -1), n번째 화소 영역(Pn), n+1번째 화소 영역(Pn +1)이 도시되어 있다.
도 3에서는 도 2의 A부분을 확대하여 나타내고 있으며, 도 4에서는 Ⅰ-Ⅰ'선에 따른 단면도를 나타내고 있다. 이를 통해 n번째 게이트 라인(GLn)과 n번째 데이 터 라인(DL)의 상하 교차 부분에 형성되는 제 1, 제 2 박막 트랜지스터(110, 112)에 대해 더 자세히 설명한다.
제 1 박막 트랜지스터(110)는 제 1 기판(100) 상에 일방향으로 형성되는 게이트 라인(130) 및 이로부터 위로 돌출되는 제 1 게이트 전극(130a)과, 게이트 라인(130)과 교차하여 형성되는 데이터 라인(136) 및 이로부터 제 1 게이트 전극(130a)의 상부로 돌출되는 제 1 소스 전극(136a)과, 제 1 소스 전극(136a)과 이격되어 형성되는 제 1 드레인 전극(138a)으로 구성되어 있다.
제 2 박막 트랜지스터(112)는 제 1 기판(100) 상에 일방향으로 형성되는 게이트 라인(130) 및 이로부터 아래로 돌출되는 제 2 게이트 전극(130b)과, 게이트 라인(130)과 교차하여 형성되는 데이터 라인(136) 및 이로부터 제 2 게이트 전극(130b)의 상부로 돌출되는 제 2 소스 전극(136b)과, 제 2 소스 전극(136b)과 이격되어 형성되는 제 2 드레인 전극(138b)으로 구성되어 있다.
제 1, 제 2 게이트 전극(130a, 130b), 제 1, 제 2 소스 전극(136a, 136b), 제 1, 제 2 드레인 전극(138a, 138b)을 포함한 제 1 기판(100) 전면에는 유기 또는 무기 절연물질로 이루어진 보호막(142)이 형성되고, 제 1, 제 2 드레인 전극(138a, 138b) 상부의 보호막(142)에는 제 1, 제 2 콘택홀(140a, 140b)이 형성되어 있다.
그리고, 제 1, 제 2 콘택홀(140a, 140b)을 통하여 제 1 및 제 2 박막 트랜지스터(110, 112)에 각각 연결되어 상부화소와 하부화소에 제 1 화소 전극(120)과 제 2 화소 전극(122)이 형성되어 있다.
설명하지 않은 부호인 132는 게이트 절연막이고, 134는 반도체층이다.
다음으로 도 5에서는 도 2의 B부분을 확대하여 나타내고 있으며, 도 6에서는 Ⅱ-Ⅱ'선에 따른 단면도를 나타내고 있다. 이를 통해 n번째 화소 영역(Pn) 내의 상부화소와 하부화소에 형성된 제 1 화소 전극(120) 및 제 2 화소 전극(122)의 연결부분에 대해 더 자세히 설명한다.
먼저, 제 1 기판(100) 상에 n번째 화소 영역(Pn)의 상부화소와 하부화소를 가로 질러 게이트 라인(130)이 형성되어 있고, 게이트 라인(130)을 포함한 기판 전면에는 게이트 절연막(132) 및 보호막(142)이 형성되어 있다. 그리고, 각각의 상부화소와 하부화소에는 제 1 화소 전극(120)과 제 2 화소 전극(122)이 형성되어 있으며, n번째 화소 영역(Pn) 내의 제 1, 제 2 화소 전극(120, 122)을 연결하도록 이들과 일체형으로 연결 패턴(121)이 형성되어 있다.
이때 상기 연결 패턴(121)과 게이트 라인(130)은 서로 크로스 되어 오버랩되는 부분이 있는데, 이 부분의 게이트 라인(130)에, 상기 연결 패턴(121)의 폭보다 큰 홈(150)이 형성되어 있다. 게이트 라인(130)에 형성된 홈은 게이트 라인(130)을 패터닝할 때 함께 형성한다.
다음으로 도 7에서는 도 2의 C부분을 확대하여 나타내고 있으며, 도 8에서는 Ⅲ-Ⅲ'선에 따른 단면도를 나타내고 있다. 이를 통해 n번째 화소 영역(Pn)의 상부화소와 n-1번째 화소 영역(Pn -1)의 하부화소의 서로 인접한 부분을 더 자세히 설명한다.
n번째 화소 영역(Pn)의 상부화소와 n-1번째 화소 영역(Pn -1)의 하부화소의 서로 인접한 부분은 n번째 화소 영역(Pn)의 상부화소에 형성된 제 1 화소 전극(120)과, n-1번째 화소 영역(Pn -1)의 하부화소에 형성된 제 2 화소 전극(118)과, 상기 두 화소 전극(118, 120)과 오버랩되도록 그 하부에 형성된 더미 패턴(160)으로 구성되어 있다.
이때, 제 1 기판(100)과 더미 패턴(160) 사이에는 게이트 절연막(132)이 개재되어 있고, 더미 패턴(160)과 상기 두 화소 전극(118, 120) 사이에는 보호막(142)이 개재되어 있어서 절연되고 있다.
더미 패턴(160)은 화소 영역(P) 내에 형성되므로 개구율의 감소에 영향을 줄 수 있는바, 그 크기를 되도록 작게 형성한다.
상기에서, 더미 패턴(160)은 제 1, 제 2 박막 트랜지스터(110, 112)의 데이터 라인(도 3의 136), 제 1, 제 2 소스 전극(136a, 136b), 제 1, 제 2 드레인 전극(138a, 138b)과 동일한 금속으로 동일층에 형성된다. 즉, 하나의 마스크를 사용하여 동시에 패터닝할 수 있다.
또한, 다른 방법으로 더미 패턴(160)은 제 1, 제 2 박막 트랜지스터(110, 112)의 게이트 라인(도 3의 130), 제 1, 제 2 게이트 전극(130a, 130b)과 동일한 금속으로 동일층에 형성할 수도 있다.
이상에서 설명한 박막 트랜지스터와 화소 전극이 형성된 제 1 기판(100)을 박막 트랜지스터 어레이 기판이라 한다.
도면에서는 생략하였으나, 제 1 기판에 대향하는 제 2 기판에는 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 컬러 색상을 표현하기 위한 R, G, B 컬러 필터층과, 화상을 구현하기 위한 공통 전극이 형성되어 있다. 이러한 컬러 필터층이 형성된 제 2 기판을 컬러 필터 어레이 기판이라 한다.
박막 트랜지스터 어레이 기판과 컬러 필터 어레이 기판은 서로 합착되고, 그 사이에는 액정층이 형성되어 있다. 그리고, 화소 전극과 공통 전극 사이의 전계에 의해 양 기판 사이에 형성된 액정층의 액정이 배향되고, 그 배향 정도에 따라 액정층을 투과하는 빛의 양을 조절함으로써 화상을 표시하게 된다.
이와 같이, 화소 전극과 공통 전극이 서로 다른 기판에 형성되어 두 전극 사이에 전계가 형성되는 액정표시장치를 TN형(Twisted Nematic mode) 액정표시장치라 한다.
실시예에서는 TN형 액정표시장치를 기준으로 본 발명을 서술하였으나, 이와 달리, 제 1 기판 상의 화소 영역에 화소 전극과 공통 전극을 서로 교번하도록 형성하여 두 전극 사이에 횡전계(수평 전계)가 형성되는 횡전계형(In-Plane Switching(IPS) mode) 액정표시장치에서도 본 발명은 적용 가능하다.
다음으로 도 2 내지 도 8을 참고하여 본 발명의 실시예에 의한 액정표시장치의 리페어 방법에 대해 설명한다.
박막 트랜지스터 어레이가 형성된 제 1 기판과 컬러필터 어레이가 형성된 제 2 기판을 합착한 후에는, 출시 전 각 화소의 동작이 제대로 이루어지는지 검사하는 과정을 거친다.
이때, 상대적으로 타 화소 영역에 비해 밝게 보이는 화소를 휘점이라 판단하며, 이 부위에 리페어를 실시한다. 상기 휘점이 발생하는 원인은 박막 트랜지스터의 형성시 소스/드레인 전극의 패터닝이 정상적으로 이루어지지 않아, 소오스/드레인 전극간의 분리가 되지 않거나, 혹은 박막 트랜지스터 부위에 전도성 이물이 남아 박막 트랜지스터의 구동 불량 및 단선 등의 영향으로, 블랙 상태(black state)에서, 휘점이 발생할 수 있다.
n번째 화소 영역(Pn)의 상부화소에서만 휘점이 발생하는 경우에는 제 1 박막 트랜지스터(110)와 제 1 화소 전극(120)의 연결 부분을 컷팅(cutting)하면, 제 1 화소 전극(120)과 제 2 화소 전극(122)이 연결 패턴(121)에 의해 서로 전기적으로 연결되어 있으므로, 제 2 박막 트랜지스터(112)에 의해 구동이 이루어진다. 또한, n번째 화소 영역(Pn)의 하부화소에서만 휘점이 발생하는 경우에도 마찬가지로 제 2 박막 트랜지스터(112)와 제 2 화소 전극(122)의 연결 부분을 컷팅(cutting)하면, 제 2 화소 전극(122)과 제 1 화소 전극(120)이 연결 패턴(121)에 의해 서로 전기적으로 연결되어 있으므로, 제 1 박막 트랜지스터(112)에 의해 구동이 이루어진다.
그러나, n번째 화소 영역(Pn)의 상부화소와 하부화소 모두에 휘점이 발생하는 경우에는 상기와 같은 방법으로 리페어를 할 수 없다.
따라서 제 1 박막 트랜지스터(110)와 n번째 화소 영역(Pn)의 상부화소에 형성된 제 1 화소 전극(120)의 연결 부분을 컷팅(cutting)하고, 제 2 박막 트랜지스 터(112)와 n번째 화소 영역(Pn)의 하부화소에 형성된 제 2 화소 전극(122)의 연결 부분을 컷팅(cutting)하며, 제 1 화소 전극(120)과 제 2 화소 전극(122)을 연결하는 연결 패턴(121)을 컷팅(cutting)한다.
이어, n번째 화소 영역(Pn)의 상부화소에 형성된 제 1 화소 전극(120)과 n-1번째 화소 영역(Pn -1)의 하부화소에 형성된 제 2 화소 전극(118)을 서로 전기적으로 연결하고, n번째 화소 영역(Pn)의 하부화소에 형성된 제 2 화소 전극(122)과 n+1번째 화소 영역(Pn +1)의 상부화소에 형성된 제 1 화소 전극(124)을 서로 전기적으로 연결한다.
상기 컷팅(cutting)와 연결 공정을 거치고 나면, 데이터 라인(DL)과 n번째 게이트 라인(GLn)이 교차하는 부위에 형성된 제 1, 제 2 박막 트랜지스터(110, 112)는 n번째 화소 영역(Pn)에 형성된 제 1, 제 2 화소 전극(120, 122)과 절연된다.
그리고 n번째 화소 영역(Pn)에 형성된 제 1 화소 전극(120)과 n-1번째 화소 영역(Pn -1)에 형성된 제 2 화소 전극(118)은 서로 전기적으로 연결되어 데이터 라인(DL)과 n-1번째 게이트 라인(GLn -1)이 교차하는 부위에 형성된 박막 트랜지스터에 의해 구동된다. 또한, n번째 화소 영역(Pn)에 형성된 제 2 화소 전극(122)과 n+1번째 화소 영역(Pn +1)에 형성된 제 1 화소 전극(124)은 서로 전기적으로 연결되어 데 이터 라인(DL)과 n+1번째 게이트 라인(GLn +1)이 교차하는 부위에 형성된 박막 트랜지스터에 의해 구동된다.
다음으로 도 3 및 도 4를 참고하여 제 1, 제 2 박막 트랜지스터(110)와 n번째 화소 영역(Pn)에 형성된 제 1, 제 2 화소 전극(120, 122)의 연결 부분을 컷팅하는 공정을 설명한다.
제 1 기판(100)과 제 2 기판(도시하지 않음)이 합착되고, 그 사이에 액정층이 형성되어 액정표시장치가 완성된 상태에서 제 1 기판(100)의 하부에서 레이저(laser)를 조사하여 컷팅한다. 이때, 제 1, 제 2 박막 트랜지스터(110, 112)와 제 1, 제 2 화소 전극(120, 122)를 연결하는 제 1, 제 2 드레인 전극(138a, 138b)의 하부에서 레이저를 조사하면 제 1, 제 2 드레인 전극(138a, 138b)이 녹아서 서로 끊어지게 된다.
제 1 기판(100)의 하부에서 레이저를 조사하는 이유는, 제 2 기판의 경우 그 상부에 블랙 매트릭스와 컬러 필터층이 형성되어 있으므로, 레이저가 광이 불투과되는 블랙 매트릭스를 지나 제 1, 제 2 드레인 전극(138a, 138b)까지 도달하기 어렵기 때문이다.
다음으로 도 5 및 도 6을 참고하여 제 1 화소 전극(120)과 제 2 화소 전극(122)을 연결하는 연결 패턴(121)을 컷팅(cutting)하는 공정을 설명한다.
연결 패턴(121) 하부에 형성된 게이트 라인(132)의 홈(150)에 대응하여 제 1 기판(100)의 하부에서 레이저를 조사하면 제 1 화소 전극(120)과 제 2 화소 전 극(122)을 연결하는 연결 패턴(121)이 녹아서 끊어지게 된다.
게이트 라인(132)에 홈(150)을 형성해 둔 이유는, 제 1 기판(100)의 하부에서 연결 패턴(121)을 컷팅하기 위해 레이저를 조사하는 경우 게이트 라인(132)에 가려 레이저가 연결 패턴(121)에 도달하지 못하는 것을 방지하기 위한 것이다.
다음으로 도 7 및 도 8을 참고하여 n번째 화소 영역(Pn)에 형성된 제 1 화소 전극(120)과 n-1번째 화소 영역(Pn -1)에 형성된 제 2 화소 전극(118)을 서로 전기적으로 연결하는 공정을 설명한다.
n번째 화소 영역(Pn)에 형성된 제 1 화소 전극(120)과 그 하부에 형성된 더미 패턴(160)이 서로 오버랩되는 부분에 대응하여 제 1 기판(100)의 하부에서 레이저를 조사하면, n번째 화소 영역(Pn)에 형성된 제 1 화소 전극(120)과 더미 패턴(160)이 녹아서 서로 웰딩(welding)된다.
n-1번째 화소 영역(Pn -1)에 형성된 제 2 화소 전극(118)과 그 하부에 형성된 더미 패턴(160)이 서로 오버랩되는 부분에 대응하여 제 1 기판(100)의 하부에서 레이저를 조사하면, n-1번째 화소 영역(Pn -1)에 형성된 제 2 화소 전극(118)과 더미 패턴(160)이 녹아서 서로 웰딩(welding)된다.
따라서 더미 패턴(160)에 의해 n번째 화소 영역(Pn)에 형성된 제 1 화소 전극(120)과 n-1번째 화소 영역(Pn -1)에 형성된 제 2 화소 전극(118)이 서로 전기적으로 연결된다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같은 본 발명에 의한 액정표시장치 및 이의 리페어 방법은 다음과 같은 효과가 있다.
액정표시장치에서 리페어 공정이 이루어진 화소의 충전 특성이 저하되는 것을 방지할 수 있는 효과가 있다.
즉, 게이트 라인과 데이터 라인이 교차하는 부위에서 상하로 박막 트랜지스터가 2개 형성되고, 이에 각각 연결되는 화소 전극이 하나의 화소 영역에 2개 형성되는 액정표시장치에서 한 화소 영역의 상부화소와 하부화소가 모두 휘점으로 나타나는 경우에, 각각의 박막 트랜지스터와 화소 전극의 연결 부위를 컷팅하고, 상부화소 또는 하부화소의 화소 전극을 다른 화소 영역의 화소 전극과 연결하여 리페어 하는 경우에, 리페어된 화소 영역에서는 리페어 되기 전과 비교하여 두 배의 액정 커패시턴스를 담당하게 된다.
반면에 본 발명에서는 각각의 박막 트랜지스터와 화소 전극의 연결 부위를 컷팅하고, 한 화소 내의 2개의 화소 전극 간의 연결 부위를 컷팅하며, 상부화소 및 하부화소 각각의 화소 전극을 다른 화소 영역의 화소 전극과 연결함으로써, 리페어 공정이 이루어진 화소 영역에서는 리페어 되기 전과 비교하여 1.5배의 액정 커패시 턴스를 담당하여 상기의 경우와 비교하여 충전 특성이 저하되는 것을 방지할 수 있는 효과가 있다.

Claims (12)

  1. 각각 상하 부화소를 구비한 복수개의 화소 영역을 정의하며, 서로 대향하여 배치된 제 1 기판 및 제 2 기판;
    상기 제 1 기판 상에, 각 화소 영역의 상부화소와 하부화소를 가로질러 형성되는 게이트 라인;
    상기 게이트 라인과 교차하여 형성된 데이터 라인;
    상기 각 게이트 라인과 데이터 라인의 교차부의 상하로 각각 상기 상부화소와 하부화소를 구동하는 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터;
    상기 제 1 및 제 2 박막 트랜지스터에 각각 연결되어 상기 상부화소와 하부화소에 형성되는 제 1 화소 전극 및 제 2 화소 전극;
    동일한 화소 영역내의 상기 제 1 화소 전극 및 제 2 화소 전극을 연결하며, 이들과 일체형으로 형성된 연결 패턴;
    상기 연결 패턴 하부의 상기 게이트 라인에 형성된 홈;
    상기 화소 영역의 상부화소와 이와 인접한 화소 영역의 하부화소에 오버랩되도록 형성된 제 1 더미 패턴;
    상기 화소 영역의 하부화소와 이와 인접한 화소 영역의 상부화소에 오버랩되도록 형성된 제 2 더미 패턴; 및
    제 1 기판과 제 2 기판 사이에 형성되는 액정층을 포함하여 구성됨을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 라인에 형성된 홈은 상기 연결 패턴의 폭보다 큰 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 더미 패턴은 상기 게이트 라인 또는 데이터 라인과 동일한 층에 형성된 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 더미 패턴은 섬 모양으로 형성된 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서, 상기 제 1 박막 트랜지스터는
    상기 제 1 기판 상에 일방향으로 형성되는 게이트 라인;
    상기 게이트 라인으로부터 위로 돌출되는 제 1 게이트 전극;
    상기 게이트 라인과 교차하여 형성되는 데이터 라인;
    상기 데이터 라인으로부터 상기 제 1 게이트 전극의 상부로 돌출되는 제 1 소스 전극;
    상기 제 1 소스 전극과 이격되어 형성되는 제 1 드레인 전극을 포함하여 이루어지는 것을 특징으로 하는 액정표시장치.
  6. 제 5 항에 있어서, 제 2 박막 트랜지스터는,
    상기 게이트 라인으로부터 아래로 돌출되는 제 2 게이트 전극;
    상기 데이터 라인으로부터 상기 제 2 게이트 전극의 상부로 돌출되는 제 2 소스 전극;
    상기 제 2 소스 전극과 이격되어 형성되는 제 2 드레인 전극을 포함하여 이루어지는 것을 특징으로 하는 액정표시장치.
  7. 제 1 항 내지 제 6 항의 액정표시장치의 리페어 방법에 있어서,
    휘점이 발생된 화소 영역의 제 1, 제 2 화소 전극과 각각 이에 연결되는 제 1, 제 2 박막 트랜지스터의 연결부위를 컷팅하는 단계;
    상기 휘점이 발생된 화소 영역의 제 1 화소 전극과 제 2 화소 전극을 연결하는 연결 패턴을 컷팅하는 단계;
    상기 휘점이 발생된 화소 영역의 제 1 화소 전극과 이와 인접한 다른 화소 영역의 제 2 화소 전극을 전기적으로 연결하는 단계; 및
    상기 휘점이 발생된 화소 영역의 제 2 화소 전극과 이와 인접한 다른 화소 영역의 제 1 화소 전극을 전기적으로 연결하는 단계를 포함하여 이루어짐을 특징으로 하는 액정표시장치의 리페어 방법.
  8. 제 7 항에 있어서,
    상기 컷팅 또는 웰딩하는 공정은 레이저를 사용하여 컷팅 또는 웰딩하는 것을 특징으로 하는 액정표시장치의 리페어 방법.
  9. 제 8 항에 있어서,
    상기 컷팅 또는 웰딩하는 공정은 제 1 기판의 하부에서 레이저를 조사하는 것을 특징으로 하는 액정표시장치의 리페어 방법.
  10. 제 7 항에 있어서,
    상기 휘점이 발생된 화소 영역의 제 1, 제 2 화소 전극과 이에 연결되는 제 1, 제 2 박막 트랜지스터의 연결부위를 컷팅하는 단계는,
    상기 제 1, 제 2 박막 트랜지스터의 제 1, 제 2 드레인 전극에 대응하는 제 1 기판의 하부에 레이저를 조사하여 컷팅하는 것을 특징으로 하는 액정표시장치의 리페어 방법.
  11. 제 7 항에 있어서,
    상기 휘점이 발생된 화소 영역의 제 1 화소 전극과 제 2 화소 전극을 연결하는 연결 패턴을 컷팅하는 단계는,
    상기 연결 패턴 하부의 게이트 전극에 형성된 홈에 대응하는 제 1 기판의 하부에 레이저를 조사하여 컷팅하는 것을 특징으로 하는 액정표시장치의 리페어 방법.
  12. 제 7 항에 있어서,
    상기 휘점이 발생된 화소 영역의 제 1 화소 전극과 이와 인접한 다른 화소 영역의 제 2 화소 전극을 전기적으로 연결하는 단계는,
    상기 제 1 화소 전극과 제 1 더미 패턴이 오버랩된 부분 및 상기 인접한 다른 화소 영역의 제 2 화소 전극과 제 2 더미 패턴이 오버랩된 부분에 레이저를 조사하여 상기 제 1, 제 2 더미 패턴을 각각 상기 제 1, 제 2 화소 전극에 전기적으로 연결하는 것을 특징으로 하는 액정표시장치의 리페어 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101225444B1 (ko) * 2009-12-08 2013-01-22 엘지디스플레이 주식회사 액정표시장치 및 그의 제조방법과 그의 리페어 방법
KR20150139028A (ko) * 2014-05-30 2015-12-11 엘지디스플레이 주식회사 유기발광 디스플레이 장치와 픽셀의 리페어 방법
CN107703657A (zh) * 2017-11-23 2018-02-16 武汉华星光电半导体显示技术有限公司 阵列基板缺陷修补方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0324524A (ja) * 1989-06-21 1991-02-01 Sharp Corp アクティブマトリクス表示装置
JP3102819B2 (ja) * 1992-06-02 2000-10-23 富士通株式会社 液晶表示装置及びその駆動方法
CN1111757C (zh) * 1996-03-12 2003-06-18 精工爱普生株式会社 液晶显示装置
KR20060020474A (ko) * 2004-08-31 2006-03-06 엘지.필립스 엘시디 주식회사 리던던시 구조를 구비한 액정표시장치 및 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101225444B1 (ko) * 2009-12-08 2013-01-22 엘지디스플레이 주식회사 액정표시장치 및 그의 제조방법과 그의 리페어 방법
US8502932B2 (en) 2009-12-08 2013-08-06 Lg Display Co., Ltd. Liquid crystal display device and manufacturing and repairing methods thereof
KR20150139028A (ko) * 2014-05-30 2015-12-11 엘지디스플레이 주식회사 유기발광 디스플레이 장치와 픽셀의 리페어 방법
CN107703657A (zh) * 2017-11-23 2018-02-16 武汉华星光电半导体显示技术有限公司 阵列基板缺陷修补方法

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