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KR20080047314A - 반도체 기판 및 수소화물-기상 에피택시에 의해자유-기립형 반도체 기판을 제조하기 위한 방법 및 마스크층 - Google Patents

반도체 기판 및 수소화물-기상 에피택시에 의해자유-기립형 반도체 기판을 제조하기 위한 방법 및 마스크층 Download PDF

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KR20080047314A
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크리스티안 헨니크
마르쿠스 웨이어스
에버하르트 리히테르
귄테르 트라엔클레
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프라이베르게르 컴파운드 마터리얼스 게엠베하
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Abstract

본 발명은 반도체 기판이 추가 공정 단계 없이 출발 기판으로부터 자가-분리되는, 자유-기립형 반도체 기판뿐만 아니라 자유-기립형 반도체 기판의 제조를 위한 방법 및 마스크 층에 관련된다. 본 발명에 따른 반도체 기판의 제조방법은 출발 기판을 제공하는 단계, 출발 기판에 다수의 개구를 갖는 마스크 층을 형성하는 단계, 적어도 하나의 반도체 기판을 성장시키는 단계로서, 마스크 층이 적어도 하나의 반도체 재료에 의해 측면으로 과잉성장하는 단계, 및 이후 출발 기판, 마스크 층 및 반도체 기판을 냉각하는 단계를 포함하며, 여기서 마스크 층 형성용 재료가 적어도 부분적으로 질화 규화 텅스텐 또는 규화 텅스텐으로 구성되고, 반도체 기판과 출발 기판이 적어도 하나의 반도체 기판의 성장 중 또는 냉각 중에 분리되며, 반도체 기판이 자유-기립형으로 얻어진다. 본 발명에 따른 자유-기립형 반도체 기판의 제조용 마스크 층은 적어도 부분적으로 질화 규화 텅스텐 또는 규화 텅스텐으로 구성된다.
반도체 기판, 수소화물-기상 에피택시, 자유-기립형 반도체 기판, 마스크 층

Description

반도체 기판 및 수소화물-기상 에피택시에 의해 자유-기립형 반도체 기판을 제조하기 위한 방법 및 마스크 층{SEMI-CONDUCTOR SUBSTRATE AND METHOD AND MASKING LAYER FOR PRODUCING A FREE-STANDING SEMI-CONDUCTOR SUBSTRATE BY MEANS OF HYDRIDE-GAS PHASE EPITAXY}
본 발명은 반도체 기판뿐만 아니라 수소화물-기상 에피택시에 의해 자유-기립형 반도체 기판을 제조하기 위한 방법 및 마스크 층, 특히 추가 공정 단계 없이 기판(또는 출발/최초 기판 또는 이종 기판)으로부터 반도체 층이 자가-분리되는, 수소화물 기상 에피택시(HVPE)에 의해 자유-기립형 질화 갈륨(GaN)-, 질화 알루미늄(AlN)- 및 질화 알루미늄 갈륨(AlGaN)-, 질화 인듐(InN)- 및 질화 인듐 갈륨(InGaN)-기판을 제조하는 방법에 관련된다.
자가-분리는 마스크 위에 측면 에피택시얼 성장(ELO, 에피택시얼 측면 과잉 성장)을 통해 달성되며, 마스크는 개구(창)를 구비한다. 이 창에서, 바람직하게는 얇은 초기 층(또는 출발 층)이 벗겨지고, 이에 앞서 (예를 들어 사파이어와 같은) 기판에서 성장되었다. 성장은 이 창에서부터 시작된다. 형성되는 섬의 합체 이후, 응집성/연속적 반도체 층이 더 성장한다. 출발 기판 및 성장층 사이의 장력은 반도체 기판의 자가-분리를 일어나게 하며, 응집성 웨이퍼로서 반응기로부터 제거될 수 있다. 이러한 공정은 예를 들어 Applied Physics Letters, Vol. 85, No. 20, 15.11.2004, pp. 4630-4632에 공지되어 있다.
3족-질화물(Ga, Al, In)로 이루어진 층화 구조는 고주파 전력 전자 분야, 예를 들어 HFETs(이종접합 전계 효과 트랜지스터) 기반의 통신 시스템, 센서, 방사-저항성 공간 전자 분야용 및 광전자 분야, 예를 들어 UV-, 청 및 백색 발광 다이오드(LEDs) 및 조명용 청색 레이저 다이오드, 인쇄, 디스플레이, 메모리 및 통신 기기, 의학용의 많은 현대식 장치의 기초를 형성한다. 이러한 층은 통상적으로 출발 기판에서 분자 빔 에피택시(MBE) 뿐 아니라 금속 유기 기상 에피택시(MOVPE)에 의해 제조된다.
이상적인 출발 기판은 거기에, 예를 들어 GaN 기판에 성장되는 층과 동일한 재료 시스템에 속할 것이다. 그 때문에, 저결함 성장을 위한 요건, 즉 완전 격자 부적합(호모에피택시)에 대한 충분한 양호함과 열 팽창 계수의 일치가 미리 요구된다. 적용에 따라, 도핑이 유리하고, 기판을 n-전도, 반-절연 또는 p-전도성으로 만든다.
다른 반도체, 예를 들어 규소(Si) 및 비화 갈륨(GaAs)과 대조적으로, 지금까지 통상적인 단결정 성장에 의해 2인치 이상의 직경을 갖는 GaN 결정의 제조는 성공적이지 못했다. 고압 및 고온 하에 용해로부터의 성장(HPSG: 고압 용액 성장)과 같이 통상적인 공정은 ㎠의 치수로만 결정 플레이트를 만들어낸다. 지금까지, 승화에 의한 성장도 성공적이지 못하다. 따라서, 지금까지, 층화 구조는 예를 들어 사파이어 및 탄화 규소(SiC)와 같은 이종 기판에서 거의 에피택시에 의해 성장된다 (헤테로에피택시). 이것은 예를 들어 달성 가능한 전위 밀도 및 서로 다른 격자 상수와 열 팽창에서의 차이로 인해 초래되는 휨(와핑)과 관련하여 불리하다. 이 휨은 부분적으로 이후 공정에서 문제를 발생시키는데, 예를 들어 포토 리소그라피 공정에 의한 구조의 전이가 해상도에 관하여 휜 웨이퍼에서 제한되기 때문이다.
따라서, 초기 출발 기판에서 성장하고 그로부터 분리되는 GaN 출발 기판을 제조하려는 시도가 이루어졌다.
미국 특허 6,740,604는 출발 기판에서 GaN 층의 성장 이후, 이 층이 레이저 방사에 의해 이후 공정에서 분리되는 방법을 기술한다. 이에 따르면, 추가 공정 단계가 필요한데, 힘들고 큰 영역에 대해 수율이 제한된다. 또한, GaN-층 및 -기판으로 구성되는 패키지가 성장 온도부터 실온까지 냉각되기 때문에, 이 공정은 휨 문제를 해결하지 못한다. 열적 정렬 불량에 의해 유발되는 층의 휨은 출발 기판으로부터의 분리 이후 여전히 부분적으로 유지된다.
미국 특허 6,413,627은 GaAs 출발 기판에서 적용되는 방법을 기술한다. 여기서, GaN은 유전 마스크로 구조화되어 있는 GaAs 기판의 양면에서 성장한다. 이 공정은 GaAs 기판을 제공하는 힘들고 또한 유독한 에칭 공정을 요구한다. 두 GaN 층 중 하나만이 각각 사용될 수 있고, 특정 장치가 양면 성장을 위해 필요하다.
Oshima 등은(Y. Oshima, T. Eri, N. Shibata, H. Sunakawa, K. Kobayashi, T. Ichihashi, A. Usui, Preparation of Freestanding GaN Wafers by Hydride Vapor Phase Epitaxy with Void-Assisted Separation, Jpn. J. Appl. Phys. 42, L1(2003)) TiN의 다공성 층이 GaN 초기 층에 증착되고, GaN의 성장이 기공으로부터 시작되는 방법을 기술한다. 그러나, 어떻게 이 TiN 층의 다공성이 제어될 수 있는지, 그리고 이 공정이 재현 가능한 방식으로 수행될 수 있는지 명확하지 않다. 제시된 공정에서, 두꺼운 GaN 층은 외부 힘에 의해 초기 기판으로부터 분리되며, 추가적인 공정 단계뿐 아니라 이에 따른 장치도 필요로 한다.
측면 에피택시얼 과잉성장(ELO 또는 ELOG) 공정은 결함 감소의 가능성으로 WO99/20816에 공지되어 있다. ELOG 공정용 유전 마스크 재료는 여기에 기술되어 있다. 그러나, 이 공정은 출발 기판 및 GaN 층으로 구성되는 패키지의 휨을 피하지 못한다.
DE 100 11 876 A1에서, 텅스텐으로 구성되는 금속성 마스크의 사용이 공지되어 있다. 두 간행물은 ELOG 공정에 의한 결함 밀도 감소를 다룬다. 자유-기립형 기판의 형성은 이 연구의 목적이 아니다.
또한, GaAs를 성장시키는 방법이 US 4,868,633에서 공지되어 있는데, 많은 칼럼-형태의 초기 영역의 측면 과잉성장이 아니라, 이와 반대로 제한된 영역의 성장이 연구되었다. 측면 과잉성장은 피해야 할 것이다. 따라서, WSi:Zn 마스크가 사용되는데, WSi:Zn 마스크는 측면 과잉성장을 피해야 할 것이다. US 4,868,633의 도 1 및 2(및 관련 내용)에서는, 어떻게 GaAs가 칼럼 및 그 주변의 영역에서 성장될 수 있는지 연구되었다. WSi 마스크의 최상층에서 W의 농도가 높을 때, 섬 형성이 억제된다. 그러나, WSi 마스크의 최상층에서 Si의 농도가 높을 때, 다결정 GaAs로 이루어진 층이 WSi 마스크에서 형성될 수 있다. WSi 마스크에서 GaAs 층의 형성을 피해야 할 것이므로, WSi 마스크는 아연으로 도핑된다.
또한, GaN 층의 제조/처리용 WNx 마스크의 사용이 Materials Science and Engineering: B, Vol. 82, No. 1, 22.05. 2001, pp. 62-63 (3) (초록)에 공개되어 있는데, WNx 마스크는 GaN 층의 분리를 피하기 위해 W 마스크 대신에 사용된다.
US 6,146,457은 반도체 층이 Si-, SiC- 또는 사파이어-기판 및 얇은 중간층으로 구성되는 성장 지지물에서 기상 에피택시에 의해 증착되며, 반도체 층과 기판의 다른 열 팽창 계수로 인해 이후 냉각에서 에피택시얼 층이 아닌 기판에서 결함이 야기됨으로써, 고품질 반도체 층을 얻는 방법을 기술한다. 청구범위 제3항에서, 산화 규소, 질화 규소 또는 탄화 규소는 중간층용으로 가능한 재료로서 명백하게 언급되어 있다. 청구범위 제4항에 따르면, 중간층 또한 구조화될 수 있는 반면에, 결함 밀도 감소용 ELOG 공정은 언급되거나 기술되어 있지 않다. 더욱이, 공정의 결과로서 자유-기립형 반도체 기판은 청구범위나 실시예에서도 언급되어 있지 않다.
따라서, 본 발명의 목적은 가능한 적은 공정 단계를 필요로 하고, 전혀 또는 약간만 휘거나 굽은 것이 아니라 평면의 반도체 층의 제조가 가능하며, 바람직하게는 질화 갈륨(GaN), 질화 알루미늄(AlN), 질화 알루미늄 갈륨(AlGaN), 질화 인듐(InN) 또는 질화 인듐 갈륨(InGaN)로 이루어진 자유-기립형(즉, 기판에 비-결합) 반도체 층의 제조를 위한 방법을 제공하는 것이다. 또한, 낮은 비용으로 얻을 수 있고 매우 양호한 평면성을 갖는 자유-기립형 기판이 제공되어야 할 것이다.
본 발명에 따른 목적은 청구범위 제39항의 마스크 층뿐 아니라 청구범위 제36항의 특징을 갖는 기판에 의해, 청구범위 제1항의 특징을 갖는 방법에 의해 해결된다. 바람직한 태양은 종속항에서 설명된다.
본 발명에 따른 반도체 기판의 제조를 위한 방법은 다음 공정 단계를 특징으로 한다:
-출발 기판을 제공하는 단계,
-초기 기판에 다수의 개구를 갖는 마스크 층을 형성하는 단계,
-적어도 하나의 반도체 기판의 성장 단계로서, 마스크 층이 적어도 하나의 반도체 재료에 의해 측면으로 과잉성장하는 단계,
-출발 기판, 마스크 층 및 반도체 기판을 냉각하는 단계로서, 마스크 층을 형성하는 재료는 적어도 부분적으로 질화 규화 텅스텐 또는 규화 텅스텐으로 구성되는 단계,
-반도체 기판이 자유-기립형으로 얻어지도록, 이미 성장 중 또는 냉각 전이 아닌 반도체 기판과 출발 기판의 분리 단계로서, 반도체 기판이 적어도 하나의 질화 화합물 반도체를 함유하는 단계.
바람직하게는, 마스크 층을 형성하는 재료는 완전히 질화 규화 텅스텐 또는 완전히 규화 텅스텐으로 구성된다. 바람직하게는, 질화 규화 텅스텐 또는 규화 텅스텐으로 이루어진 마스크 층은 다른 물질로 도핑되지 않는다.
질화 규화 텅스텐이 특히 바람직하다. 바람직하게는, 연속적인 초기 층이 마스크 층을 형성하기 전에 기판에서 성장하고, 마스크 층은 초기 층에 증착된다. 선택적으로는, 초기 층 없이 기판에 직접 마스크 층을 증착하는 것이 가능하며, 이는 특히 SiC 기판에 대해 이롭다.
구조화된 마스크 층은 바람직하게는 스퍼터링 또는 기상 증착에 의해 연속적인 마스크 층을 증착하고 이후 다수의 개구를 도입함으로써 제조된다. 개구는 바람직하게는 플라스마 에칭에 의해 건조-화학적으로 마스크 층에 도입된다. 선택적으로는, 습윤-화학적 에칭 또는 리프트-오프 공정도 가능하다.
구조화된 마스크 층에서, 개구로부터 출발하여, 반도체 재료로 이루어진 적어도 하나의 제1반도체 층(합체 층)이 성장하여, 마스크 층을 완전히 덮고 연속적인 층을 형성한다.
초기 층은 바람직하게는 질화 화합물 반도체, 특히 바람직하게는 제3 및/또는 제5 주족 원소로 이루어진 질화 화합물, 특히 바람직하게는 GaN, AlN, AlGaN, InN, InGaN, AlInN 또는 AlInGaN을 함유한다.
제1반도체 층에, 추가 반도체 층이 바람직하게는 동일한 성장 공정으로 증착될 수 있다. 두께는 바람직하게는 50 ㎛ 이상, 더욱 바람직하게는 200 ㎛ 이상이다. 선택적으로는, 제2반도체 층에 의해 전체 영역에 걸쳐, 제1반도체 층은 제1성장 공정에서 제조되고 제2성장 공정에서 과잉성장할 수 있다. 바람직하게는, 이 제2반도체 층도 질화 화합물 반도체, 특히 바람직하게는 제3 및/또는 제5 주요 족의 원소로 이루어진 질화 화합물, 특히 바람직하게는 GaN, AlN, InN, InGaN, AlGaN, AlInN 또는 AlInGaN을 함유한다.
바람직하게는, 출발 기판은 탄화 규소 또는 사파이어를 함유한다. 바람직하게는, 제조된 반도체 층에서, 바람직하게는 질화 화합물 반도체 또는 금속성 접촉물을 함유하는 추가 반도체 층이 전자 또는 광전자 장치를 형성하기 위해 배치된다.
자유-기립형 반도체 기판은 바람직하게는 성장 중 인장 응력 또는 냉각 중 출발 기판과 적어도 하나의 반도체 기판의 다른 열 팽창 계수에 근거하여, 마스크의 개구 내에 반도체 기판의 영역에서뿐만 아니라 출발 기판에 대한 경계면에서 크랙 형성에 의해 형성된다.
본 발명에 따른 전자 또는 광전자 장치 제조용 반도체 기판은 질화 화합물 반도체(바람직하게는 GaN, AlN, AlGaN, InN, InGaN, AlInN 또는 AlInGaN)를 포함하며, 본 발명에 따른 반도체 기판은 미량의 질화 규화 텅스텐 또는 미량의 규화 텅스텐 또는 미량의 규소와 텅스텐을 포함한다. 미량물의 농도는 분리 이후 이러한 잔류물에 대한 검출 한도에 의존한다. 이들의 양은 바람직하게는 ㎤ 당 1015 원자 이상이다. 그러나, 반도체 기판이 본 발명에 따른 방법에 의해 제조될 수 있고 미량물은 검출되지 않을 수 있다는 것을 배제할 수 없다.
본 발명 방법은 출발 기판으로부터 자가-분리되는, 저-결함, 자유-기립형 GaN 웨이퍼의 제조를 가능하게 한다. 이 분리는 층 두께 증가와 함께 증가하는 성장한 반도체 층의 인장 응력으로 인해 이미 성장 중에, 또는 성장 온도로부터의 냉각 중에 다른 열 팽창 계수에 의해 가장 나중에 발생할 수 있다. 이러한 분리가 특히 마스크 재료로서 질화 규화 텅스텐 또는 규화 텅스텐을 이용할 때 발생한다고 밝혀졌다. 따라서, 분리를 위한 추가 기술적인 단계가 생략될 수 있다. 이미 고온에서 분리로 인해, GaN 웨이퍼는 단지 낮거나 휨 또는 굽음을 갖지 않아서, 추가 공정에 유리하다.
따라서, 본 발명에 따른 반도체 기판의 제조용 마스크 층은 적어도 부분적으로 질화 규화 텅스텐으로 구성된다. 바람직하게는, 마스크 층은 완전히 질화 규화 텅스텐으로 구성된다. 바람직하게는, 질화 규화 텅스텐으로 이루어진 마스크 층은 다른 물질로 도핑되지 않는다.
바람직하게는, 반도체 층(S)(예를 들어 GaN)의 에피택시얼 성장이 가능한, 적합한 초기 층이 사용된다. 이 초기 층은 바람직하게는 몇 ㎛ 두께의 GaN 층으로 구성되며, 출발 기판에서 헤테로에피택시에 의해 증착된다. GaN, 사파이어, SiC, Si 및 GaAs의 성장용 출발 기판으로서 이미 증명되었다. 초기 층을 제조하는 방법에 관해, 출발 기판에서 폐쇄된 GaN 층을 증착하는 어떠한 기술도 사용될 수 있다. 여기서, MOVPE, HVPE 및 MBE가 널리 사용되는 공정이다. 선택적으로는, 초기 층은 AlN, AlGaN, InN, InGaN, AlInN 또는 AlInGaN으로 구성될 수 있다. 바람직하게는, 초기 층은 이후 증착되는 제1반도체 층(합체 층)의 재료로 구성된다. SiC에서 성장할 때, 이 출발/초기 층은 바람직하게는 생략된다.
초기 층을 이용할 때, 적어도 부분적으로 규화 텅스텐(WSi) 또는 질화 규화 텅스텐(WSiN)으로 구성되는 얇은 마스크 층이 증착된다. 초기 층이 없다면, 마스크 층은 기판에 직접 증착될 것이다. ELOG-마스크는 통상적으로 50과 200 ㎚ 사이의 두께를 갖는다. 증착된 WSi- 또는 바람직하게는 WSiN-층은 리소그라피에 의해 구조화되고, 창은 습윤- 또는 건조-화학적 에칭 공정에 의해 개방되며, 여기서 초기 층 또는 기판(SiC-기판)이 노광된다. 구조화를 위해, 소위 리프트-오프 공정과 같은 다른 공정도 생각할 수 있다. 반도체 기술에서 흔히 사용되는 이러한 구조화 공정은 마스크 층에서 개구의 뚜렷하고 재현 가능한 제조를 가능하게 한다. 바람직하게는, 주기적으로 대량으로 제공되는 이 개구는 원형 또는 다각형 형상을 갖거나, 평행하게 배치되는 줄무늬로 구성된다.
구조화를 위한 이후 단계 없이 다공성 WSiN 층의 사용도 가능하다. 여기서, 그러나 공정 결과의 재현성이 확보되어야 한다.
마스크된 초기 층 또는 마스크된 기판에서, 적어도 50 ㎛ 두께의 GaN/AlGaN-층(또는 다른 질화물 반도체 층)이 기상 에피택시에 의해 성장한다. 여기서, 성장 전면이 평탄 층으로부터 다시 합체할 때까지, 재료는 창으로부터 수직으로 그리고 마스크에 대해 측면으로 성장한다. 본 발명에 따르면, 이 제1반도체 층은 상술한 WSiN으로 이루어진 마스크 층에 부착되지 않으며, 이는 이후의 자가-분리를 위한 필수적인 전제조건이다. 출발 기판에 대한 조인트는 이 마스크 층에서 오직 개방된 창(개구)에 의해 형성된다.
출발 기판으로 SiC를 선택할 때, GaN 초기 층의 증착은 생략될 수 있다. WSiN 마스크 층은 출발 기판에 직접 증착되고 구조화된다. 이후, GaN, AlN 또는 AlGaN 또는 다른 질화물 반도체로 이루어진 응집성 제1반도체 층(합체 층)이 ELO에 의해 성장한다. 바로 이어서 동일한 에피택시 공정, 또는 선택적으로는 다른 에피택시 공정으로, 질화물 반도체로 이루어진 제2의 두꺼운, 바람직하게는 50 ㎛ 이상의 두께를 갖는 반도체 층이 합체 층 전체 영역에서 성장할 수 있다.
마스크 형상, 증착 변수 및 공정 제어를 적절히 선택하면, 성장한 제2의 두꺼운 반도체 층이 제1반도체 층(합체 층)과 함께 출발 기판으로부터 전체 영역에서 분리되고, 예를 들어 2인치 직경의 자유-기립형 웨이퍼가 형성된다. 이 웨이퍼는 장치용 구조화된 층을 성장시키거나, 또는 GaN, AlN 또는 AlGaN 또는 다른 질화물 반도체로 이루어진 결정을 성장시키는 종자로서 사용될 수 있으며, 선택적으로는 표면을 다듬는 공정(연마, 에칭) 단계가 수행될 수 있다.
이후, 본 발명은 도면에 의한 태양으로 더욱 상세하게 설명될 것이다.
도 1은 초기 층(1a)을 갖는 출발 기판(1)의 단면도이다.
도 2는 (마스크 층 형성 이후) 개구(3)와 함께 마스크 층(2)을 포함하는 출발 기판의 단면도이다.
도 3은 마스크 층(2) 형성 이후 개구(3)를 갖는 출발 기판의 평면도이다.
도 4는 합체 층으로서 측면으로 성장하는 제1반도체 층(4)의 성장 중에 마스크 층을 포함하는 출발 기판의 단면도이다.
도 5는 합체 층으로서 제1반도체 층의 성장 이후 응집성 층을 형성하는, 마스크 층을 갖는 출발 기판의 단면도이다.
도 6은 제2의 두꺼운 반도체 층(5)에 의해 적어도 하나의 제1반도체 층이 전체 영역에서 과잉성장된 이후 출발 기판의 단면도이다.
도 7은 자가-분리에 의해 출발 기판으로부터 분리된, 제1반도체 층(4)을 갖는 본 발명에 따른 반도체 기판(6)의 단면도이다.
도 8은 제1 및 제2반도체 층(4, 5)이 동일한 재료로 형성되고, 자가-분리에 의해 출발 기판으로부터 분리된 본 발명에 따른 반도체 기판(6)의 단면도이다.
[도면 부호]
1: 출발 기판
1a: 초기 층
2: 마스크 층
3: 개구
4: 제1반도체 층(합체 층)
5: 제2반도체 층(두꺼운 반도체 층)
6: 반도체 기판
제1태양에서, 출발 기판(1)(c-평면 사파이어 웨이퍼, 2인치 또는 50.8 ㎜ 직경)은 MOVPE에 의해 GaN으로 이루어진 2 ㎛ 두께의 초기 층(1a)으로 성장한다(도 1). 이후, 이 초기 층(1a)은 전체 영역에서 100 ㎚ 두께의 스퍼터링된 마스크 층(2)으로 덮인다(도 2). 이 층(2)은 리소그라피 및 이어지는 에칭 공정에 의해 구조화되어 6각형으로 배치되는 원형 개구(3)(창)가 형성된다(도 3). 이 실시예에서, 10 ㎛ 직경 및 15 ㎛의 인접 창의 중심점 간 거리를 갖는 6각형으로 배치되는 원형 창(개구 3)이 사용된다.
구조화된 출발 기판에서, 먼저 GaN으로 이루어진 제1반도체 층(4)이 합체 층으로서 성장한다(도 4 및 도 5). 여기서, 마스크 층(2)과 개구(3)로 구조화되고, 초기 층(1a)을 갖는 출발 기판(1)은 수평 HVPE 반응기에서 1,040℃까지 가열되며, 표면은 750℃ 이후부터 암모니아에 의해 안정화된다. 성장은 5의 V/III 비율과 함께 800 hPa 반응기 압력과 1,040℃의 온도에서 일어난다. 여기서, 전체-영역 성장을 위한 성장 속도는 150 ㎛/h이다. 5분 후, 제1반도체 층(4)은 합체 층의 형태로 응집성이 되고 약 10-15 ㎛의 중간 두께를 갖는다. 이후, 응집성 제1반도체 층(4)(합체 층)은 100 ㎛ 이상의 두께를 갖는 제2반도체 층(5)에 의해 과잉성장하며, 200 ㎛ 이상의 두께가 유리하다(도 6). 이 태양에서, 반도체 층은 450 ㎛의 두께를 갖는다. 출발 기판(1) 및 제1반도체 층(4)(합체 층)과 제2반도체 층(5)으로 이루어진 성장한 반도체 기판(6) 사이의 성장 중에 발생하는 응력은 공정 제어와 마스크 형상과 함께, 도 7에서 보이는 바와 같이, 밑에 있는 출발 기판(1)으로부터 성장한 반도체 기판(6)의 분리에 영향을 미친다. 약 300℃/h의 속도로 냉각 중에, 표면은 750℃의 온도 이하에서 암모니아에 의해 다시 안정화된다. 공정의 종료 이후, 약 460 ㎛의 두께를 갖는, 여기서는 GaN 층 패키지의 형태로서, 분리된 반도체 기판이 반응기로부터 제거될 수 있다.
제2태양에서, 출발 기판(1)(c-평면 사파이어 기판, 직경 50.8 ㎜)은 MOVPE에 의해 2 ㎛ 두께의 GaN 초기 층(1a)으로 과잉성장한다(도 1). 이후, 이 초기 층(1a)은 전체 영역에 걸쳐 100 ㎚ 두께의 스퍼터링된 마스크 층(2)(WSiN-층)으로 덮인다(도 2). 이 층(2)은 리소그라피 및 이어지는 에칭 공정에 의해 구조화되어 평행하게 연장되는 줄무늬(개구 3)가 형성된다. 따라서, 이것은 줄무늬 마스크로 사용된다.
이와 같이 구조화된 출발 웨이퍼(1, 2)는 MOVPE에 의해 GaN으로 과잉성장하 여 창으로부터 성장하는 섬이 합체된다(도 4/5). 합체가 완료된 후, 얻어진 응집성 GaN 층(4)에서, 50 ㎛ 이상의 두께를 갖는 GaN, AlN 또는 AlGaN으로 이루어진 층(5)은 높은 성장 속도를 가능하게 하는 적합한 공정을 이용하여 성장하며, 200 ㎛ 이상의 두께가 유리하다(도 6). 출발 기판(1) 및 성장한 반도체 기판(6) 사이의 성장 중에 발생하는 응력은 적절한 공정 제어와 마스크 형상과 함께, 도 7에서 보이는 바와 같이, 아래에 있는 출발 기판으로부터 성장층의 분리에 영향을 미친다.
제3태양에서, SiC로 이루어진 출발 기판(1)이 사용되고, 초기 층의 사전 증착은 생략된다. SiC-웨이퍼(1)는 100 ㎚ 두께의 스퍼터링된 마스크 층(2)(WSiN-층)으로 직접 덮인다(도 2). 이 층(2)은 리소그라피 및 이어지는 에칭 공정에 의해 구조화되어 6각형으로 배치되는 원형 개구(3)(창)가 형성된다(도 3).
이와 같이 구조화된 출발 웨이퍼(1, 2)는 MOVPE에 의해 GaN으로 과잉성장하여 창으로부터 성장하는 섬이 합체된다. 합체가 완료된 후, 50 ㎛ 이상의 두께를 갖는 GaN, AlN 또는 AlGaN으로 이루어진 제2반도체 층(5)은 얻어진 응집성 GaN 층(4)에서 높은 성장 속도를 가능하게 하는 적합한 공정에 의해 성장하며, 200 ㎛ 이상의 두께가 유리하다. 출발 기판(1) 및 제1반도체 층(4)(합체 층)과 두꺼운 제2반도체 층(5)으로 이루어진 성장한 반도체 기판(6) 사이의 성장 중에 발생하는 응력 및 온도 변화에 의해, 특히 성장 온도로부터 냉각에 의해 도입되는 열적 응력은 적절한 공정 제어와 마스크 형상과 함께 아래에 있는 출발 기판(1)으로부터 성장층(6)의 분리에 영향을 미친다.
여기서, 제1반도체 층(4)과 성장한 제2반도체 층(5)은 동일한 재료 또는 다 른 재료로 구성될 수 있다. 반도체 층(4, 5)은 동일한 성장 공정 또는 다른 성장 공정으로 성장할 수 있다. 또한, 반도체 기판(6)은 제1반도체 층(4) 단독으로 구성될 수 있다.
도 8은 제2반도체 층(5)이 제1반도체 층(4)(합체 층)과 동일한 재료로 구성되는 본 발명에 따른 반도체 기판(6)을 도시한다. 여기서, 초기 층(1a)은 생략된다. 여기서, 제2반도체 층은 동일한 성장 공정으로 증착된다. 따라서, 반도체 층(4, 5)은 서로 융합된다.
적어도 하나의 제1반도체 층(4)은 바람직하게는 1 내지 50 ㎛의 두께로 성장한다. 더욱 바람직하게는, 적어도 하나의 제1반도체 층(4)은 바람직하게는 10 내지 30 ㎛의 두께로 성장한다.
제2반도체 층(5)은 바람직하게는 100 ㎛ 이상, 더욱 바람직하게는 200 ㎛ 이상의 두께로 성장한다.
세 가지 태양의 각각에서, 성장한 GaN-, AlN- 및 AlGaN-층은 p-또는 n-도핑 또는 반-절연의 적절한 도판트를 도입함으로써 목표한 방식으로 제조될 수 있다. 성장한 III족-질화물의 n-도핑은 규소와 염화 수소 가스의 반응에 의해, 또는 특히 규소-함유 화합물 디-클로로실란(Cl2SiH2)의 첨가에 의해 간단히 달성될 수 있다.
성장한 III족-질화물의 p-도핑은 마그네슘(Mg)과 염화 수소 가스의 반응에 의해, 또는 계면활성제로서 또는 층에 도입되기 위한 마그네슘-함유 화합물, 예를 들어 비스-사이클로펜타디에닐 마그네슘(Cp2Mg:Mg(C5H5)2)을 기상으로 첨가함에 의해 달성될 수 있다. 유사한 방식으로, 인듐도 계면활성제로 사용될 수 있다.
반-절연 전기 물성을 얻기 위한 성장한 III족-질화물의 도핑은 철(Fe)과 염화 수소 가스의 반응에 의해, 또는 철-함유 화합물, 예를 들어 비스-사이클로펜타디에닐 철(페로센: Cp2Fe:Fe(C5H5)2)을 기상으로 첨가함에 의해 달성될 수 있다. 유사한 방식으로, 인듐도 계면활성제로 사용될 수 있다.
고체 재료와 비교하여, 도판트 가스는 연속적으로 제어될 수 있으므로, 도판트 가스의 사용은 공정을 단순화시킨다.
분리 이후, 상술한 방법에 따라 제조되는 자유-기립형 반도체 기판(6)은 미량의 질화 규화 텅스텐 또는 미량의 규화 텅스텐 또는 미량의 규소와 텅스텐을 포함한다. 바람직하게는, 미량물은 ㎤ 당 또는 단층 또는 그 이상의 1/10 당 1015 원자 이상의 범위에 있다. 이 값은 미량물의 검출 한도에 의존한다. 바람직하게는, 미량물은 200 ㎚ 이하의 영역에 있다.
출발 기판(1) 위에 자유-기립형 반도체 기판(6)의 제조를 위한 본 발명에 따른 마스크 층(2)은 적어도 부분적으로 질화 규화 텅스텐 또는 규화 텅스텐으로 구성된다. 바람직하게는, 마스크 층(2)은 완전히 질화 규화 텅스텐 또는 규화 텅스텐으로 구성된다.
GaN, AlN, AlGaN, InN, InGaN, AlInN 또는 AlInGaN으로 이루어진 얻어진 자유-기립형 반도체 층은 MOVPE 또는 MBE를 이용한, 또는 전자 또는 광전자 장치 제조용 금속성 접촉물 배치에 의한 III족-질화물-층 구조의 성장용 기판(질화물-기 판)으로 또한 사용될 수 있다. 이 단부에는, 표면이 연마될 수 있다. 질화물 기판은 또한 HVPE를 이용한 III족-질화물의 추가 성장용 초기 층으로서 사용될 수 있다.
본 발명은 상술한 태양에 한정되지 않는다. 오히려, 상술한 수단 및 특징의 조합 및 변경에 의해, 본 발명의 범위를 벗어남이 없이, 추가적인 태양 변형을 실현하는 것이 가능하다.
본 발명은 가능한 적은 공정 단계를 필요로 하고, 낮은 비용으로 얻을 수 있으며, 매우 양호한 평면성을 갖는 자유-기립형 기판을 제공한다.

Claims (39)

  1. a) 출발 기판(1)을 제공하는 단계,
    b) 출발 기판(1)에 다수의 개구(3)를 갖는 마스크 층(2)을 형성하는 단계,
    c) 적어도 하나의 반도체 기판(6)을 성장시키는 단계로서, 마스크 층(2)이 적어도 하나의 반도체 재료에 의해 측면으로 과잉성장하는 단계, 및 이후
    d) 출발 기판(1), 마스크 층(2) 및 반도체 기판(6)을 냉각하는 단계를 포함하며,
    마스크 층(2) 형성용 재료가 적어도 부분적으로 질화 규화 텅스텐 또는 규화 텅스텐으로 구성되고, 반도체 기판(6)과 출발 기판(1)의 분리가 성장 중 또는 냉각 중에 발생하며, 반도체 기판(6)이 자유-기립형으로 얻어지고, 반도체 기판(6)이 적어도 질화 화합물 반도체를 함유하는 것을 특징으로 하는 반도체 기판(6)의 제조방법.
  2. 제1항에 있어서, 마스크 층(2) 형성용 재료가 완전히 질화 규화 텅스텐 또는 완전히 규화 텅스텐으로 구성되는 것을 특징으로 하는 방법.
  3. 제1항 또는 제2항에 있어서, 자유-기립형 반도체 기판(6)이 마스크(2)의 개구(3) 내에 반도체 기판(6)의 영역에서 뿐 아니라 출발 기판(1)에서, 냉각 중에 출발 기판(1)과 적어도 하나의 반도체 기판(6)의 다른 열 팽창 계수로 인한, 또는 성 장 중에 성장한 반도체 층의 인장 응력으로 인한 크랙 형성에 의해 형성되는 것을 특징으로 하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, c) 단계에서, 적어도 제1반도체 층(4)이 합체 층으로서 성장하고, 응집성 층이 형성될 때까지 마스크 층(2)이 반도체 재료(4)에 의해 측면으로 과잉성장함으로써, 반도체 기판(6)이 적어도 하나의 제1반도체 층(4)으로 구성되는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, c) 단계에서, 적어도 제2반도체 층(5)이 적어도 하나의 제1반도체 층(4) 위에 성장함으로써, 반도체 기판(6)이 적어도 하나의 제1반도체 층(4) 및 적어도 하나의 제2반도체 층(5)으로 구성되는 것을 특징으로 하는 방법.
  6. 제4항 또는 제5항에 있어서, c) 단계에서 성장하는 적어도 하나의 제1반도체 층(4) 및 적어도 하나의 제2반도체 층(5)이 동일한 재료 또는 다른 재료로 구성되는 것을 특징으로 하는 방법.
  7. 제4항에 있어서, 적어도 하나의 제1반도체 층(4)이 1 내지 50 ㎛의 두께로 성장하는 것을 특징으로 하는 방법.
  8. 제4항에 있어서, 적어도 하나의 제1반도체 층(4)이 10 내지 30 ㎛의 두께로 성장하는 것을 특징으로 하는 방법.
  9. 제5항에 있어서, 적어도 하나의 제2반도체 층(5)이 100 ㎛ 이상의 두께로 성장하는 것을 특징으로 하는 방법.
  10. 제5항에 있어서, 적어도 하나의 제2반도체 층(5)이 300 ㎛ 이상의 두께로 성장하는 것을 특징으로 하는 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, b) 단계 이전에, 하나 또는 그 이상의 개별 층으로 구성되는 적어도 하나의 초기 층(1a)이 출발 기판(1) 위에서 전체 영역에 걸쳐 성장하고, 마스크 층(2)이 적어도 하나의 초기 층(1a)에 형성되는 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 초기 층(1a)이 0.1 내지 10 ㎛의 두께를 갖는 것을 특징으로 하는 방법.
  13. 제1항에 있어서, 마스크 층(2)이 50 내지 200 ㎚의 두께를 갖는 것을 특징으로 하는 방법.
  14. 제4항 내지 제6항 중 어느 한 항에 있어서, 적어도 하나의 제1반도체 층(4) 이 1 내지 50 ㎛의 두께로 성장하는 것을 특징으로 하는 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 적어도 하나의 제2반도체 층(5) 및/또는 적어도 하나의 초기 층(1a)이 적어도 질화 화합물 반도체를 함유하는 것을 특징으로 하는 방법.
  16. 제14항 또는 제15항에 있어서, 적어도 하나의 제1반도체 층(4) 및/또는 적어도 하나의 제2반도체 층(5) 및/또는 적어도 하나의 초기 층에 함유되는 적어도 하나의 질화 화합물 반도체가 제3 및/또는 제5 주족 원소의 질화 화합물인 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 적어도 하나의 질화 화합물이 GaN, AlN, AlGaN, InN, InGaN, AlInN 또는 AlInGaN인 것을 특징으로 하는 방법.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 출발 기판(1)이 탄화 규소, 사파이어, 규소 또는 비화 갈륨을 함유하는 것을 특징으로 하는 방법.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서, b) 단계에서, 연속적인 마스크 층(2)이 먼저 증착되고, 이후 복수의 개구(3)가 마스크 층(2)에 도입되는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 개구(3)가 리소그라피 및 에칭 공정에 의해, 또는 리프트-오프 공정에 의해 마스크 층(2)에 도입되는 것을 특징으로 하는 방법.
  21. 제1항 내지 제20항 중 어느 한 항에 있어서, 적어도 하나의 제1반도체 층(4)이 수소화물 기상 에피택시에 의해 성장하는 것을 특징으로 하는 방법.
  22. 제1항 내지 제21항 중 어느 한 항에 있어서, 적어도 하나의 제1반도체 층(4)이 측면 에피택시얼 과잉성장(ELOG)에 의해 초기 층(1a)을 과잉성장시킴으로써 증착되는 것을 특징으로 하는 방법.
  23. 제1항 내지 제22항 중 어느 한 항에 있어서, 단계 c)에서, 적어도 하나의 제2반도체 층(5)이 적어도 하나의 제1반도체 층(4)의 전체 영역에서 성장하는 것을 특징으로 하는 방법.
  24. 제1항 내지 제23항 중 어느 한 항에 있어서, 적어도 하나의 제1반도체 층(4)이 금속 유기 기상 에피택시(MOVPE)에 의해 성장하는 것을 특징으로 하는 방법.
  25. 제1항 내지 제24항 중 어느 한 항에 있어서, 적어도 하나의 제1반도체 층이 성장함으로써, 개구(3)로부터 성장하는 섬이 합체되고, 응집성 표면이 형성되는 것 을 특징으로 하는 방법.
  26. 제1항 내지 제25항 중 어느 한 항에 있어서, 적어도 하나의 제2반도체 층(5)이 적어도 30 ㎛/h의 성장 속도로 성장하는 것을 특징으로 하는 방법.
  27. 제1항 내지 제26항 중 어느 한 항에 있어서, n-형 도핑이 적어도 하나의 제2반도체 층(5) 및/또는 적어도 하나의 초기 층(1a) 및/또는 적어도 하나의 제1반도체 층(4)에서 디-클로로실란(Cl2SiH2)에 의해 수행되는 것을 특징으로 하는 방법.
  28. 제1항 내지 제27항 중 어느 한 항에 있어서, 적어도 하나의 제2반도체 층(5) 및/또는 적어도 하나의 초기 층(1a) 및/또는 적어도 하나의 제1반도체 층(4)의 성장 중에, Mg(C5H5)2가 계면활성제로서 또는 층으로의 도입을 위해, p-도핑용으로 첨가되는 것을 특징으로 하는 방법.
  29. 제1항 내지 제28항 중 어느 한 항에 있어서, 반-절연 도핑이 적어도 하나의 제2반도체 층(5) 및/또는 적어도 하나의 초기 층(1a) 및/또는 적어도 하나의 제1반도체 층(4)에서 철 또는 Fe(C5H5)2에 의해 수행되는 것을 특징으로 하는 방법.
  30. 제1항 내지 제29항 중 어느 한 항에 있어서, 제2반도체 층(5) 및/또는 초기 층(1a) 및/또는 적어도 하나의 제1반도체 층(4)의 성장 중에, 인듐이 계면활성제로서 또는 층으로의 도입을 위해 첨가되는 것을 특징으로 하는 방법.
  31. 제1항 내지 제30항 중 어느 한 항에 있어서, 적어도 하나의 금속성 접촉물이 전자 또는 광-전자 장치를 제조하기 위해 반도체 기판(6) 위에서 배치되는 것을 특징으로 하는 방법.
  32. 제1항 내지 제31항 중 어느 한 항에 있어서, 적어도 하나의 제1반도체 층(4)에, 이후 적어도 하나의 추가 GaN-, AlN-, AlGaN-, InN-, InGaN-, AlInN- 또는 AlInGaN-층이 더 두꺼운 GaN-, AlN-, AlGaN-, InN-, InGaN-, AlInN- 또는 AlInGaN-층, 또는 GaN-, AlN-, AlGaN-, InN-, InGaN-, AlInN- 또는 AlInGaN-단결정의 제조를 위해 증착되는 것을 특징으로 하는 방법.
  33. 제1항 내지 제32항 중 어느 한 항에 있어서, 반도체 기판(6)에, 이후 적어도 하나의 추가 GaN-, AlN-, AlGaN-, InN-, InGaN-, AlInN- 또는 AlInGaN-층이 더 두꺼운 GaN-, AlN-, AlGaN-, InN-, InGaN-, AlInN- 또는 AlInGaN-층, 또는 GaN-, AlN-, AlGaN-, InN-, InGaN-, AlInN- 또는 AlInGaN-단결정의 제조를 위해 증착되는 것을 특징으로 하는 방법.
  34. 제32항 또는 제33항에 있어서, GaN-, AlN-, AlGaN-, InN-, InGaN-, AlInN- 또는 AlInGaN-층, 또는 GaN-, AlN-, AlGaN-, InN-, InGaN-, AlInN- 또는 AlInGaN-단결정이 이후 톱질에 의해 개별화되는 것을 특징으로 하는 방법.
  35. 제34항에 있어서, 톱질이 와이어 톱에 의해 달성되는 것을 특징으로 하는 방법.
  36. 반도체 기판(6)이 적어도 하나의 질화 화합물 반도체를 함유하고, 반도체 기판(6)이 미량의 질화 규화 텅스텐 또는 미량의 규화 텅스텐, 및/또는 미량의 텅스텐과 규소를 포함하는 것을 특징으로 하는 전자 또는 광-전자 장치의 제조용 자유-기립형 반도체 기판(6).
  37. 제36항에 있어서, 미량의 질화 규화 텅스텐 또는 규화 텅스텐, 및/또는 규소와 텅스텐 각각이 적어도 ㎤ 당 1015 원자의 농도에 해당하는 것을 특징으로 하는 자유-기립형 반도체 기판(6).
  38. 출발 기판(1)에 증착되는 마스크 층이 적어도 부분적으로 질화 규화 텅스텐으로 구성되는 것을 특징으로 하는 출발 기판(1)에 자유-기립형 반도체 기판(6)의 제조용 마스크 층.
  39. 제38항에 있어서, 마스크 층(2)이 완전히 질화 규화 텅스텐으로 구성되는 것을 특징으로 하는 마스크 층.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101112118B1 (ko) * 2010-09-24 2012-02-22 한국광기술원 자립형 ｉｉｉ족 질화물 기판의 제조방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100025727A1 (en) * 2008-08-04 2010-02-04 Benjamin Allen Haskell Enhanced spontaneous separation method for production of free-standing nitride thin films, substrates, and heterostructures
US20120094434A1 (en) * 2008-08-04 2012-04-19 Benjamin Allen Haskell Enhanced spontaneous separation method for production of free-standing nitride thin films, substrates, and heterostructures
JP5095653B2 (ja) * 2009-03-23 2012-12-12 日本電信電話株式会社 窒化物半導体構造
JP2012054364A (ja) 2010-08-31 2012-03-15 Nobuyuki Akiyama シリコン薄膜の製造方法、シリコン薄膜太陽電池の製造方法、シリコン薄膜、シリコン薄膜太陽電池
KR101852519B1 (ko) * 2010-10-29 2018-04-26 가부시키가이샤 도쿠야마 광학 소자의 제조 방법
US9024310B2 (en) * 2011-01-12 2015-05-05 Tsinghua University Epitaxial structure
JP5754191B2 (ja) * 2011-03-18 2015-07-29 株式会社リコー １３族窒化物結晶の製造方法および１３族窒化物結晶基板の製造方法
JP5451796B2 (ja) * 2012-03-06 2014-03-26 日本電信電話株式会社 窒化物半導体構造
PL2815421T3 (pl) 2012-03-21 2018-06-29 Freiberger Compound Materials Gmbh SPOSÓB WYTWARZANIA MATRYC lll-N I ICH DALSZEJ OBÓRKI I MATRYCA lll-N
CN103367122B (zh) * 2012-03-28 2016-03-30 清华大学 外延结构体的制备方法
CN103367121B (zh) * 2012-03-28 2016-04-13 清华大学 外延结构体的制备方法
US9245747B2 (en) * 2014-05-01 2016-01-26 International Business Machines Corporation Engineered base substrates for releasing III-V epitaxy through spalling
CN107078157A (zh) * 2014-08-13 2017-08-18 英特尔公司 自对准栅极后制iii‑n晶体管
JP6799007B2 (ja) * 2015-05-21 2020-12-09 エーファウ・グループ・エー・タルナー・ゲーエムベーハー シード層上に成長層を施す方法
CN107093665B (zh) * 2017-05-15 2019-07-09 中国电子科技集团公司第二十六研究所 一种压电薄膜换能器用WSiAlN薄膜及其制备方法
CN111218643A (zh) * 2020-01-19 2020-06-02 镓特半导体科技（上海）有限公司 自支撑氮化镓层及其制作方法
CN112820632B (zh) * 2021-01-14 2024-01-09 镓特半导体科技（上海）有限公司 半导体结构、自支撑氮化镓层及其制备方法
CN112820634B (zh) * 2021-01-14 2024-01-16 镓特半导体科技（上海）有限公司 半导体结构、自支撑氮化镓层及其制备方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2002A (en) * 1841-03-12 Tor and planter for plowing
JPS5664475A (en) * 1979-08-23 1981-06-01 Unisearch Ltd Solar battery with branching diode
US4868633A (en) * 1986-10-22 1989-09-19 Texas Instruments Incorporated Selective epitaxy devices and method
US5675856A (en) * 1996-06-14 1997-10-14 Solid State Equipment Corp. Wafer scrubbing device
DE19640594B4 (de) 1996-10-01 2016-08-04 Osram Gmbh Bauelement
JP2002510275A (ja) 1997-07-03 2002-04-02 シービーエル テクノロジーズ エピタキシャル層中の欠陥の除去
FR2769924B1 (fr) 1997-10-20 2000-03-10 Centre Nat Rech Scient Procede de realisation d'une couche epitaxiale de nitrure de gallium, couche epitaxiale de nitrure de gallium et composant optoelectronique muni d'une telle couche
TW417315B (en) 1998-06-18 2001-01-01 Sumitomo Electric Industries GaN single crystal substrate and its manufacture method of the same
US6844574B1 (en) 1999-03-12 2005-01-18 Sumitomo Chemical Company, Limited III-V compound semiconductor
JP2001135575A (ja) 1999-03-12 2001-05-18 Sumitomo Chem Co Ltd ３−５族化合物半導体
US6365511B1 (en) * 1999-06-03 2002-04-02 Agere Systems Guardian Corp. Tungsten silicide nitride as a barrier for high temperature anneals to improve hot carrier reliability
EP1104031B1 (en) 1999-11-15 2012-04-11 Panasonic Corporation Nitride semiconductor laser diode and method of fabricating the same
JP3846150B2 (ja) * 2000-03-27 2006-11-15 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子および電極形成方法
US6690042B2 (en) * 2000-09-27 2004-02-10 Sensor Electronic Technology, Inc. Metal oxide semiconductor heterostructure field effect transistor
JP3668131B2 (ja) 2000-12-28 2005-07-06 三洋電機株式会社 窒化物系半導体素子および窒化物系半導体の形成方法
JP4932121B2 (ja) * 2002-03-26 2012-05-16 日本電気株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板の製造方法
CN1209793C (zh) * 2002-10-16 2005-07-06 中国科学院半导体研究所 氮化镓及其化合物半导体的横向外延生长方法
JP4422473B2 (ja) 2003-01-20 2010-02-24 パナソニック株式会社 Ｉｉｉ族窒化物基板の製造方法
US7524691B2 (en) 2003-01-20 2009-04-28 Panasonic Corporation Method of manufacturing group III nitride substrate
JP4588340B2 (ja) * 2003-03-20 2010-12-01 パナソニック株式会社 Ｉｉｉ族窒化物基板の製造方法
US7176115B2 (en) * 2003-03-20 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method of manufacturing Group III nitride substrate and semiconductor device
WO2005060007A1 (en) * 2003-08-05 2005-06-30 Nitronex Corporation Gallium nitride material transistors and methods associated with the same
JP2005136200A (ja) 2003-10-30 2005-05-26 Univ Nagoya 窒化物半導体結晶層の作製方法、窒化物半導体結晶層、及び窒化物半導体結晶層作製用の基材

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101112118B1 (ko) * 2010-09-24 2012-02-22 한국광기술원 자립형 ｉｉｉ족 질화물 기판의 제조방법

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