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KR20080026723A - 멀티포트 메모리 장치 - Google Patents

멀티포트 메모리 장치 Download PDF

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KR20080026723A
KR20080026723A KR1020060091626A KR20060091626A KR20080026723A KR 20080026723 A KR20080026723 A KR 20080026723A KR 1020060091626 A KR1020060091626 A KR 1020060091626A KR 20060091626 A KR20060091626 A KR 20060091626A KR 20080026723 A KR20080026723 A KR 20080026723A
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output signal
circuit
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도창호
정진일
임재혁
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 반도체 메모리 장치의 선택된 포트에 병렬로 리드데이터를 전송하는 멀티포트 메모리 장치에 관한 것이다. 이를 위해 본 발명은, 복수의 포트, 복수의 뱅크, 복수의 뱅크제어부를 구비하고, 모든 뱅크제어부가 모든 포트를 공유하며 데이터프레임을 통해 데이터를 전송하는 멀티포트 메모리 장치의 뱅크제어부에 있어서, 리드커맨드에 응답하여 4클럭동안 토글링하는 리드클럭을 생성하는 리드클럭 생성부 및 상기 리드클럭에 응답하여 상기 포트에 리드데이터를 전달하는 데이터전달부를 포함하는 멀티포트 메모리 장치가 제공된다.
멀티포트 메모리 장치, 뱅크제어부, 뱅크, 포트, 리드클럭

Description

멀티포트 메모리 장치{MULTI PORT MEMORY DEVICE}
도 1은 일반적인 단일포트 메모리장치를 나타낸 구성도.
도 2는 대한민국 특허출원 제2006-0032948호에 따른 멀티 포트 메모리 장치의 구조를 설명하기 위하여 도시한 개념도.
도 3은 멀티포트 메모리 장치의 데이터 프레임을 나타낸 도면.
도 4는 본 발명의 일실시예에 따른 멀티포트 메모리 장치의 리드동작에 대한 개념을 설명하기 위한 도면.
도 5는 도 2의 멀티포트 메모리 장치의 리드동작을 위한 리드회로를 나타낸 구성도.
도 6은 도 5의 RX수신부를 나타낸 회로도.
도 7은 도 5의 커맨드디코더의 리드커맨드 생성회로를 나타낸 회로도.
도 8은 도 5의 컬럼어드레스 생성회로를 나타낸 회로도.
도 9는 도 5의 리드데이터 출력플래그신호 생성부를 나타낸 회로도.
도 10은 도 5의 BAYP생성회로를 나타낸 회로도.
도 11은 도 5의 파이프래치 입력제어회로를 나타낸 회로도.
도 12는 도 5의 초등제어신호 생성회로를 나타낸 회로도.
도 13은 도 5의 파이프래치 출력제어회로를 나타낸 회로도.
도 14는 도 5의 리드클럭 생성회로를 나타낸 회로도.
도 15는 도 5의 포트선택신호 생성회로를 나타낸 회로도.
도 16은 도 5의 포트전달회로를 나타낸 회로도.
도 17은 도 5의 임시저장회로를 나타낸 회로도.
도 18은 도 5의 파이프래치부를 나타낸 회로도.
도 19는 도 5와 같은 리드회로의 타이밍다이어그램.
* 도면의 주요부분에 대한 부호의 설명 *
501 : RX수신부 502 : 커맨드디코더
503 : 컬럼어드레스신호 생성부 504 : 리드데이터 출력플래그신호 생성부
505 : I/O감지증폭기/파이프래치 콘트롤신호 생성부
506 : 리드데이터 출력제어부 507 : I/O감지증폭기
508 : 파이프래치부 509 : 리드데이터 출력부
510 : BAYP생성회로 511 : I/O감지증폭기 제어회로
512 : 파이프래치 입력제어회로 513 : 초등제어신호 생성회로
514 : 파이프래치 출력제어회로 515 : 리드출력 생성회로
516 : 포트선택신호 생성회로 517 : 임시저장회로
518 : 포트전달회로
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 멀티포트 메모리 장치의 리드회로에 관한 것이다.
현재 디램(DRAM)은 기존의 데스크탑(desktop) 컴퓨터, 노트북(note-book) 컴퓨터 및 서버(server)와 같은 전통적인 사용영역뿐만 아니라, HDTV와 같은 영상/음향 기기에도 사용되어 그 사용범위가 확대되고 있는 실정이다. 따라서, 기존 메모리 장치의 입/출력 방식(단일포트에 다수의 입/출력 핀을 가진 데이터 교환 방식. 즉, 병렬 입/출력 인터페이스 방식)에서 벗어나 다른 입/출력 방식이 적용될 것을 요구 받고 있다.
도 1은 일반적인 단일포트 메모리장치를 나타낸 구성도이다. 본 도 1에서는 설명의 편의를 위해 일반적인 8뱅크 구조를 갖는 x16 512M 디램(DRAM)을 예로 도시하였다.
도 1을 참조하면, 일반적으로 x16 512M 디램 단일포트 메모리 장치는 n×m개의 메모리 셀(memory sell)이 매트릭스 형태로 배치된 제1 내지 제4 뱅크(BANK0~BANK3), 제1 내지 제8 뱅크(BANK0~BANK7)와 단일 통신을 수행하는 포트(PORT), 포트(PORT)와 핀, 포트(PORT)와 제1 내지 제8 뱅크(BANK0~BANK7)간의 신호 전달을 위한 복수의 통신라인(GIO)를 구비한다. 여기서 통신라인(GIO)은 디램에서 보편적으로 명명되는 글로벌 입/출력 라인(global I/O line)을 의미하며, 제어 버스, 15라인의 주소버스 및 16라인의 정보버스로 이루어진다.
이와같은 단일포트 메모리 장치에서 가장 큰 문제점은 단일포트를 사용하기 때문에 다양한 멀티미디어 기능을 구현할 수 없다는데 있다. 단일포트 메모리 장치에서 멀티미디어 기능을 구현하기 위해서는 여러 개의 메모리 장치, 예를들어 디램 장치를 독립적으로 구성하여 각각의 디램 장치가 서로 다른 기능을 담당하도록 제공하여야만 한다. 하지만, 디램 장치를 독립적으로 구성하는 경우 메모리 접근양이 많은 장치와 적은 장치 간의 적절한 메모리양의 할당이 어려워 전체 메모리 소자의 밀도 대비 이용효율이 떨어지는 문제점이 있다.
이에, 본 발명의 출원인은 2005년 9월 29일자로 특허출원된 특허출원 제2005-90936호를 선출원으로 하여 2006년 4월 11일자로 우선권 주장출원된 특허출원 제2006-0032948호에 개시된 바와 같이 직렬 입/출력 인터페이스를 가진 멀티포트 메모리 소자의 구조를 제안한 바 있다.
도 2는 대한민국 특허출원 제2006-0032948호에 따른 멀티 포트 메모리 장치의 구조를 설명하기 위하여 도시한 개념도이다.
여기서, 멀티포트 메모리 장치는 설명의 편의를 위해 4개의 포트(PORT0~PORT3)와 8개의 뱅크(BANK0~BANK7)를 구비하고, 16비트 데이터 프레임(16bit data frame)을 갖으며, 64비트 프리패치(64bit prefetch) 동작을 수행하는 것으로 가정한다.
도 2를 참조하면, 멀티포트 메모리 장치는 각기 다른 외부 장치와 독립적으로 직렬 정보통신을 수행하기 위한 제1 내지 제4 포트(PORT0~PORT3), 제1 내지 제4 포트(PORT0~PORT3)를 경계로 상부와 하부에 행 방향으로 배치된 제1 내지 제8 뱅크(상부:BANK0~BANK3, 하부:BANK4~BANK7), 제1 내지 제4 포트(PORT0~PORT3)와 제1 내지 제4 뱅크(BANK0~BANK3) 사이에 행방향으로 위치하여 병렬 정보 전송을 수행하기 위한 제1 글로벌 입/출력 라인(GIO_out), 제1 내지 제4 포트(PORT0~PORT3)와 제5 내지 제8 뱅크(BANK4~BANK7) 사이에 행방향으로 위치하여 병렬 정보 전송을 수행하기 위한 제2 글로벌 입/출력 라인(GIO_in), 제1 및 제2 글로벌 입/출력 라인(GIO_out, GIO_in)과 제1 내지 제8 뱅크(BANK0~BANK7)간에 신호 전송을 제어가히 위한 제1 내지 제8 뱅크제어부(BCL0~BCL7), 제2 포트(PORT1)와 제3 포트(PORT2) 사이에 위치하여 제1 내지 제4 포트(PORT0~PORT3)에 인가되는 내부 커맨드 및 데이터의 입/출력을 클럭킹(clocking)하는 PLL부(101)를 구비한다.
멀티포트 메모리 장치는 다수의 포트(PORT0~PORT3)를 가지는 장치로, 각각의 포트(PORT0~PORT3)에서 독립적인 동작을 수행할 수 있기 때문에 대용량의 데이터들이 고속으로 처리되어야 하는 디지털 기기의 메모리로 사용 가능하다.
그리고, 포트(PORT0~PORT3)로부터 인가되는 병렬화데이터를 통해 어드레스와 내부커맨드를 생성한다. 그리고, 어드레스/내부커맨드와 데이터를 구분해야 하는데 이는 보통 미리 약속된 프로토콜(데이터 프레임)에 의해서 수행하게 된다.
도 3은 멀티포트 메모리 장치의 데이터 프레임을 나타낸 도면이다.
도 3에서 (a)는 기본 프레임이고, (b)는 라이트커맨드 프레임이고, (c)는 라이트데이터 프레임이고, (d)는 리드커맨드 프레임이고, (e)는 리드데이터 프레임이며, (f)는 커맨드 프레임이다.
우선, (b)를 참조하면, 19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD)비트이고, 16~14번째 비트는 각각 액티브커맨드(ACT), 라이트커맨드(WT) 및 프리차지커맨드(PCG)이다. 여기서, 정상적인 라이트커맨드를 인가하기 위해서는 라이트커맨드 프레임은 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '1', 14번째 비트가 '0'이 되어야 하고, 프리차지커맨드와 라이트커맨드를 인가하기 위해서는 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '1', 14번째 비트가 '1'이 되어야 한다. 이어서, 13~10번째 비트는 라이트데이터 프레임의 상위바이트(UPPER BYTE)의 전달을 제어하는 상위바이트마스크(UDM, upper byte write data mask)이고, 9~6번째 비트는 라이트되는 뱅크정보(BANK)이고, 5~0번째 비트는 컬럼어드레스(COLUMN ADDRESS)를 나타낸다.
다음으로, (c)를 참조하면, 19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD)비트이고, 16번째 비트는 라이트데이터의 하위바이트(LOWER BYTE)의 전달을 제어하는 하위바이트마스크신호(LDM, lower byte write data mask)이고, 15~8번째 비트는 라이트데이터의 상위바이트(UPPER BYTE)이고, 7~0번째 비트는 라이트데이터의 하위바이트(LOWER BYTE)를 나타낸다. 여기서, 정상적인 라이트데이터의 인가는 17번째 비트인 커맨드(CMD)비트가 '0'이 되어야 한다.
다음으로, (d)를 참조하면, 19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD) 비트이고, 16~13번째 비트는 액티브커맨드(ACT), 라이트커맨드(WT), 프리차지커맨드(PCG) 및 리드커맨드(RD)비트이다.
여기서, 정상적인 리드커맨드를 인가하기 위해서는 리드커맨드 프레임은 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '0', 14번째 비트가 '0', 13번째 비트가 ‘1’이 되어야 하고, 프리차지 동작을 수바하는 라이트동작은 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '0', 14번째 비트가 '1', 13번째 비트가 ‘1’이 되어야 한다.
이어서, 12번째 비트는 커맨드확장{ESC(escape)}비트이다. 예를 들어 커맨드(CMD)비트가 '1', 프리차지커맨드(PCG)비트가 '1', 리드커맨드(RD)비트가 '1'이고, 모든뱅크 프리차지 동작(PRECHARGE ALL)이면 모든뱅크 프리차지 동작의 명령이 들어가게 하는 역할한다. 즉, 명령을 나타내는 비트중 모든뱅크 프리차지 동작을 나타내는 비트가 없으므로 커맨드확장(ESC)비트와 기존 커맨드 비트를 이용하여 모든뱅크 프리차지 동작(PRECHARGE ALL)과 오토 리프레쉬(AUTO REFRESH)등의 동작을 수행하게 한다.
11번째 비트는 뱅크활성화{ABANK(activate bank)}비트로 리드커맨드(RD)비트 셋(set)구간 동안 셋되는 비트이고, 10번째 비트는 RFU비트로 '0' 또는 메모리에서 무시될때 셋되는 비트이고, 9~6번째 비트는 라이트되는 뱅크정보(BANK)이고, 5~0번째 비트는 컬럼어드레스(COLUMN ADDRESS)를 나타낸다.
다음으로, (e)를 참조하면, 19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD) 비트이고, 16번째 비트는 RFU비트고, 15~8번째 비트는 리드데이터의 상위바이트(UPPER BYTE)이고, 7~0번째 비트는 리드데이터의 하위바이트(LOWER BYTE)를 나타낸다. 여기서, 정상적인 리드데이터의 인가는 17번째 비트인 커맨드(CMD)비트가 '0'이 되어야 한다.
이와 같은 프로토콜(데이터프레임)을 이용하는 멀티포트 메모리 장치는 일반적인 디램(DRAM)과는 리드동작에 있어서 차이가 있다. 이는 단일포트 메모리 장치 도 마찬가지인데, 다수의 포트(PORT0~PORT3)에서 인가되는 병렬화데이터가 모든 뱅크제어부(BCL0~BCL7)에 인가되기 때문에 이와 관련된 멀티포트 메모리 장치의 리드동작을 정의할 장치가 요구되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 선택된 포트에 병렬로 리드데이터를 전송하는 멀티포트 메모리 장치를 제공하는 것을 제1 목적으로 한다.
리드커맨드에 응답하여 4클럭동안 토글링하는 리드클럭을 생성하고, 이에 응답하여 포트에 리드데이터를 전달하는 멀티포트 메모리 장치를 제공하는 것을 제2 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 복수의 포 트, 복수의 뱅크, 복수의 뱅크제어부를 구비하고, 모든 뱅크제어부가 모든 포트를 공유하며 데이터프레임을 통해 데이터를 전송하는 멀티포트 메모리 장치에 있어서, 리드커맨드에 응답하여 4클럭동안 토글링하는 리드클럭을 생성하는 리드클럭 생성부 및 상기 리드클럭에 응답하여 상기 포트에 리드데이터를 전달하는 데이터전달부를 포함하는 멀티포트 메모리 장치가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 멀티포트 메모리 장치의 리드동작에 대한 개념을 설명하기 위한 도면이다.
도 4를 참조하면, 리드커맨드(CASPRD)가 인가된 후, 클럭(CLK)에 응답하여 16비트 단위의 리드데이터(TXD_Pi<0:15>, read data)가 4클럭에 걸쳐서 뱅크(BANK0~BANK7)에서 포트(PORT0~PORT3)로 인가된다. 그리고, 리드커맨드(CASPRD)가 활성화된 이후에 내부설정에 따라 리드데이터(TXD_Pi<0:15>)가 출력되는 클럭(CLK)의 클럭 레이턴시(cl)에 맞추어 전달될 수 있다.
도 5는 본 발명의 일실시예에 따른 멀티포트 메모리 장치의 리드동작을 위한 리드회로를 나타낸 블록도이다.
도 5를 참조하면, 뱅크(BANK0~BANK7)에 접근(access)하는 포트정보를 받아 각 포트에서 인가되는 18비트 단위의 병렬화 데이터를 인가받는 RX수신부(501), RX수신부(501)를 통해 생성된 데이터프레임을 디코딩하여 내부커맨드를 생성하는 커 맨드디코더(502), 리드커맨드프레임에서 리드어드레스인 컬럼어드레스(COLUMN ADDRESS)비트에 응답하여 컬럼어드레스신호를 생성하는 컬럼어드레스신호 생성부(503), 리드데이터 출력플래그신호(YBST_OE)를 생성하는 리드데이터 출력플래그신호 생성부(504), 메모리 셀(memory cell)로부터 리드(read)한 리드데이터를 제1 글로벌입/출력라인(GIO_out)에 전달하는 I/O감지증폭기(507)와 리드데이터를 임시저장하는 파이프래치부(508)의 콘트롤신호를 생성하는 I/O감지증폭기/파이프래치 콘트롤신호생성부(505), 파이프래치부(508)에 저장된 64비트의 리드데이터를 16비트씩 분할하여 순차적으로 포트(PORT0~PORT3)에 전달하기 위한 콘트롤신호를 생성하는 리드데이터출력제어부(506), 리드데이터출력제어부(506)의 출력신호에 따라 포트(PORT0~PORT3)를 선택하여 리드데이터를 전달하는 리드데이터출력부(509)를 구비한다.
여기서, I/O감지증폭기/파이프래치 콘트롤신호생성부(505), 리드데이터출력제어부(506) 및 리드데이터출력부(509)는 다수의 블록으로 이루어지는데, 이를 각 구성요소별로 설명하면 하기와 같다.
우선, I/O감지증폭기/파이프래치 콘트롤신호생성부(505)는 리드커맨드(CASPRD)에 대응(이때의 대응은 리드커맨드에 대해 일정 지연시간 정보를 갖은 상태에서 대응됨을 의미함)하는 BAYP신호를 생성하는 BAYP생성회로(510), BAYP신호에 응답하여 I/O감지증폭기 콘트롤신호(IOSTBP)와 STBPIN신호를 생성하는 I/O감지증폭기제어회로(511), STBPIN신호에 응답하여 리드커맨드(CASPRD)가 발생할 때마다 생성되어 파이프래치 입력콘트롤신호(PINb)를 생성하는 파이프래치 입력제어회 로(512)를 구비한다.
다음으로, 리드데이터출력제어부(506)는 파이프래치부(508)의 출력을 콘트롤하는 파이프래치 출력콘트롤신호(POUTb<0:7>)의 소스(sorce)신호인 POUTENb<0:3>신호와 리드데이터출력부(509)의 제1 콘트롤신호인 리드클럭(LCLK)의 소스신호인 LCLKENb<0:3>)신호와 리드데이터출력부(509)의 제2 콘트롤신호로 포트선택신호(DRVENPb<0:3>)의 소스신호인 DOUTEN_P<0:3>신호를 생성하는 초등제어신호 생성회로(513), 초등제어신호 생성회로(513)의 출력신호인 POUTENb<0:3>신호에 응답하여 파이프래치 출력콘트롤신호(POUTb<0:7>)를 생성하는 파이프래치 출력제어회로(514), 초등제어신호 생성회로(513)의 출력신호인 LCLKENb<0:3>신호에 응답하여 리드클럭(LCLK)를 생성하는 리드클럭생성회로(515), 초등제어신호 생성회로(513)의 출력신호인 DOUTEN_P<0:3>신호에 응답하여 포트선택신호(DRVENPb<0:3>)를 생성하는 포트선택신호 생성회로(516)를 구비한다.
다음으로, 리드데이터출력부(509)는 리드클럭생성회로(515)의 출력신호인 리드클럭(LCLK)을 콘트롤신호로 파이프래치부(508)에서 전달되는 리드데이터를 저장하는 임시저장회로(517), 포트선택신호(DRVENPb<0:3>)를 콘트롤신호로 임시저장회로(517)에서 전달되는 리드데이터를 포트(PORT0~PORT3)로 전달하는 포트전달회로(518)를 구비한다.
도 6은 도 5의 RX수신부(501)를 나타낸 회로도이다.
RX수신부(501)는 병렬화데이터(P0_RX<0:17>, P1_RX<0:17>, P2_RX<0:17>, P3_RX<0:17>)중 하나를 선택하여 클럭(CLK)에 클럭킹하기 위한 회로로써, 이를 설 명하기 위한 도면인 도 6을 참조하면, RX수신부(501)는 각 포트(PORT0~PORT3)에서 인가되는 18비트의 병렬화데이터(P0_RX<0:17>, P1_RX<0:17>, P2_RX<0:17>, P3_RX<0:17>)를 입력으로 하고 어떤 포트(PORT0~PORT3)에서 전달되는 데이터를 수신할 것인가를 나타내는 포트선택신호(BKEN_P<0:3>)를 콘트롤신호로 하는 먹스부(601, MUX_4×1), 먹스부(601)의 출력신호를 입력으로 하고 클럭(CLK)을 콘트롤신호로 하는 플립플롭회로(603, DFF)로 구현할 수 있다.
여기서, 먹스부(601)는 인가되는 각 포트(PORT0~PORT3)의 18비트의 병렬화데이터(P0_RX<0:17>, P1_RX<0:17>, P2_RX<0:17>, P3_RX<0:17>)에 대응되도록 구비되어야 하고, 플립플롭회로(603)도 마찬가지로 구비되어야 한다.
예를 들어, 첫번째 비트의 데이터(P0_RX<0>, P1_RX<0>, P2_RX<0>, P3_RX<0>)를 인가받으려면, 포트선택신호(BKEN_P<0:3>)를 콘트롤신호로 하는 제1 먹스(MUX0_4×1), 제1 먹스(MUX0_4×1)의 출력신호를 입력으로 하고 클럭(CLK)을 콘트롤신호로 하는 제1 플립플롭회로(DFF0)이 구비되어야 한다.
포트선택신호(BKEN_P<0>)가 논리레벨 하이이면 제1 포트(PORT0)에서 인가되는 병렬화데이터(PO_RX<0:17>)를 먹스부(601)를 통해서 받는다. 이렇게, 먹스부(601)를 거친 병렬화데이터(PO_RX<0:17>)는 플립플롭회로(603)에 의해 클럭(CLK)에 동기된다.
그리고, RX수신부(503)의 출력인 8비트의 B_RXT<10:17>과 17비트의 B_RXD<0:16>은 라이트커맨드 프레임도 라이트데이터 프레임도 될수 있다. 즉, RX수신부(503)는 18비트의 B_RXT<0:17>과 18비트의 B_RXT<0:17>를 출력하여 데이터프레 임에 맞게 배열하는 것이다.
또한, 도면부호 (605)는 플립플롭회로(603)를 세부적으로 나타낸 것으로써, 보는 바와 같이 B_RXT<0>이 B_RXD<0>보다 빠른 신호임을 알 수 있다.
그리고, 플립플롭회로(603)는 먹스부(601)의 출력신호(A<0:17>)를 반전시키는 제1 인버터(INV1), 클럭(CLK)에 응답하여 제1 인버터(INV1)의 출력신호를 전달하는 제1 트랜스미션 게이트(TG1), 제1 트랜스미션 게이트(TG1)의 출력신호를 래치하여 라이트커맨드 프레임(B_RXT<0:17>)으로 출력하는 래치회로(607), 래치회로(607)의 출력신호를 반전시키는 제2 인버터(INV2), 클럭(CLK)에 응답하여 제2 인버터(INV2)의 출력신호를 전달하는 제2 트랜스미션 게이트(TG2), 제2 트랜스미션 게이트(TG2)의 출력신호를 래치하여 라이트데이터 프레임(B_RXD<0:17>)으로 출력하는 래치회로(609)로 구현할 수 있다.
여기서, 래치회로(607)와 래치회로(609)는 짝수개의 인버터로 구현할 수 있다.
이렇게 RX수신부(501)에서 생성된 데이터프레임은 커맨드디코더(502)에 인가되어 내부커맨드를 생성하게 된다.
도 7은 도 5의 커맨드디코더(502)의 리드커맨드 생성회로를 나타낸 회로도이다.
도 7을 참조하면, 커맨드디코더(502)의 리드커맨드 생성회로는 RX수신부(501)에서의 출력중 B_RXT<17:12>를 입력으로 하여 리드커맨드 프레임이 '100×10'일때 리드커맨드(CASPRD)를 생성한다.
이를 위해 커맨드디코더(502)의 리드커맨드 생성회로는 B_RXT<16>인 액티브(ACT)비트를 반전시키는 제3 인버터(INV3), B_RXT<17>인 커맨드(CMD)비트와 제3 인버터(INV3)의 출력신호를 입력으로 하는 제1 낸드게이트(NAND1), B_RXT<15>인 라이트(WR)비트를 반전시키는 제4 인버터(INV4), B_RXT<12>인 ESC비트를 반전시키는 제5 인버터(INV5), B_RXT<13>인 리드(RD)비트와 제4 인버터(INV4)의 출력신호와 제5 인버터(INV5)의 출력신호를 입력으로 하는 제2 낸드게이트(NAND2), 제1 낸드게이트(NAND1)와 제2 낸드게이트(NAND2)의 출력신호를 입력으로 하는 제1 노어게이트(NOR1), 클럭(CLK)과 제1 노어게이트(NOR1)의 출력신호를 입력으로 하여 리드커맨드(CASPRD)를 출력하는 제3 낸드게이트(NAND3)로 구현할 수 있다.
그리고, 이렇게 생성된 내부커맨드와 RX수신부(501)에서 생성된 데이터프레임을 입력으로 하여 컬럼어드레스를 생성한다.
도 8은 도 5의 컬럼어드레스 생성회로(503)를 나타낸 회로도이다.
도 8을 참조하면, 컬럼어드레스 선택회로(503)는 리드커맨드(CASPRD)가 논리레벨 하이인 구간에서 B_RXT<0:5>인 컬럼어드레스(COLUMN ADDRESS)비트에 대응하는 컬럼어드레스신호를 생성한다.
이를 위해 컬럼어드레스 선택회로(503)는 라이트(write)시 컬럼어드레스신호(YADD)를 생성하는 라이트컬럼어드레스신호 생성부(805), 리드시 컬럼어드레스신호(YADD)를 생성하는 리드컬럼어드레스신호 생성부(807)를 구비한다.
여기서, 라이트컬럼어드레스신호 생성부(805)는 라이트커맨드(ECASPWT)에 응답하여 B_RXT<0:5>인 컬럼어드레스(COLUMN ADDRESS)비트를 전달하는 제3 트랜스미 션 게이트(TG3), 제3 트랜스미션 게이트(TG3)의 출력신호를 래치하는 래치회로(801), 래치회로(801)의 출력신호를 반전시키는 제6 인버터(INV6), 제6 인버터(INV6)의 출력신호를 게이트 입력으로 하는 제1 피모스 트랜지스터(P1)와 제2 엔모스 트랜지스터(N2), 라이트신호(CASPWT)를 반전시키는 제7 인버터(INV7), 제7 인버터(INV7)의 출력신호를 게이트 입력으로 하는 제2 피모스 트랜지스터(P2), 라이트신호(CASPWT)를 게이트 입력으로 하는 제1 엔모스 트랜지스터(N1), 제2 피모스 트랜지스터(P2)와 제1 엔모스 트랜지스터(N1)의 출력신호를 래치하여 라이트시의 컬럼어드레스신호(YADD)로 출력하는 제2 래치회로(803)로 구현할 수 있다.
리드컬럼어드레스신호 생성부(807)는 B_RXT<0:5>인 컬럼어드레스(COLUMN ADDRESS)비트를 게이트 입력으로 하는 제3 피모스 트린재스터(P3)와 제4 엔모스 트랜지스터(N4), 리드커맨드(CASPRD)를 반전시키는 제8 인버터(INV8), 제8 인버터(INV8)의 출력신호를 게이트 입력으로 하는 제4 피모스 트랜지스터(P4), 리드커맨드(CASPRD)의 출력신호를 게이트 입력으로 하는 제3 엔모스 트랜지스터(N3), 제4 피모스 트랜지스터(P4)와 제3 엔모스 트랜지스터(N3)의 출력신호를 래치하여 리드시의 컬럼어드레스신호(YADD)로 출력하는 제2 래치회로(803)로 구현할 수 있다.
도 9는 도 5의 리드데이터 출력플래그신호 생성부(504)를 나타낸 회로도이다.
리드데이터(UPPER BYTE, LOWER BYTE)를 16비트씩 4클럭에 걸쳐서 뱅크제어부(BCL0~BCL7) 밖으로 내보내기 위해 필요한 콘트롤 신호(POUTb, LCLKb, DRVENPb)를 생성하기 위한 도 9를 참조하면, 리드데이터 출력플래그신호 생성부(504)는 리 드커맨드(CASRD)에 응답하여 생성되는 BST05b신호를 생성하는 스타터회로(901), 클럭(CLK)을 콘트롤신호로 BST05b신호를 반클럭 시프트(shift) 및 인버팅(inverting)하는 플립플롭부(902), 플립플롭부(902)의 출력신호인 BST05b신호, BST10신호, BST15b신호, BST20신호, BST25b신호를 조합하여 리드데이터 출력플래그신호(YBST_OE)를 출력하는 출력회로(903)를 구비한다.
여기서, 리드데이터 출력플래그신호 생성부(504)를 이루는 스타터회로(901), 플립플롭부(902) 및 출력회로(903)의 구현회로에 대해 설명하면 하기와 같다.
우선, 스타터회로(901)는 스타터회로(901)의 출력신호인 BST05b신호를 반전시키는 제9 인버터(INV9), 제9 인버터(INV9)의 출력신호와 클럭(CLK)을 입력으로 하는 제4 낸드게이트(NAND4), 제4 낸드게이트(NAND4)의 출력신호를 게이트 입력으로 하는 제5 피모스 트랜지스터(P5)와 제5 엔모스 트랜지스터(N5), 리드커맨드(CASPRD)를 게이트 입력으로 하는 제6 엔모스 트랜지스터(N6), 제5 피모스 트랜지스터(P5)와 제5 엔모스 트랜지스터(N5)의 출력신호를 래치하는 제1 래치회로(905), 클럭(CLK)을 콘트롤신호로 제1 래치회로(905)의 출력신호를 전달하는 제4 트랜스미션 게이트(TG4), 제4 트랜스미션 게이트(TG4)의 출력신호를 래치하여 BST05b신호로 출력하는 제2 래치회로(906)로 구현할 수 있다.
다음으로, 플립플롭부(902)는 두 개의 플립플롭회로(DFF18, DFF19)를 구비하는데, 제1 플립플롭회로(DFF18)는 BSTO5b신호를 입력받아 BST10신호와 BST15b신호를 생성하고, 제2 플립플롭회로(DFF19)는 제1 플립플롭회로(DFF18)의 출력신호 중 BST15b신호를 입력받아 BST20신호와 BST25b신호를 생성한다.
여기서, 제1 플립플롭회로(DFF18)와 제2 플립플롭회로(DFF19)는 동일한 회로로 구현되므로, 구조설명은 제2 플립플롭회로(DFF19)에 대해서만 설명한다.
제2 플립플롭회로(DFF19)는 클럭(CLK)을 콘트롤신호로 BST15b신호를 전달하는 제5 트랜스미션 게이트(TG5), 제5 트랜스미션 게이트(TG5)의 출력신호를 래치하여 BST25b신호를 출력하는 제3 래치회로(907), 클럭(CLK)을 콘트롤신호로 제3 래치회로(907)의 출력신호를 전달하는 제6 트랜스미션 게이트(TG6), 제6 트랜스미션 게이트(TG6)의 출력신호를 래치하여 BST20신호를 출력하는 제4 래치회로(908)로 구현할 수 있다.
마지막으로, 출력회로(903)는 BST10신호를 반전시키는 제10 인버터(INV10), 제10 인버터(INV10)의 출력신호와 BST05b신호를 입력으로 하는 제5 낸드게이트(NAND5), BST20신호를 반전시키는 제11 인버터(INV11), BST15b신호와 BST25b신호와 제11 인버터(INV11)의 출력신호를 입력으로 하는 제6 낸드게이트(NAND6), 제6 낸드게이트(NAND6)와 제5 낸드게이트(NAND5)의 출력신호를 입력으로 하는 제2 노어게이트(NOR2), 제2 노어게이트(NOR2)의 출력신호를 반전시켜 리드데이터 출력플래그신호(YBST_OE)를 출력하는 제12 인버터(INV12)로 구현할 수 있다.
여기서, 리드데이터 출력플래그신호 생성부(504)의 타이밍 다이어그램(904)을 보면, 스타터회로(901)에서 리드커맨드(CASPRD)의 폴링 엣지에 폴링하고, 리드커맨드(CASPRD)의 폴링 엣지로부터 클럭(CLK)의 한 클럭 후 라이징하는 BST05b신호를 생성한다. 그리고, BST05b신호를 플립플롭부(902)에서 클럭(CLK)의 반 클럭 만큼 지연하고, 반전(inverting)시켜 BST10신호를 생성한다. 이와 같은 방법으로, BST15b신호, BST20신호 및 BST25b신호를 생성하고, 출력회로(903)에서 BST05b신호, BST10신호, BST15b신호, BST20신호, BST25b신호를 조합하여 리드데이터 출력플래그신호(YBST_OE)를 생성한다.
이와 같이 생성된 리드데이터 출력플래그신호(YBST_OE)는 리드데이터 출력제어부(506)에 콘트롤신호로 사용된다.
도 10은 도 5의 BAYP생성회로(510)를 나타낸 회로도이다.
도 10을 참조하면, BAYP생성회로(510)는 라이트커맨드에 의해 생성되는 라이트신호(CASPWT)와 리드커맨드(CASPRD)를 입력으로 하는 제3 노어게이트(NOR3), 제3 노어게이트(NOR3)의 출력신호와 제8 낸드게이트(NAND8)의 출력신호를 입력으로 하는 제7 낸드게이트(NAND7), 제7 낸드게이트(NAND7)의 출력신호를 지연시키는 지연회로(151), 지연회로(151)의 출력신호를 반전시키는 제13 인버터(INV13), 제7 낸드게이트(NAND7)의 출력신호와 리셋신호(RSTb)와 제13 인버터(INV13)의 출력신호를 입력으로 하는 제8 낸드게이트(NAND8), 제13 인버터(INV13)의 출력신호와 제8 낸드게이트(NAND8)의 출력신호를 입력으로 하는 제9 낸드게이트(NAND9), 제9 낸드게이트(NAND9)의 출력신호를 반전시켜 BAYP신호를 생성하는 제14 인버터(INV14)로 구현할 수 있다.
여기서, BAYP신호는 리드커맨드(CASPRD)에 대응[이때의 대응은 리드커맨드에 대해 일정 지연시간 정보{지연회로(151)의 지연시간 정보}를 갖은 상태에서 대응]되는 신호로써, 이는 I/O감지증폭기제어회로(511)에 입력되어 I/O감지증폭기(507)의 콘트롤신호의 소스신호로 이용된다. 그리고, I/O감지증폭기제어회로(511)는 I/O 감지증폭기 콘트롤신호(IOSTBP) 뿐만아니라, 파이프래치부(508)의 콘트롤신호의 소스신호인 STBPIN신호도 생성한다.
도 11은 도 5의 파이프래치 입력제어회로(512)를 나타낸 회로도이다.
도 11을 참조하면, 파이프래치 입력제어회로(512)는 I/O감지증폭기제어회로(511)의 출력신호인 STBPIN신호를 입력받아 플립플롭부(172)의 콘트롤신호인 PINCLK신호와 PINCLKb신호를 생성하는 플립플롭 콘트롤신호 생성부(171), 두 개의 플립플롭회로를 구비하고, 플립플롭 콘트롤신호 생성부(171)의 출력신호인 PINCLK신호와 PINCLKb신호를 콘트롤신호로 타(他)플립플롭의 출력신호를 전달하는 플립플롭부(172), 플립플롭부(172)의 출력신호를 STBPIN신호와 조합하여 파이프래치 입력콘트롤신호(PINb<0:1>)를 출력하는 출력부(173)를 구비한다.
이와같은 구성요소를 갖는 파이프래치 입력제어회로(512)를 더욱 자세하게 설명하면 하기와 같다.
우선, 플립플롭 콘트롤신호 생성부(171)는 리셋반전신호(RSTb)를 반전시켜 리셋신호(RST)로 출력하는 제15 인버터(INV15), 제15 인버터(INV15)와 연계하여 지연시간 정보만큼 지연되어 출력시키는 리셋반전신호(RSTb)로 출력하는 제16 인버터(INV16), 제16 인버터(INV16)의 출력신호와 STBPIN신호를 입력으로 하여 플립플롭부(172)의 콘트롤신호인 PINCLKb신호를 출력하는 제10 낸드게이트(NAND10), 제10 낸드게이트(NAND10)의 출력신호를 반전시켜 PINCLK신호를 출력하는 제17 인버터(INV17)로 구현할 수 있다.
그리고, 플립플롭부(172)는 제1 플립플롭(DFF_R)과 제2 플립플롭(DFF_S)을 구비하는 데, 우선, 제1 플립플롭(DFF_R)은 플립플롭 콘트롤신호 생성부(171)에서 출력된 PINCLK신호와 PINCLKb신호를 콘트롤신호로 제2 플립플롭(DFF_R)의 출력신호(K<0>)를 전달하는 제7 트랜스미션 게이트(TG7), 제7 트랜스미션 게이트(TG7)의 출력신호를 래치하고, 리셋반전신호(RSTb)에 응답하여 리셋하는 제1 래치회로(174), 제1 래치회로(174)의 출력신호를 반전시키는 제18 인버터(INV18), PINCLK신호와 PINCLKb신호를 콘트롤신호로 제18 인버터(INV18)의 출력신호를 전달하는 제8 트랜스미션 게이트(TG8), 제8 트랜스미션 게이트(TG8)의 출력신호를 래치하는 제2 래치회로(175), 제2 래치회로(175)의 출력신호를 반전시키는 제19 인버터(INV19)로 구현할 수 있다. 그리고, 제1 래치회로(174)는 제2 플립플롭(DFF_S)의 출력신호(K<0>)를 제1 입력신호로, 리셋반전신호(RSTb)를 제2 입력신호로 하는 제11 낸드게이트(NAND11), 제11 낸드게이트(NAND11)의 출력신호를 반전시켜 제11 낸드게이트(NAND11)의 제1 입력신호로 사용하기 위한 제20 인버터(INV20)로 구현할 수 있다.
다음으로, 제2 플립플롭(DFF_S)은 PINCLK신호와 PINCLKb신호를 콘트롤신호로 제1 플립플롭(DFF_R)의 출력신호(K<1>)를 전달하는 제9 트랜스미션 게이트(TG9), 제9 트랜스미션 게이트(TG9)의 출력신호를 래치하고, 리셋신호(RST)에 응답하여 리셋하는 제3 래치회로(176), 제3 래치회로(176)의 출력신호를 반전시키는 제21 인버터(INV21), PINCLK신호와 PINCLKb신호를 콘트롤신호로 제21 인버터(INV21)의 출력신호를 전달하는 제10 트랜스미션 게이트(TG10), 제10 트랜스미션 게이트(TG10)의 출력신호를 래치하는 제4 래치회로(177), 제4 래치회로(177)의 출력신호를 반전시 키는 제22 인버터(INV22)로 구현할 수 있다. 그리고, 제3 래치회로(176)는 제1 플립플롭(DFF_S)의 출력신호(K<1>)를 제1 입력신호로, 리셋신호(RST)를 제2 입력신호로 하는 제4 노어게이트(NOR4), 제4 노어게이트(NOR4)의 출력신호를 반전시켜 제4 노어게이트(NOR4)의 제1 입력신호로 사용하기 위한 제23 인버터(INV23)로 구현할 수 있다.
계속해서, 출력부(173)는 STBPIN신호와 제1 플립플롭(DFF_R)의 출력신호(K<1>)를 조합하여 제1 파이프래치 입력콘트롤신호(PINb<1>)를 출력하는 제1 출력부(PDRV1)와 STBPIN신호와 제2 플립플롭(DFF_S)의 출력신호(K<0>)를 조합하여 제2 파이프래치 입력콘트롤신호(PINb<0>)를 출력하는 제2 출력부(PDRV2)를 구비한다.
여기서, 제1 및 제2 출력부(PDRV1, PDRV2)는 입력신호에서 차이가 있을뿐 구성 회로는 동일한 회로로 구현할 수 있으므로, 구성회로는 제1 출력부(PDRV1)에 대해서만 언급하기로 한다.
제1 출력부(PDRV1)는 제1 플립플롭(DFF_R)의 출력신호(K<1>)와 STBPIN신호를 입력으로 하는 제12 낸드게이트(NAND12), 제12 낸드게이트(NAND12)의 출력신호를 드라이빙 하여 제1 파이프래치 입력콘트롤신호(PINb<1>)를 출력하는 제24 인버터(INV24)와 제25 인버터(INV25)로 구현할 수 있다.
이와 같이 생성된 제1 및 제2 파이프래치 입력콘트롤신호(PINb<0:1>)는 파이프래치부(508)에 인가되어 입력콘트롤신호로 사용된다.
도 12는 도 5의 초등제어신호 생성회로(513)를 나타낸 회로도이다.
도 12를 참조하면, 초등제어신호 생성회로(513)는 초등제어신호 생성회 로(513)가 포함되어 있는 리드데이터 출력제어부(506)에서 기초적인 제어신호를 생성하는 회로로써, 이는 최초신호생성회로(251), 최초신호분할회로(252), 출력회로(253)를 구비한다.
우선, 최초신호생성회로(251)를 설명하기 앞서, 클럭(CLK)을 변환시켜 콘트롤신호로 사용하기 위해, 클럭(CLK)를 반전시키켜 CLKb신호를 출력하는 제31 인버터(INV31), 제31 인버터(INV31)의 출력신호를 반전시키고 제31 인버터(INV31)와 연계되어 지연회로의 역할을 하여 CLKd신호를 출력하는 제32 인버터(INV32)를 구비한다.
이를 이용하는 최초신호생성회로(251)는 입력부(256), 전달부(257), 출력부(258)로 구분되는데, 입력부(256)는 리드데이터 출력플래그신호 생성부(504)의 출력신호인 리드데이터 출력플래그신호(YBST_OE)를 반전시키는 제26 인버터(INV26), 제26 인버터(INV26)의 출력신호와 클럭(CLK)을 입력으로 하는 제13 낸드게이트(NAN13), 제13 낸드게이트(NAND13)의 출력신호를 지연시키는 제1 지연회로(DLY1), 제13 낸드게이트(NAND13)의 출력신호와 제1 지연회로(DLY1)의 출력신호를 입력으로 하는 제5 노어게이트(NOR5), 포트선택신호(BKEN_P<0:3>)와 리드커맨드(CASPRD)를 입력으로 하는 제14 낸드게이트(NAND14), 제14 낸드게이트(NAND14)의 출력신호를 반전시키년 제27 인버터(INV27), 제27 인버터(INV27)의 출력신호를 반전시키는 제28 인버터(INV28), 제28 인버터(INV28)의 출력신호를 지연시키는 제2 지연회로(DLY2), 제28 인버터(INV28)의 출력신호와 제2 지연회로(DLY2)의 출력신호와 제5 노어게이트(NOR5)의 출력신호를 입력으로 하는 제15 낸드게이트(NAND15), 제15 낸드게이트(NAND15)의 출력신호를 게이트 입력으로 하는 제6 피모스 트랜지스터(P6), 제27 인버터(INV27)의 출력신호를 게이트 입력으로 하는 제7 피모스 트랜지스터(P7)와 제7 엔모스 트랜지스터(N7), 제7 피모스 트랜지스터(P7)와 제7 엔모스 트랜지스터(N7)의 출력신호를 래치하는 제1 래치회로(254), 제1 래치회로(254) 앞단에 위치하고, 리셋반전신호(RSTb)를 게이트 입력으로 하는 제8 피모스 트랜지스터(P8)로 구현할 수 있다.
이어서, 전달부(257)는 CLKd신호를 콘트롤신호로 제1 래치회로(254)의 출력신호를 전달하는 제11 트랜스미션 게이트(TG11)로 구현할 수 있다.
그리고, 출력부(258)는 제11 트랜스미션 게이트(TG11)의 출력신호를 래치하고, 리셋반전신호(RSTb)에 의해 리셋되는 제2 래치회로(255), 제2 래치회로(255)의 출력신호를 반전시켜 OE05신호를 출력하는 제5 인버터(INV5)로 구현할 수 있다.
이렇게 생성된 OE05신호를 분할하기 위해 최초신호분할회로(252)로 전해지는데, 최초신호분할회로(252)는 두 개의 플립플롭회로(DFF1_R, DFF2_R)를 구비하는데, 이는 출력신호에 관련한 것을 제외한 회로내부 구조는 동일하므로, 제1 플립플롭(DFF1_R)의 내부회로에 대해 설명하겠다.
제1 플립플롭(DFF1_R)은 CLKb신호와 CLKd신호를 콘트롤 신호로 OE05신호를 전달하는 제12 트랜스미션 게이트(TG12), 제12 트랜스미션 게이트(TG12)의 출력신호를 래치하고, 리셋반전신호(RSTb)에 의해 리셋되는 제3 래치회로(259), 제3 래치회로(259)의 출력신호를 반전시켜 OE10신호를 출력하는 제36 인버터(INV36), CLKb신호와 CLKd신호를 콘트롤 신호로 제36 인버터(INV36)의 출력신호를 전달하는 제13 트랜스미션 게이트(TG13), 제13 트랜스미션 게이트(TG13)의 출력신호를 래치하는 제4 래치회로(260), 제4 래치회로(260)의 출력신호를 반전시켜 OE15신호를 출력하는 제37 인버터(INV37)로 구현할 수 있다.
이와 마찬가지 과정을 거친 제2 플립플롭(DFF2_R)에선 OE20신호와 OE25신호가 생성된다.
여기서, OE05신호, OE10신호, OE15신호, OE20신호, OE25신호는 클럭(CLK)의 4클럭 만큼의 펄스폭을 갖고, 최초 생성된 OE05신호에서 순차적으로 클럭(CLK)에 동기되어 생성된다. 그리고, OE이후의 숫자 즉, 05, 10, 15, 20, 25가 의미하는 것은 리드커맨드(CASPRD)가 발생한 라이징 에지에서 몇 클럭 이후에 신호가 발생하였나를 의미한다. 예를 들어, OE10신호의 경우 리드커맨드(CASPRD)를 발생시키는 클럭의 라이징 엣지에서 1클럭 이후에 발생하며, 4클럭 만큼의 펄스폭을 가진다.
다음으로, 출력회로(253)는 파이프래치 출력콘트롤신호(POUTb<0:7>)의 소스(sorce)신호인 POUTENb<0:3>신호와 리드클럭(LCLK)의 소스신호인 LCLKENb<0:3>신호와 포트선택신호(DRVENPb<0:3>)의 소스신호인 DOUTEN_P<0:3>신호를 출력하는데, 우선, POUTENb<0:3>신호는 리드커맨드(CASPRD)로부터 시스템클럭의 3사이클 후에 데이터가 출력되도록 정의하는 CL(cas latency)3신호를 콘트롤신호로 OE05신호를 전달하는 제14 트랜스미션 게이트(TG14), CL3신호를 콘트롤신호로 OE15신호를 전달하는 제15 트랜스미션 게이트(TG15), 제14 및 제15 트랜스미션 게이트(TG14, TG15)의 출력신호를 반전시켜 POUTENb<0:3>신호를 출력하는 제33 인버터(INV33)에 의해 생성된다.
이어서, LCLKENb<0:3>신호는 CL3신호를 콘트롤신호로 OE10신호를 전달하는 제18 트랜스미션 게이트(TG18), CL3신호를 콘트롤신호로 OE20신호를 전달하는 제19 트랜스미션 게이트(TG19), 제18 및 제19 트랜스미션 게이트(TG18, TG19)의 출력신호를 반전시켜 LCLKENb<0:3>신호를 출력하는 제35 인버터(INV35)에 의해 생성된다. 그리고, DOUTEN_P<0:3>신호는 CL3신호를 콘트롤신호로 OE15신호를 전달하는 제16 트랜스미션 게이트(TG16), CL3신호를 콘트롤신호로 OE25신호를 전달하는 제17 트랜스미션 게이트(TG17), 제16 및 제17 트랜스미션 게이트(TG16, TG17)의 출력신호를 반전시켜 DOUTEN_P<0:3>신호를 출력하는 제34 인버터(INV34)에 의해 생성된다.
여기서, CL3신호를 콘트롤신호로 하였을 경우 POUTENb<0:3>신호와 LCLKENb<0:3>신호와 DOUTEN_P<0:3>신호는 각각 OE05신호 OE10신호, OE15신호를 반전시킨 신호가 된다.
이와 같이 출력된 POUTENb<0:3>신호와 LCLKENb<0:3>신호와 DOUTEN_P<0:3>신호중 POUTENb<0:3>신호는 파이프래치 출력제어회로(514)에 입력된다.
도 13은 도 5의 파이프래치 출력제어회로(514)를 나타낸 회로도이다.
도 13을 참조하면, 파이프래치 출력제어회로(514)는 시프트레지스터 제어회로(351), 시프트레지스터(352), 출력부(353)를 구비하는데, 이를 자세하게 설명하면 하기와 같다.
우선, 시프트레지스터 제어회로(351)는 POUTENb<0>신호와 POUTENb<1>신호를 입력으로 하는 제17 낸드게이트(NAND17), POUTENb<2>신호와 POUTENb<3>신호를 입력으로 하는 제18 낸드게이트(NAND18), 제17 낸드게이트(NAND17)의 출력신호와 제18 낸드게이트(NAND18)의 출력신호를 입력으로 하는 제6 노어게이트(NOR6), 제6 노어게이트(NOR6)의 출력신호를 반전시키는 제38 인버터(INV38), 제38 인버터(INV38)의 출력신호와 클럭(CLK)을 입력으로 하는 제19 낸드게이트(NAND19), 제19 낸드게이트(NAND19)의 출력신호를 반전시켜 시프트레지스터(352)의 제1 전달콘트롤신호(POUTCLK)를 출력하는 제39 인버터(INV39), 제39 인버터(INV39)의 출력신호를 반전시켜 시프트레지스터(352)의 제2 전달콘트롤신호(POUTCLKb)를 출력하는 제40 인버터(INV40)로 구현할 수 있다. 여기서, 시프트레지스터(352)의 제1 전달콘트롤신호(POUTCLK)와 제2 전달콘트롤신호(POUTCLKb)는 리드커맨드(CASPRD)로부터 시스템클럭의 3사이클 후에 데이터가 출력되도록 정의하는 CL3신호에 의해 리드커맨드(CASPRD)를 발생시키는 클럭의 다음 클럭부터 4클럭동안 토글링하는 신호가 된다. 그리고, 리셋반전신호(RSTb)를 반전시켜 시프트레지스터(352)의 제1 래치리셋신호(RSTD)로 출력하는 제41 인버터(INV41), 제41 인버터(INV41)의 출력신호를 반전시키고, 제41 인버터(INV41)와 연계하여 지연회로의 역할을 수행하여 제2 래치리셋(RSTDb)로 출력하는 제42 인버터(INV42)를 더 포함한다.
그리고, 시프트레지스터(352)는 9개의 플립플롭으로 구현되는데, 이는 스타트플립플롭(DFF_S)와 8개의 시프트플립플롭(DFF_R1~DFF_R8)이다.
우선, 스타트플립플롭(DFF_S)은 제1 전달콘트롤신호(POUTCLK)와 제2 전달콘트롤신호(POUTCLKb)를 콘트롤신호로 제7 시프트플립플롭(DFF_R7)의 제8 시프트신 호(Shift_IN<7>)를 전달하는 제20 트랜스미션 게이트(TG20), 제20 트랜스미션 게이트(TG20)의 출력신호를 래치하고, 제1 래치리셋신호(RSTD)에 의해 리셋되는 제1 리셋회로(354), 제1 리셋회로(354)의 출력신호를 반전시키는 제43 인버터(INV43), 제1 전달콘트롤신호(POUTCLK)와 제2 전달콘트롤신호(POUTCLKb)를 콘트롤신호로 제43 인버터(INV43)의 출력신호를 전달하는 제21 트랜스미션 게이트(TG21), 제21 트랜스미션 게이트(TG21)의 출력신호를 래치하는 제2 래치회로(355), 제2 래치회로(355)의 출력신호를 반전시켜 제1 시프트신호(Shift_In<0>)를 출력하는 제44 인버터(INV44)로 구현할 수 있다. 여기서, 제1 래치회로(354)는 제20 트랜스미션 게이트(TG20)의 출력신호를 제1 입력으로, 제1 래치리셋신호(RSTD)를 제2 입력으로 하는 제7 노어게이트(NOR7), 제7 노어게이트(NOR7)의 출력신호를 반전시켜 제7 노어게이트(NOR7)의 제1 입력으로 하기위한 제44 인버터(INV44)로 구현할 수 있다.
그리고, 제1 시프트플립플롭(DFF_R1)은 제1 전달콘트롤신호(POUTCLK)와 제2 전달콘트롤신호(POUTCLKb)를 콘트롤신호로 스타트플립플롭(DFF_S)의 출력신호인 제1 시프트신호(Shift_In<0>)를 전달하는 제22 트랜스미션 게이트(TG22), 제22 트랜스미션 게이트(TG22)의 출력신호를 래치하고 제2 래치리셋신호(RSTDb)에 의해 리셋되는 제3 래치회로(356), 제3 래치회로(356)의 출력신호를 반전시켜 제1 파이프래치 출력콘트롤신호(POUTb<0>)의 소스신호인 K<0>신호를 출력하는 제46 인버터(INV46), 제1 전달콘트롤신호(POUTCLK)와 제2 전달콘트롤신호(POUTCLKb)를 콘트롤신호로 제46 인버터(INV46)의 출력신호를 전달하는 제23 트랜스미션 게이트(TG23), 제23 트랜스미션 게이트(TG23)의 출력신호를 래치하는 제4 래치회 로(357), 제4 래치회로(357)의 출력신호를 반전시켜 제2 시프트신호(Shift_In<1>)를 출력하는 제47 인버터(INV47)로 구현할 수 있다. 여기서 제3 래치회로(356)는 제22 트랜스미션 게이트(TG22)의 출력신호를 제1 입력으로, 제2 래치리셋신호(RSTDb)신호를 제2 입력으로 하는 제20 낸드게이트(NAND20), 제20 낸드게이트(NAND20)의 출력신호를 반전시켜 제20 낸드게이트(NAND20)의 제1 입력으로 하기위한 제45 인버터(INV45)로 구현할 수 있다.
또한, 제2 시프트플립플롭(DFF_R2), 제3 시프트플립플롭(DFF_R3), 제4 시프트플립플롭(DFF_R4), 제5 시프트플립플롭(DFF_R5), 제6 시프트플립플롭(DFF_R6), 제7 시프트플립플롭(DFF_R7), 제8 시프트플립플롭(DFF_R8)은 상술한 제1 시프트플립플롭(DFF_R1)과 동일한 구조의 내부회로(단, 제8 시프트플립플롭(DFF_R8)은 시프트신호 출력회로를 구비하지 않음)로 구현되고, 각각 대응되는 파이프래치 출력콘트롤신호(POUTb<1:7>)의 소스신호인 K<1:7>신호를 출력한다.
이렇게 출력된 K<0:7>신호는 출력부(353)에 입력되어 파이프래치 출력콘트롤신호(POUTb<0:7>)로 출력된다. 파이프래치 출력콘트롤신호(POUTb<0:7>)를 출력하는 출력부(353)는 입력되는 K<0:7>신호에 대응되는 갯수만큼 구비되는데, 이를 자세하게 설명하면 하기와 같다.
출력부(353)는 제1 내지 제8 파이프래치 출력콘트롤신호 생성회로를 구비하는데, 이를 구성하는 내부회로는 동일하므로, 제8 파이프래치 출력콘트롤신호 생성회로의 내부회로만을 설명한다.
제8 파이프래치 출력콘트롤신호 생성회로는 제8 시프트플립플롭(DFF_R8)의 출력신호인 K<7>신호와 리셋반전신호(RSTb)를 입력으로 하는 제21 낸드게이트(NAND21), 제21 낸드게이트(NAND21)의 출력신호를 드라이빙하는 제48 인버터(INV48)와 제13 인버터(INV49)로 구현할 수 있다.
신호적으로 파이프래치 출력제어회로(514)를 설명하면, 파이프래치 출력제어회로(514)에 입력되는 POUTENb<0:3>신호는 초기값이 각각 논리레벨 하이와 로우인 스타트플립플롭(DFF_S)과 제1 시프트플립플롭(DFF_R1)의 콘트롤신호로 사용되고, 스타트플립플롭(DFF_S)의 출력을 입력으로 받는 제1 시프트플립플롭(DFF_R1)의 출력인 K<0>신호는 POUTENb<0>신호의 첫 라이징 엣지에서 논리레벨이 로우에서 하이로 전이하고, POUTENb<0>신호의 다음 라이징 엣지에서 스타트플립플롭(DFF_S)의 출력신호인 제1 시프트신호(Shift_In<0>)의 논리레벨이 로우이기 때문에 K<0>신호의 논리레벨은 하이에서 로우도 전이하게 된다. 이런 방식으로 K<0:7>신호는 POUTENb<0:3>신호의 1클럭 만큼의 펄스 폭을 가지면서 POUTENb<0:3>신호의 논리레벨이 로우에서 하이로 전이할 때마다 차례로 생성된다. 이렇게 생성된 K<0:7>신호를 이용하여 파이프래치 출력콘트롤신호(POUTb<0:7>)가 생성된다.
이와 같이 생성된 파이프래치 출력콘트롤신호(POUTb<0:7>)는 파이프래치부(508)에 인가되어 출력에 관하여 콘트롤신호로써 작용한다. 상기 파이프래치부(508)는 후술하겠다.
도 14는 도 5의 리드클럭 생성회로(515)를 나타낸 회로도이다.
도 14를 참조하면, 리드클럭 생성회로(515)는 리드클럭 생성회로(515)는 리드클럭(LCLK)의 소스신호인 LCLKENb<0:3신호 중 어느 한 신호가 활성화되는 동안 클럭(CLK)과 논리합(AND)하여 리드클럭을 생성하는 회로로써, 이를 위해, LCLKENb<0:3>신호 중 LCLKENb<0>신호와 LCLKENb<1>신호를 입력으로 하는 제22 낸드게이트(NAND22), LCLKENb<2>신호와 LCLKENb<3>신호를 입력으로 하는 제23 낸드게이트(NAND23), 제22 낸드게이트(NAND22)의 출력신호와 제23 낸드게이트(NAND23)의 출력신호를 입력으로 하는 제8 노어게이트(NOR8), 제8 노어게이트(NOR8)의 출력신호를 반전시키는 제50 인버터(INV50), 제50 인버터(INV50)의 출력신호와 클럭(CLK)의 출력신호를 입력으로 하는 제24 낸드게이트(NAND24), 제24 낸드게이트(NAND24)의 출력신호를 드라이빙하여 리드클럭(LCLK)을 출력하는 제51 인버터(INV51)와 제52 인버터(INV52)로 구현할 수 있다.
이와 같이 생성된 리드클럭(LCLK)은 임시저장회로(517)의 콘트롤신호로 사용되어 리드데이터를 입력받는다. 상기 임시저장회로(517)는 후술한다.
도 15는 도 5의 포트선택신호 생성회로(516)를 나타낸 회로도이다.
도 15를 참조하면, 포트선택신호 생성회로(516)는 리드데이터 출력부(509)의 제2 콘트롤신호로 포트선택신호(DRVENPb<0:3>)의 소스신호인 DOUTEN_P<0:3>신호와 클럭(CLK)을 입력으로 하는 제25 낸드게이트(NAND25), 제25 낸드게이트(NAND25)의 출력신호를 드라이빙하여 포트선택신호(DRVENPb<0:3>)로 출력하는 제53 인버터(INV53)와 제54 인버터(INV54)로 구현할 수 있다.
이와 같이 생성된 포트선택신호(DRVENPb<0:3>)는 포트전달회로(518)에 입력되어 리드데이터를 포트(PORT0~PORT3)로 전달될 때의 콘트롤신호로서의 역할을 수행한다.
도 16은 도 5의 포트전달회로(518)를 나타낸 회로도이다.
도 16을 참조하면, 포트전달회로(518)는 포트선택신호(DRVENPb<0:3>)의 논리레벨에 따라 임시저장회로(517)로부터 인가되는 리드데이터(DOUT<0:15>)를 포트(PORT0~PORT3)에 전달하는 회로로써, 이를 위해 포트전달회로(518)는 리드데이터(DOUT<0:15>)와 포트선택신호(DRVENPb<0:3>)를 입력으로 하는 제9 노어게이트(NOR9), 제9 노어게이트(NOR9)의 출력신호를 반전시키는 제56 인버터(INV56), 제56 인버터(INV56)의 출력신호를 게이트 입력으로 하여 선택되는 포트(PORT0~PORT4)의 송신부(Tx)에 전달되는 리드데이터(TXD_P<0:3>)를 출력하는 제9 피모스 트랜지스터(P9), 포트선택신호(DRVENPb<0:3>)를 반전시키는 제55 인버터(INV55), 리드데이터(DOUT<0:15>)와 제55 인버터(INV55)의 출력신호를 입력으로 하는 제26 낸드게이트(NAND26), 제26 낸드게이트(NAND26)의 출력신호를 반전시키는 제57 인버터(INV57), 제57 인버터(INV57)의 출력신호를 게이트 입력으로 하여 선택되는 포트(PORT0~PORT4)의 송신부(Tx)에 전달되는 리드데이터(TXD_P<0:3>)를 출력하는 제8 엔모스 트랜지스터(N8)로 구현할 수 있다.
그리고, 포트전달회로(518)는 각 포트(PORT0~PORT3)에 대응되는 갯수만큼 포트전달회로를 구비하여야 하는데, 본 도 2에서는 4개의 포트(PORT0~PORT3)를 구비하므로 포트전달회로(518)도 제1 내지 제4 포트전달회로를 구비한다.
이어서, 포트전달회로(518)에 데이터를 인가하는 임시저장회로(517)에 대해 설명하면 하기와 같다.
도 17은 도 5의 임시저장회로(517)를 나타낸 회로도이다.
도 17을 참조하면, 임시저장회로(517)는 파이프래치부(508)에서 인가되는 리드데이터(Q_BIOLATb<0:15>)를 리드클럭 생성회로(515)에서 생성된 리드클럭(LCLK)을 콘트롤신호로 임시저장하는 회로로써, 이를 위해 임시저장회로(517)는 파이프래치부(508)에서 인가되는 리드데이터(Q_BIOLATb<0:15>)를 게이트입력으로 하는 제11 피모스 트랜지스터(P11)와 제9 엔모스 트랜지스터(N9), 리드클럭(LCLK)을 반전시키는 제58 인버터(INV58), 제58 인버터(INV58)의 출력신호를 게이트 입력으로 하는 제10 피모스 트랜지스터(P10), 리드클럭(LCLK)의 출력신호를 게이트 입력으로 하는 제10 엔모스 트랜지스터(N10), 제11 피모스 트랜지스터(P11)와 제9 엔모스 트랜지스터(N9)의 출력신호를 래치하는 래치회로(751), 래치회로(751)의 출력신호를 드라이빙하여 포트전달회로(518)에 전달하기 위한 리드데이터(DOUT<0:15>)를 출력하는 제59 인버터(INV59)와 제60 인버터(INV60)로 구현할 수 있다.
도 18은 도 5의 파이프래치부(508)를 나타낸 회로도이다.
도 18을 참조하면, 파이프래치부(508)는 파이프래치입력제어회로(512)에서 출력되는 파이프래치 입력콘트롤신호(PINb)에 의해 I/O감지증폭기(507)에서 출력되는 리드데이터(Q<0:3>BIO<0:15>)를 인가받아 래치하고, 파이프래치출력제어회로(514)에서 출력되는 파이프래치 출력콘트롤신호(POUTb<0:7>)에 의해 리드데이터(Q<0:3>BIO<0:15>)를 출력하는 회로로써, 이를 위해 파이프래치부(508)는 리드데이터로써, Q<0>BIO<0:15>, Q<1>BIO<0:15>, Q<2>BIO<0:15>, Q<3>BIO<0:15>를 각각 인가받기 위해 제1 내지 제4 파이프래치부를 구비한다.
여기서, 제1 내지 제4 파이프래치부는 인가되는 리드데이 터(Q<0:3>BIO<0:15>)만이 차이가 있을뿐 - 파이프래치 입력콘트롤신호(PINb<0:1>)는 각 파이프래치부에 동일하게 입력되지만, 파이프래치 출력콘트롤신호(POUTb<0:7>)은 차이가 있다. 예를 들면, 제1 파이프래치부는 제1 파이프래치 출력콘트롤신호(POUTb<0>)와 제5 파이프래치 출력콘트롤신호(POUTb<4>)에 의해 제어되고, 제2 파이프래치부는 제2 파이프래치 출력콘트롤신호(POUTb<1>)와 제6 파이프래치 출력콘트롤신호(POUTb<5>)에 의해 제어된다. 즉, 각 파이프래치부는 두 개의 파이프래치 출력콘트롤신호에 의해 제어되는데, 최초 파이프래치 출력콘트롤신호(POUT<i>)와 최초 파이프래치 출력콘트롤신호(POUT<i>)에 4비트를 더한 신호가 두번째 파이프래치 출력콘트롤신호(POUT<i+4>)가 되는 것이다. - 동일한 내부회로로 구성되므로 제1 파이프래치부의 내부회로에 대해서만 설명하기로 한다.
제1 파이프래치부는 제1 파이프래치 입력콘트롤신호(PINb<0>)에 응답하여 리드데이터(Q0BIO<0:15>)를 래치하고, 제1 파이프래치 출력콘트롤신호(POUTb<0>)에 응답하여 리드데이터(Q0BIO<0:15>)를 출력하는 제1 파이프래치회로(PIPELAT1)와 제2 파이프래치 입력콘트롤신호(PINb<1>)에 응답하여 리드데이터(Q0BIO<0:15>)를 래치하고, 제5 파이프래치 출력콘트롤신호(POUTb<4>)에 응답하여 리드데이터(Q0BIO<0:15>)를 출력하는 제2 파이프래치회로(PIPELAT2)를 구비한다.
여기서, 제1 및 제2 파이프래치회로(PIPELAT1, PIPELAT2)는 콘트롤신호에서 차이가 있을뿐 내부구성 회로는 동일하므로, 제1 파이프래치회로(PIPELAT1)에 대해서만 설명하기로 한다.
제1 파이프래치회로(PIPELAT1)는 리드데이터(Q0BIO<0:15>)를 게이트 입력으 로 하는 제13 피모스 트랜지스터(P13)와 제11 엔모스 트랜지스터(N11), 제1 파이프래치 입력콘트롤신호(PINb<0>)를 반전시키는 제61 인버터(INV61), 제61 인버터(INV61)의 출력신호를 게이트 입력으로 하는 제12 엔모스 트랜지스터(N12), 제61 인버터(INV61)의 출력신호를 반전시키는 제62 인버터(INV62), 제62 인버터(INV62)의 출력신호를 게이트 입력으로 하는 제12 피모스 트랜지스터(P12), 제13 피모스 트랜지스터(P13)와 제11 엔모스 트랜지스터(N11)의 출력신호를 래치하는 래치회로(851), 래치회로(851)의 출력신호를 게이트 입력으로 하여 리드데이터(Q_BIOLATb<0:15>)를 출력하는 제15 피모스 트랜지스터(P15)와 제13 엔모스 트랜지스터(N13), 제1 파이프래치 출력콘트롤신호(POUTb<0>)를 반전시키는 제63 인버터(INV63), 제63 인버터(INV63)의 출력신호를 게이트 입력으로 하는 제14 엔모스 트랜지스터(N14), 제63 인버터(INV63)의 출력신호를 반전시키는 제64 인버터(INV64), 제64 인버터(INV64)의 출력신호를 게이트 입력으로 하는 제14 피모스 트랜지스터(P14)로 구현할 수 있다.
상술한바와 같은 리드회로는 하기와 같이 동작하는데,
도 19는 도 5와 같은 리드회로의 타이밍다이어그램이다.
도 19를 참조하면, 리드커맨드(CASPRD)가 입력되고, 이에 응답하여 파이프래치 입력콘트롤신호(PINb<0:1>)와 리드데이터 출력플래그신호가 생성되고, 리드데이터 출력플래그신호에 의해 파이프래치 출력콘트롤신호(POUTb<0:7>)가 생성된다. 그리고, 각각의 파이프래치 출력콘트롤신호(POUTb<0:7>)는 겹치는 영역 없이 순차적으로 활성영역을 형성한다. 이렇게 형성된 파이프래치 출력콘트롤신호(POUTb<0:7>) 에 의해 파이프래치부(508)의 출력 리드데이터(Q_BIOLATb<0:15>)가 출력된다.
그리고, 리드클럭 생성회로(515)에서 출력되는 리드클럭(LCLK)에 의해 임시저장회로(517)의 출력인 리드데이터(DOUT<0:15>)가 출력되고, 포트선택신호 생성회로(516)에서 출력되는 포트선택신호(DRVENPb<0:3>)에 의해 포트전달회로(518)의 출력 리드데이터(TXD_P<0:15>)가 출력된다.
즉, 본발명에 따른 리드회로는 리드커맨드(CASPRD)에 응답하여 4클럭(CLK)동안 토글링하는 리드클럭(LCLK)을 생성한다. 그리고, 리드클럭(LCLK)에 동기시켜 리드데이터(TXD_Pi<0:15)를 포트(PORT0~PORT3)에 전달하는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
이상에서 살펴본 바와 같이, 본 발명은 리드커맨드에 응답하여 4클럭동안 토글링하는 리드클럭을 생성하고, 이에 응답하여 포트에 리드데이터를 안정적으로 전달한다.
따라서, 멀티포트 메모리 장치가 안정적으로 리드동작을 수행할 수 있으며, 이에 따라 신뢰성 및 안정성 높은 멀티포트 메모리 장치를 획득할 수 있다.

Claims (61)

  1. 복수의 포트, 복수의 뱅크, 복수의 뱅크제어부를 구비하고, 모든 뱅크제어부가 모든 포트를 공유하며 데이터프레임을 통해 데이터를 전송하는 멀티포트 메모리 장치에 있어서,
    리드커맨드에 응답하여 4클럭동안 토글링하는 리드클럭을 생성하는 리드클럭 생성부; 및
    상기 리드클럭에 응답하여 상기 포트에 리드데이터를 전달하는 데이터전달부
    을 포함하는 멀티포트 메모리 장치.
  2. 제1항에 있어서,
    상기 멀티포트 메모리 장치는,
    상기 데이터프레임을 이용하여 컬럼어드레스신호를 생성하는 컬럼어드레스신호 생성부;
    상기 뱅크로부터 전달되는 리드데이터를 증폭하기 위한 I/O감지증폭기부;
    상기 I/O감지증폭기에서 증폭된 리드데이터를 저장하기 위한 파이프래치부;
    리드커맨드와 라이트커맨드에 응답하여 상기 I/O감지증폭기부를 제어하는 I/O감지증폭기제어부;
    상기 I/O감지증폭기제어부의 출력신호에 응답하여 상기 파이프래치부의 입력 을 제어하는 파이프래치입력제어부
    를 더 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  3. 제1항에 있어서,
    상기 리드클럭 생성부는,
    상기 뱅크에 접근하는 포트정보를 받아 각 포트에서 인가되는 18비트 단위의 병렬화데이터를 인가받아 데이터프레임화하는 RX수신부;
    상기 RX수신부를 통해 입력된 상기 데이터프레임을 디코딩하여 내부커맨드를 생성하는 커맨드디코더;
    상기 리드데이터를 뱅크제어부의 외부로 전달하기 위해 필요한 콘트롤신호의 소스(sorce)신호를 생성하는 리드데이터출력플래그신호 생성부; 및
    상기 파이프래치부에 저장된 64비트의 상기 리드데이터를 16비트씩 분할하여 순차적으로 상기 포트에 전달하기 위한 콘트롤신호를 생성하는 리드데이터출력제어부
    를 포함하는 멀티포트 메모리 장치.
  4. 제3항에 있어서,
    상기 리드데이터출력제어부는 상기 파이프래치부의 출력을 제어하기 위한 콘 트롤신호를 생성하는 파이프래치 출력제어부를 더 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  5. 제2항에 있어서,
    상기 데이터전달부는,
    상기 파이프래치부의 리드데이터를 임시저장하기 위한 데이터임시저장부; 및
    상기 데이터임시저장부의 리드데이터를 포트선택신호에 응답하여 상기 포트에 전달하기 위한 포트전달부
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  6. 제3항에 있어서,
    상기 리드데이터출력제어부는,
    상기 리드데이터출력플래그신호 생성부의 출력신호에 응답하여 리드클럭의 소스신호와 포트선택신호의 소스신호를 생성하는 초등제어신호 생성부;
    상기 초등제어신호 생성부의 출력신호에 응답하여 리드클럭를 생성하는 리드클럭생성부; 및
    상기 초등제어신호 생성부의 출력신호에 응답하여 포트선택신호를 생성하는 포트선택신호 생성부
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  7. 제3항에 있어서,
    상기 RX수신부는,
    포트선택신호에 응답하여 상기 각 포트에서 인가되는 병렬화데이터를 선택하는 먹스부; 및
    상기 먹스부의 출력신호를 클럭에 맞추어 전달하는 제1 플립플롭부를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  8. 제7항에 있어서,
    상기 먹스부는 각 포트에서 전달되는 병렬화데이터의 비트수에 대응되는 갯수만큼 구비되는 것을 특징으로 하는 멀티포트 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 플립플롭부는 각 포트에서 전달되는 병렬화 데이터의 비트수에 대응되는 갯수만큼 구비되는 것을 특징으로 하는 멀티포트 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 플립플롭부의 단위플립플롭회로는,
    상기 먹스부의 출력신호를 반전시키는 제1 인버터;
    상기 클럭에 응답하여 제1 인버터의 출력신호를 전달하는 제1 트랜스미션 게이트;
    상기 제1 트랜스미션 게이트의 출력신호를 래치하여 상기 데이터프레임을 출력하는 제1 래치회로;
    상기 제1 래치회로의 출력신호를 반전시키는 제2 인버터;
    상기 클럭에 응답하여 제2 인버터의 출력신호를 전달하는 제2 트랜스미션 게이트; 및
    상기 제2 트랜스미션 게이트의 출력신호를 래치하여 데이터프레임을 출력하는 제2 래치회로를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  11. 제3항에 있어서,
    상기 커맨드디코더는,
    액티브커맨드를 생성하는 액티브커맨드 생성회로;
    리드커맨드를 생성하는 리드커맨드 생성회로;
    라이트커맨드를 생성하는 라이트커맨드 생성회로;
    프리차지커맨드를 생성하는 프리차지커맨드 생성회로; 및
    리프레쉬커맨드를 생성하는 리프레쉬커맨드 생성회로를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  12. 제11항에 있어서,
    상기 리드커맨드 생성회로는,
    상기 데이터프레임의 액티브(ACT)비트를 반전시키는 제3 인버터;
    상기 데이터프레임의 커맨드(CMD)비트와 제3 인버터의 출력신호를 입력으로 하는 제1 낸드게이트;
    상기 데이터프레임의 라이트(WR)비트를 반전시키는 제4 인버터;
    상기 데이터프레임의 ESC비트를 반전시키는 제5 인버터;
    상기 데이터프레임의 리드(RD)비트와 제4 인버터의 출력신호와 제5 인버터의 출력신호를 입력으로 하는 제2 낸드게이트;
    상기 제1 낸드게이트와 제2 낸드게이트의 출력신호를 입력으로 하는 제1 노어게이트; 및
    상기 클럭과 제1 노어게이트의 출력신호를 입력으로 하여 리드커맨드를 출력하는 제3 낸드게이트를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  13. 제3항에 있어서,
    상기 리드데이터출력플래그신호 생성부는,
    상기 리드커맨드에 응답하여 생성되고, 리드데이터출력플래그신호 생성부의 스타팅신호를 생성하는 스타터회로;
    상기 클럭을 콘트롤신호로 상기 스타팅신호를 반클럭 시프팅 및 인버팅하여 순차적으로 활성화되는 신호를 생성하는 제2 플립플롭부; 및
    상기 제2 플립플롭부의 출력신호를 조합하여 리드데이터출력플래그신호를 리드데이터출력플래그신호 출력부
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  14. 제13항에 있어서,
    상기 스타터회로는,
    상기 자신의 출력신호인 스타팅신호를 반전시키는 제6 인버터;
    상기 제6 인버터의 출력신호와 상기 클럭을 입력으로 하는 제4 낸드게이트;
    상기 제4 낸드게이트의 출력신호를 게이트 입력으로 하는 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터;
    상기 리드커맨드를 게이트 입력으로 하는 제2 엔모스 트랜지스터;
    상기 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터의 출력신호를 래치하는 제3 래치회로;
    상기 클럭을 콘트롤신호로 제3 래치회로의 출력신호를 전달하는 제3 트랜스미션 게이트; 및
    상기 제3 트랜스미션 게이트의 출력신호를 래치하여 스타팅신호로 출력하는 제4 래치회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  15. 제13항에 있어서,
    상기 제2 플립플롭부는,
    상기 스타팅신호를 상기 클럭을 기준으로 반클럭 시프팅하고 반전시킨 제1 출력신호와 제1 출력신호를 상기 클럭을 기준으로 반클럭 시프팅하고 반전시킨 제2 출력신호를 생성하는 제1 단위플립플롭회로; 및
    상기 제2 출력신호를 상기 클럭을 기준으로 반클럭 시프팅하고 반전시킨 제3 출력신호와 제3 출력신호를 상기 클럭을 기준으로 반클럭 시프팅하고 반전시킨 제4 출력신호를 생성하는 제2 단위플립플롭회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 단위플립플롭회로는,
    상기 클럭을 콘트롤신호로 상기 스타팅신호를 전달하는 제4 트랜스미션 게이트;
    상기 제4 트랜스미션 게이트의 출력신호를 래치하여 제1 출력신호를 출력하는 제5 래치회로;
    상기 클럭을 콘트롤신호로 제5 래치회로의 출력신호를 전달하는 제5 트랜스미션 게이트; 및
    상기 제5 트랜스미션 게이트의 출력신호를 래치하여 제2 출력신호를 출력하는 제6 래치회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  17. 제15항에 있어서,
    상기 제2 단위플립플롭회로는,
    상기 클럭을 콘트롤신호로 제2 출력신호를 전달하는 제6 트랜스미션 게이트;
    상기 제6 트랜스미션 게이트의 출력신호를 래치하여 제3 출력신호를 출력하는 제7 래치회로;
    상기 클럭을 콘트롤신호로 제7 래치회로의 출력신호를 전달하는 제7 트랜스미션 게이트; 및
    상기 제7 트랜스미션 게이트의 출력신호를 래치하여 제4 출력신호를 출력하는 제8 래치회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  18. 제13항에 있어서,
    상기 리드데이터출력플래그신호 출력부는,
    상기 제2 출력신호를 반전시키는 제7 인버터;
    상기 제7 인버터의 출력신호와 상기 스타팅신호를 입력으로 하는 제5 낸드게이트;
    상기 제3 출력신호를 반전시키는 제8 인버터;
    상기 제2 출력신호와 제4 출력신호와 제8 인버터의 출력신호를 입력으로 하는 제6 낸드게이트;
    상기 제5 낸드게이트와 제6 낸드게이트의 출력신호를 입력으로 하는 제2 노어게이트; 및
    상기 제2 노어게이트의 출력신호를 반전시켜 리드데이터출력플래그신호로 출력하는 제8 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  19. 제6항에 있어서,
    상기 초등제어신호생성부는,
    상기 포트선택신호와 상기 리드데이터 출력플래그신호와 상기 리드커맨드신호를 입력받아 리드데이터가 순차적으로 전달되기 위한 제1 소스신호를 생성하는 최초신호생성회로;
    상기 제1 소스신호를 분할하여 제2 내지 5 소스신호를 생성하는 최초신호분할회로; 및
    상기 제1 내지 제5 소스신호를 리드커맨드 활성화후, CL신호(시스템클럭의 설정된 값만큼의 클럭사이클 후에 데이터가 출력되도록 정의하는 신호)를 콘트롤신호로 리드데이터가 순차적으로 전달되도록 제어하는 초등제어신호를 출력하는 초등제어신호출력부
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  20. 제19항에 있어서,
    상기 초등제어신호 생성회로는 상기 클럭을 반전시킨 반전클럭과 상기 클럭을 지연시킨 지연클럭에 의해 제어되는 것을 특징으로 하는 멀티포트 메모리 장치.
  21. 제20항에 있어서,
    상기 최초신호생성회로는,
    상기 리드데이터출력플래그신호를 반전시키는 제9 인버터;
    상기 제9 인버터의 출력신호와 상기 클럭을 입력으로 하는 제7 낸드게이트;
    상기 제7 낸드게이트의 출력신호를 지연시키는 제1 지연회로;
    상기 제7 낸드게이트의 출력신호와 제1 지연회로의 출력신호를 입력으로 하는 제3 노어게이트;
    상기 포트선택신호와 상기 리드커맨드를 입력으로 하는 제8 낸드게이트;
    상기 제8 낸드게이트의 출력신호를 반전시키는 제10 인버터;
    상기 제10 인버터의 출력신호를 반전시키는 제11 인버터;
    상기 제11 인버터의 출력신호를 지연시키는 제2 지연회로;
    상기 제11 인버터의 출력신호와 제2 지연회로의 출력신호와 제4 노어게이트의 출력신호를 입력으로 하는 제9 낸드게이트;
    상기 제9 낸드게이트의 출력신호를 게이트 입력으로 하는 제2 피모스 트랜지스터;
    상기 제10 인버터의 출력신호를 게이트 입력으로 하는 제3 피모스 트랜지스터와 제3 엔모스 트랜지스터;
    상기 제3 피모스 트랜지스터와 제3 엔모스 트랜지스터의 출력신호를 래치하는 제9 래치회로;
    상기 제9 래치회로 앞단에 위치하고, 리셋반전신호를 게이트 입력으로 하는 제4 피모스 트랜지스터;
    상기 지연클럭을 콘트롤신호로 제9 래치회로의 출력신호를 전달하는 제8 트랜스미션 게이트;
    상기 제8 트랜스미션 게이트의 출력신호를 래치하고, 리셋반전신호에 의해 리셋되는 제10 래치회로; 및
    상기 제10 래치회로의 출력신호를 반전시켜 제1 소스신호를 출력하는 제11 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  22. 제21항에 있어서,
    상기 최초신호분할회로는,
    상기 지연클럭과 상기 반전클럭을 콘트롤신호로 상기 제1 소스신호를 전달하여 제2 및 제3 소스신호를 생성하는 제3 단위플립플롭회로; 및
    상기 지연클럭과 상기 반전클럭을 콘트롤신호로 상기 제3 소스신호를 전달하여 제4 및 제5 소스신호를 생성하는 제4 플립플롭회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  23. 제22항에 있어서,
    상기 제3 단위플립플롭회로는,
    상기 반전클럭과 상기 지연클럭을 콘트롤신호로 제1 소스신호를 전달하는 제9 트랜스미션 게이트;
    상기 제9 트랜스미션 게이트의 출력신호를 래치하고, 리셋반전신호에 의해 리셋되는 제11 래치회로;
    상기 제11 래치회로의 출력신호를 반전시켜 제2 소스신호를 출력하는 제12 인버터;
    상기 반전클럭과 상기 지연클럭을 콘트롤신호로 제12 인버터의 출력신호를 전달하는 제10 트랜스미션 게이트; 및
    상기 제10 트랜스미션 게이트의 출력신호를 래치하는 제12 래치회로;
    상기 제12 래치회로의 출력신호를 반전시켜 제3 소스신호를 출력하는 제13 인버터를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  24. 제23항에 있어서,
    상기 제4 단위플립플롭회로는,
    상기 반전클럭과 상기 지연클럭을 콘트롤신호로 제3 소스신호를 전달하는 제11 트랜스미션 게이트;
    상기 제11 트랜스미션 게이트의 출력신호를 래치하고, 리셋반전신호에 의해 리셋되는 제13 래치회로;
    상기 제13 래치회로의 출력신호를 반전시켜 제4 소스신호를 출력하는 제14 인버터;
    상기 반전클럭과 상기 지연클럭을 콘트롤신호로 제14 인버터의 출력신호를 전달하는 제12 트랜스미션 게이트;
    상기 제12 트랜스미션 게이트의 출력신호를 래치하는 제14 래치회로; 및
    상기 제14 래치회로의 출력신호를 반전시켜 제5 소스신호를 출력하는 제15 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  25. 제24항에 있어서,
    상기 초등제어신호출력부는,
    상기 파이프래치부의 출력을 제어하는 상기 파이프래치 출력콘트롤신호의 소스신호를 출력하는 제1 출력회로;
    상기 리드클럭의 소스신호를 출력하는 제2 출력회로; 및
    상기 포트선택신호의 소스신호를 출력하는 제3 출력회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  26. 제25항에 있어서,
    상기 제1 출력회로는,
    상기 CL신호를 콘트롤신호로 제1 소스신호를 전달하는 제13 트랜스미션 게이트;
    상기 CL신호를 콘트롤신호로 제3 소스신호를 전달하는 제14 트랜스미션 게이트; 및
    제13 트랜스미션 게이트와 제14 트랜스미션 게이트의 출력신호를 반전시켜 파이프래치 출력콘트롤신호의 소스신호를 출력하는 제16 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  27. 제25항에 있어서,
    상기 제2 출력회로는,
    상기 CL신호를 콘트롤신호로 제2 소스신호를 전달하는 제15 트랜스미션 게이트;
    상기 CL신호를 콘트롤신호로 제4 소스신호를 전달하는 제16 트랜스미션 게이트; 및
    상기 제15 트랜스미션 게이트와 제16 트랜스미션 게이트의 출력신호를 반전시켜 상기 리드클럭의 소스신호를 출력하는 제17 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  28. 제25항에 있어서,
    상기 제3 출력회로는,
    상기 CL신호를 콘트롤신호로 제3 소스신호를 전달하는 제17 트랜스미션 게이트;
    상기 CL신호를 콘트롤신호로 제4 소스신호를 전달하는 제18 트랜스미션 게이트; 및
    상기 제17 트랜스미션 게이트와 제18 트랜스미션 게이트의 출력신호를 반전시켜 포트선택신호의 소스신호를 출력하는 제18 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  29. 제28항에 있어서,
    상기 리드클럭생성부는,
    상기 초등제어신호 생성부에서의 상기 리드클럭의 제1 소스신호와 상기 리드클럭의 제2 소스신호를 입력으로 하는 제7 낸드게이트;
    상기 초등제어신호 생성부에서의 상기 리드클럭의 제3 소스신호와 상기 리드클럭의 제4 소스신호를 입력으로 하는 제8 낸드게이트;
    상기 제7 낸드게이트와 제8 낸드게이트의 출력신호를 입력으로 하는 제4 노어게이트;
    상기 제4 노어게이트의 출력신호를 반전시키는 제19 인버터;
    상기 제19 인버터의 출력신호와 상기 클럭을 입력으로 하는 제9 낸드게이트; 및
    상기 제9 낸드게이트의 출력신호를 버퍼링하여 리드클럭을 생성하는 제20인버터와 제21 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  30. 제29항에 있어서,
    상기 포트선택신호 생성부는,
    상기 초등제어신호 생성부의 포트선택신호의 소스신호와 상기 클럭을 입력으로 하는 제10 낸드게이트; 및
    상기 제10 낸드게이트의 출력신호를 버퍼링하여 포트선택신호를 생성하는 제22 인버터와 제23 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  31. 제4항에 있어서,
    상기 파이프래치출력제어부는,
    하기의 시프트레지스터의 콘트롤신호를 생성하는 시프트레지스터 제어회로;
    순차적으로 활성화되는 복수의 소스신호를 생성하는 시프트레지스터; 및
    상기 소스신호를 입력받아 상기 파이프래치출력콘트롤신호를 출력하는 파이프래치출력콘트롤신호 출력부
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  32. 제31항에 있어서,
    상기 시프트레지스터 제어회로는,
    상기 초등제어신호생성부에서 출력된 상기 파이프래치출력콘트롤신호의 제1 소스신호 및 제2 소스신호를 입력으로 하는 제11 낸드게이트;
    상기 파이프래치 출력콘트롤신호의 제3 소스신호 및 제4 소스신호를 입력으로 하는 제12 낸드게이트;
    상기 제11 낸드게이트의 출력신호와 제12 낸드게이트의 출력신호를 입력으로 하는 제5 노어게이트;
    상기 제5 노어게이트의 출력신호를 반전시키는 제24 인버터;
    상기 제24 인버터의 출력신호와 상기 클럭을 입력으로 하는 제13 낸드게이트;
    상기 제13 낸드게이트의 출력신호를 반전시켜 상기 시프트레지스터의 제1 전달콘트롤신호를 출력하는 제25 인버터; 및
    상기 제25 인버터의 출력신호를 반전시켜 상기 시프트레지스터의 제2 전달콘트롤신호를 출력하는 제26 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  33. 제32항에 있어서,
    상기 시프트레지스터는 하나의 스타트플립플롭과 8개의 시프트플립플롭으로 이루어진 것을 특징으로 하는 멀티포트 메모리 장치.
  34. 제33항에 있어서,
    상기 시프트레지스터의 제1 플립플롭인 스타트플립플롭은,
    상기 제1 전달콘트롤신호와 상기 제2 전달콘트롤신호를 콘트롤신호로 제7 시프트플립플롭의 제8 시프트신호를 전달하는 제19 트랜스미션 게이트;
    상기 제19 트랜스미션 게이트의 출력신호를 래치하고, 제1 래치리셋신호에 의해 리셋되는 제1 리셋회로;
    상기 제1 리셋회로의 출력신호를 반전시키는 제24 인버터;
    상기 제1 전달콘트롤신호와 상기 제2 전달콘트롤신호를 콘트롤신호로 제24 인버터의 출력신호를 전달하는 제20 트랜스미션 게이트;
    상기 제20 트랜스미션 게이트의 출력신호를 래치하는 제2 래치회로; 및
    상기 제2 래치회로의 출력신호를 반전시켜 제1 시프트신호를 출력하는 제25 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  35. 제34항에 있어서,
    상기 제1 래치회로는,
    상기 제19 트랜스미션 게이트의 출력신호를 제1 입력으로, 제1 래치리셋신호를 제2 입력으로 하는 제5 노어게이트;
    상기 제5 노어게이트의 출력신호를 반전시켜 제5 노어게이트의 제1 입력으로 하기위한 제26 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  36. 제33항에 있어서,
    상기 제1 시프트플립플롭은,
    상기 제1 전달콘트롤신호와 상기 제2 전달콘트롤신호를 콘트롤신호로 상기 스타트플립플롭의 출력신호인 제1 시프트신호를 전달하는 제21 트랜스미션 게이트;
    상기 제21 트랜스미션 게이트의 출력신호를 래치하고 제2 래치리셋신호에 의해 리셋되는 제3 래치회로;
    상기 제3 래치회로의 출력신호를 반전시켜 제1 파이프래치 출력콘트롤신호의 제1 소스신호를 출력하는 제27 인버터;
    상기 제1 전달콘트롤신호와 상기 제2 전달콘트롤신호를 콘트롤신호로 제27 인버터의 출력신호를 전달하는 제22 트랜스미션 게이트;
    상기 제22 트랜스미션 게이트의 출력신호를 래치하는 제4 래치회로; 및
    상기 제4 래치회로의 출력신호를 반전시켜 제2 시프트신호를 출력하는 제28 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  37. 제36항에 있어서,
    상기 제3 래치회로는,
    상기 제21 트랜스미션 게이트의 출력신호를 제1 입력으로, 제2 래치리셋신호신호를 제2 입력으로 하는 제11 낸드게이트; 및
    상기 제11 낸드게이트의 출력신호를 반전시켜 제11 낸드게이트의 제1 입력으로 하기위한 제29 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  38. 제33항에 있어서,
    상기 파이프래치출력콘트롤신호 출력부는 상기 8개의 시프트플립플롭에 대응되는 개수로 구비되는 것을 특징으로 하는 멀티포트 메모리 장치의 뱅크제어부
  39. 제34항에 있어서,
    상기 제8 파이프래치출력콘트롤신호 출력부는,
    상기 제8 시프트플립플롭의 출력신호와 리셋반전신호를 입력으로 하는 제12 낸드게이트; 및
    상기 제12 낸드게이트의 출력신호를 버퍼링하여 제8 파이프래치출력콘트롤신호를 생성하는 제30 및 제31 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  40. 제2항에 있어서,
    상기 I/O감지증폭기제어부는,
    상기 리드커맨드와 라이트커맨드에 대응하는 I/O감지증폭기 콘트롤신호의 소스신호를 생성하는 BAYP생성회로; 및
    상기 BAYP생성회로의 출력신호에 응답하여 상기 I/O감지증폭기부를 제어하는 I/O감지증폭기제어회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  41. 제40항에 있어서,
    상기 BAYP생성회로는,
    상기 라이트커맨드와 리드커맨드를 입력으로 하는 제6 노어게이트;
    상기 제6 노어게이트의 출력신호와 하기 제14 낸드게이트의 출력신호를 입력으로 하는 제13 낸드게이트;
    상기 제13 낸드게이트의 출력신호를 지연시키는 제3 지연회로;
    상기 제3 지연회로의 출력신호를 반전시키는 제32 인버터;
    상기 제13 낸드게이트의 출력신호와 리셋신호와 제32 인버터의 출력신호를 입력으로 하는 제14 낸드게이트;
    상기 제32 인버터의 출력신호와 제13 낸드게이트의 출력신호를 입력으로 하는 제15 낸드게이트; 및
    상기 제15 낸드게이트의 출력신호를 반전시켜 BAYP신호를 생성하는 제33 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  42. 제2항에 있어서,
    상기 파이프래치입력제어부는,
    상기 파이프래치입력콘트롤신호의 소스신호를 입력받아 하기 플립플롭부의 콘트롤신호를 생성하는 플립플롭콘트롤신호 생성부;
    두 개의 단위플립플롭회로를 구비하고, 플립플롭콘트롤신호 생성부의 출력신호를 콘트롤신호로 타(他)플립플롭의 출력신호를 전달하는 플립플롭부; 및
    상기 플립플롭부의 출력신호를 파이프래치입력콘트롤신호의 소스신호와 조합하여 파이프래치 입력콘트롤신호를 출력하는 파이프래치입력콘트롤신호 출력부
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  43. 제42항에 있어서,
    상기 플립플롭콘트롤신호 생성부는,
    회로의 리셋동작을 위한 리셋반전신호를 반전시키는 제34 인버터;
    상기 제34 인버터의 출력신호를 반전시켜 지연리셋신호로 출력하는 제35 인버터;
    제35 인버터의 출력신호와 파이프래치입력콘트롤신호의 소스신호를 입력으로 하여 상기 플립플롭부의 제1 콘트롤신호를 출력하는 제16 낸드게이트; 및
    상기 제16 낸드게이트의 출력신호를 반전시켜 제2 콘트롤신호를 출력하는 제36 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  44. 제43항에 있어서,
    상기 플립플롭부는,
    상기 플립플롭콘트롤신호 생성부의 출력신호와 상기 지연리셋신호를 콘트롤 신호로 제6 단위플립플롭회로의 출력신호를 전달하는 제5 단위플립플롭회로; 및
    상기 플립플롭콘트롤신호 생성부의 출력신호와 상기 리셋신호를 콘트롤신호로 제5 단위플립플롭회로의 출력신호를 전달하는 제6 단위플립플롭회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  45. 제44항에 있어서,
    상기 제5 단위플립플롭회로는,
    상기 플립플롭콘트롤신호 생성부의 출력신호를 콘트롤신호로 제6 단위플립플롭회로의 출력신호를 전달하는 제23 트랜스미션 게이트;
    상기 제23 트랜스미션 게이트의 출력신호를 래치하고, 지연리셋신호에 응답하여 리셋하는 제5 래치회로;
    상기 제5 래치회로의 출력신호를 반전시키는 제37 인버터;
    상기 플립플롭콘트롤신호 생성부의 출력신호를 콘트롤신호로 제37 인버터의 출력신호를 전달하는 제24 트랜스미션 게이트;
    상기 제2 트랜스미션 게이트의 출력신호를 래치하는 제2 래치회로; 및
    상기 제5 래치회로의 출력신호를 반전시키는 제38 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  46. 제45항에 있어서,
    상기 제5 래치회로는,
    상기 제6 단위플립플롭회로의 출력신호를 제1 입력신호로, 지연리셋신호를 제2 입력신호로 하는 제17 낸드게이트; 및
    상기 제17 낸드게이트의 출력신호를 반전시켜 제17 낸드게이트의 제1 입력신호로 사용하기 위한 제39 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  47. 제45항에 있어서,
    상기 제6 단위플립플롭회로는,
    상기 플립플롭콘트롤신호 생성부의 출력신호를 콘트롤신호로 제1 플립플롭회로의 출력신호를 전달하는 제25 트랜스미션 게이트;
    상기 제25 트랜스미션 게이트의 출력신호를 래치하고, 리셋신호에 응답하여 리셋하는 제6 래치회로;
    상기 제6 래치회로의 출력신호를 반전시키는 제40 인버터;
    상기 플립플롭콘트롤신호 생성부의 출력신호를 콘트롤신호로 제40 인버터의 출력신호를 전달하는 제26 트랜스미션 게이트;
    상기 제26 트랜스미션 게이트의 출력신호를 래치하는 제7 래치회로; 및
    상기 제7 래치회로의 출력신호를 반전시키는 제41 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  48. 제47항에 있어서,
    상기 제6 래치회로는,
    상기 제5 단위플립플롭회로의 출력신호를 제1 입력신호로, 리셋신호를 제2 입력신호로 하는 제7 노어게이트; 및
    상기 제7 노어게이트의 출력신호를 반전시켜 제7 노어게이트의 제1 입력신호로 사용하기 위한 제42 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  49. 제48항에 있어서,
    상기 파이프래치입력콘트롤신호 출력부는,
    상기 파이프래치입력콘트롤신호의 소스신호와 제5 단위플립플롭회로의 출력신호를 조합하여 제1 파이프래치입력콘트롤신호로 출력하는 제1 파이프래치입력콘트롤신호출력부; 및
    상기 파이프래치입력콘트롤신호의 소스신호와 제6 단위플립플롭회로의 출력신호를 조합하여 제2 파이프래치입력콘트롤신호로 출력하는 제2 파이프래치입력콘트롤신호출력부
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  50. 제49항에 있어서,
    상기 제1 파이프래치입력콘트롤신호출력부는,
    상기 제5 단위플립플롭회로의 출력신호와 상기 파이프래치입력콘트롤신호의 소스신호를 입력으로 하는 제18 낸드게이트; 및
    상기 제18 낸드게이트의 출력신호를 드라이빙 하여 제1 파이프래치입력콘트롤신호로 출력하는 제43 인버터와 제44 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  51. 제50항에 있어서,
    상기 제2 파이프래치입력콘트롤신호출력부는,
    상기 제6 단위플립플롭회로의 출력신호와 상기 파이프래치입력콘트롤신호의 소스신호를 입력으로 하는 제19 낸드게이트; 및
    상기 제19 낸드게이트의 출력신호를 드라이빙 하여 제2 파이프래치입력콘트롤신호로 출력하는 제45 인버터와 제46 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  52. 제2항에 있어서,
    상기 컬럼어드레스선택부는 데이터프레임의 컬럼어드레스(COLUMN ADDRESS)비트를 통해 컬럼어드레스신호를 생성하는 회로인 것을 특징으로 하는 멀티포트 메모리 장치.
  53. 제52항에 있어서,
    상기 컬럼어드레스선택부는,
    라이트동작시 컬럼어드레스신호를 생성하는 라이트컬럼어드레스신호 생성부; 및
    리드동작시 컬럼어드레스신호를 생성하는 리드컬럼어드레스신호 생성부
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  54. 제53항에 있어서,
    상기 라이트컬럼어드레스신호 생성부는,
    상기 데이터프레임의 컬럼어드레스(COLUMN ADDRESS)비트를 전달하는 제27 트랜스미션 게이트;
    상기 제27 트랜스미션 게이트의 출력신호를 래치하는 제8 래치회로;
    상기 제8 래치회로의 출력신호를 반전시키는 제47 인버터;
    상기 제47 인버터의 출력신호를 게이트 입력으로 하는 제4 피모스 트랜지스터와 제5 엔모스 트랜지스터;
    상기 라이트신호를 반전시키는 제48 인버터;
    상기 제48 인버터의 출력신호를 게이트 입력으로 하는 제5 피모스 트랜지스터;
    상기 라이트신호를 게이트 입력으로 하는 제4 엔모스 트랜지스터; 및
    상기 제5 피모스 트랜지스터와 제4 엔모스 트랜지스터의 출력신호를 래치하여 컬럼어드레스신호로 출력하는 제9 래치회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  55. 제54항에 있어서,
    상기 리드컬럼어드레스신호 생성부는,
    상기 데이터프레임의 컬럼어드레스(COLUMN ADDRESS)비트를 게이트 입력으로 하는 제6 피모스 트랜지스터와 제6 엔모스 트랜지스터;
    상기 리드커맨드를 반전시키는 제49 인버터;
    상기 제49 인버터의 출력신호를 게이트 입력으로 하는 제7 피모스 트랜지스터;
    상기 리드커맨드를 게이트 입력으로 하는 제7 엔모스 트랜지스터; 및
    상기 제7 피모스 트랜지스터와 제7 엔모스 트랜지스터의 출력신호를 래치하여 컬럼어드레스신호로 출력하는 제10 래치회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  56. 제5항에 있어서,
    상기 포트전달부는 64비트의 리드데이터를 16비트씩 한번에 전달하기 위해 4개의 포트전달회로를 구비하는 것을 특징으로 하는 멀티포트 메모리 장치.
  57. 제56항에 있어서,
    상기 포트전달회로는,
    리드데이터와 포트선택신호를 입력으로 하는 제8 노어게이트;
    상기 제8 노어게이트의 출력신호를 반전시키는 제50 인버터;
    상기 제50 인버터의 출력신호를 게이트 입력으로 하여 선택되는 포트에 리드데이터를 전달하는 제8 피모스 트랜지스터;
    상기 포트선택신호를 반전시키는 제51 인버터;
    상기 리드데이터와 제51 인버터의 출력신호를 입력으로 하는 제20 낸드게이트;
    상기 제20 낸드게이트의 출력신호를 반전시키는 제52 인버터; 및
    상기 제52 인버터의 출력신호를 게이트 입력으로 하여 선택되는 포트에 리드데이터를 전달하는 제8 엔모스 트랜지스터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  58. 제5항에 있어서,
    상기 데이터임시저장부는,
    상기 파이프래치부에서 인가되는 리드데이터를 게이트입력으로 하는 제9 피모스 트랜지스터와 제9 엔모스 트랜지스터;
    상기 리드클럭을 반전시키는 제53 인버터;
    상기 제53 인버터의 출력신호를 게이트 입력으로 하는 제10 피모스 트랜지스터;
    상기 리드클럭의 출력신호를 게이트 입력으로 하는 제10 엔모스 트랜지스터;
    상기 제9 피모스 트랜지스터와 제9 엔모스 트랜지스터의 출력신호를 래치하는 제11 래치회로; 및
    상기 제11 래치회로의 출력신호를 드라이빙하여 상기 데이터를 출력하는 제54 인버터와 제55 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  59. 제2항에 있어서,
    상기 파이프래치부는 64비트의 리드데이터를 16비트씩 한번에 전달하기 위해 4개의 파이프래치회로를 구비하는 것을 특징으로 하는 멀티포트 메모리 장치.
  60. 제59항에 있어서,
    상기 제1 파이프래치회로는,
    제1 파이프래치입력콘트롤신호에 응답하여 리드데이터를 래치하고, 제1 파이프래치출력콘트롤신호에 응답하여 리드데이터를 출력하는 제1 단위파이프래치회로;
    제2 파이프래치입력콘트롤신호에 응답하여 리드데이터를 래치하고, 제5 파이프래치 출력콘트롤신호에 응답하여 리드데이터를 출력하는 제2 단위파이프래치회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  61. 제60항에 있어서,
    상기 제1 단위파이프래치회로는,
    상기 리드데이터를 게이트 입력으로 하는 제11 피모스 트랜지스터와 제11 엔모스 트랜지스터;
    상기 제1 파이프래치입력콘트롤신호를 반전시키는 제56 인버터;
    상기 제56 인버터의 출력신호를 게이트 입력으로 하는 제12 엔모스 트랜지스 터;
    상기 제56 인버터의 출력신호를 반전시키는 제57 인버터;
    상기 제57 인버터의 출력신호를 게이트 입력으로 하는 제12 피모스 트랜지스터;
    제11 피모스 트랜지스터와 제11 엔모스 트랜지스터의 출력신호를 래치하는 제12 래치회로;
    상기 제12 래치회로의 출력신호를 게이트 입력으로 하여 리드데이터를 출력하는 제13 피모스 트랜지스터와 제13 엔모스 트랜지스터;
    상기 제1 파이프래치출력콘트롤신호를 반전시키는 제58 인버터;
    상기 제58 인버터의 출력신호를 게이트 입력으로 하는 제14 엔모스 트랜지스터;
    상기 제58 인버터의 출력신호를 반전시키는 제59 인버터; 및
    상기 제59 인버터의 출력신호를 게이트 입력으로 하는 제14 피모스 트랜지스터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
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