KR20080010900A - 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 - Google Patents
비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20080010900A KR20080010900A KR1020060071573A KR20060071573A KR20080010900A KR 20080010900 A KR20080010900 A KR 20080010900A KR 1020060071573 A KR1020060071573 A KR 1020060071573A KR 20060071573 A KR20060071573 A KR 20060071573A KR 20080010900 A KR20080010900 A KR 20080010900A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrodes
- control gate
- semiconductor substrate
- storage node
- memory device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 238000003860 storage Methods 0.000 claims abstract description 56
- 230000000903 blocking effect Effects 0.000 claims description 18
- 230000005641 tunneling Effects 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 239000002159 nanocrystal Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 65
- 239000008186 active pharmaceutical agent Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H01L29/42352—
-
- H01L29/40114—
-
- H01L29/40117—
-
- H01L29/42336—
-
- H01L29/66825—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
고집적화가 가능한 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자에서, 복수의 제 1 스토리지 노드막들 및 제 1 제어 게이트 전극들은 반도체 기판 상에 형성된다. 복수의 제 2 스토리지 노드막들 및 제 2 제어 게이트 전극들은 복수의 제 1 제어 게이트 전극들의 인접한 둘 사이에 각각 배치되고, 복수의 제 1 제어 게이트 전극들의 하단 아래에 위치하도록 반도체 기판 내부로 리세스되어 각각 형성된다. 그리고, 복수의 비트 라인 영역들은 복수의 제 1 제어 게이트 전극들 및 복수의 제 2 제어 게이트 전극들을 가로질러 연속적으로 각각 신장하도록, 반도체 기판에 한정된다.
Description
도 1은 통상적인 비휘발성 메모리 소자의 일 예를 보여주는 회로도이고;
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 3은 도 2의 비휘발성 메모리 소자를 보여주는 평면도이고;
도 4는 도 2의 비휘발성 메모리 소자의 IV-IV'선에서 절취한 단면도이고;
도 5 및 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법을 보여주는 평면도들이고; 그리고
도 7 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
<도면의 부호에 대한 간단한 설명>
105...반도체 기판
120a, 120b...제 1 및 제 2 터널링 절연막
130a, 130b...제 1 및 제 2 스토리지 노드막
140a, 140b...제 1 및 제 2 블로킹 절연막
150a, 150b...제 1 및 제 2 제어 게이트 전극
160...비트 라인 영역들
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 리세스 타입의 제어 게이트 전극을 구비하는 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법에 관한 것이다.
최근 반도체 제품들의 소형화 및 고속화 추세로 인해, 이러한 반도체 제품들에 사용되는 비휘발성 메모리 소자는 더욱 고집적화되고 고속화되고 있다. 이에 따라, 종래 평면형 구조를 대신해서 입체형 구조를 갖는 비휘발성 메모리 소자가 도입되고 있다. 예를 들어, 입체형 구조의 비휘발성 메모리 소자는 반도체 기판 내부로 신장된 리세스-타입 제어 게이트 전극을 구비할 수 있다.
이러한 입체형 구조의 비휘발성 메모리 소자는 평면형 구조에 비해서 넓은 채널 면적을 갖게 되고, 그에 따라서 높은 동작 속도를 가질 수 있다. 이러한 동작 속도의 증가는 비휘발성 메모리 소자의 속도를 높일 수 있다.
하지만, 입체형 구조의 비휘발성 메모리 소자의 집적도의 증가는 한계가 있다. 왜냐하면, 입체형 구조의 비휘발성 메모리 소자에서 소오스 영역 및 드레인 영역과 같은 불순물 도핑 영역은 여전히 넓은 면적을 차지하고 있다. 특히, 집적도면에서 유리한 낸드-구조의 비휘발성 메모리 소자에서도, 소오스 영역 및 드레인 영역은 교차로 배열되어 넓은 면적을 차지하고 있어, 집적도의 증가에 제약이 되고 있다.
도 1은 통상적인 비휘발성 메모리 소자의 일 예를 보여주는 회로도이다.
도 1을 참조하면, 워드 라인들(WL)을 가로질러 비트 라인들(BL)이 배치된다. 메모리 트랜지스터들(Tm)의 소오스 및 드레인(미도시)은 비트 라인들(BL)들에 연결되고, 제어 게이트는 워드 라인에 연결된다. 예를 들어, 이러한 구조의 비휘발성 메모리 소자는 엔롬(NROM) 소자로 불릴 수 있다. 이러한 엔롬 소자에서 워드 라인들 사이에는 불순물 도핑 영역이 큰 면적을 차지하고 있어, 고집적화에 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위해 안출된 것으로서, 고집적화가 가능한 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자를 이용한 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자에서, 복수의 제 1 제어 게이트 전극들은 반도체 기판 상에 형성된다. 복수 의 제 2 제어 게이트 전극들은 상기 복수의 제 1 제어 게이트 전극들의 인접한 둘 사이에 각각 배치되고, 상기 복수의 제 1 제어 게이트 전극들의 하단 아래에 위치하도록 상기 반도체 기판 내부로 리세스되어 각각 형성된다. 복수의 제 1 스토리지 노드막들은 상기 반도체 기판 및 상기 복수의 제 1 제어 게이트 전극들 사이에 각각 개재된다. 복수의 제 2 스토리지 노드막들은 상기 반도체 기판 및 상기 복수의 제 2 제어 게이트 전극들 사이에 각각 개재된다. 그리고, 복수의 비트 라인 영역들은 상기 복수의 제 1 제어 게이트 전극들 및 상기 복수의 제 2 제어 게이트 전극들을 가로질러 연속적으로 각각 신장하도록, 상기 반도체 기판에 한정된다.
상기 본 발명의 일 측면에 따르면, 상기 복수의 비트 라인 영역들은 상기 반도체 기판에 불순물이 도핑된 영역일 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 비휘발성 메모리 소자는 상기 복수의 제 1 제어 게이트 전극들 각각 아래의 상기 반도체 기판의 표면 부근에 형성되고, 상기 복수의 비트 라인 영역들의 인접한 둘 사이에 한정된 복수의 제 1 채널 영역들; 및 상기 복수의 제 2 제어 게이트 전극들 각각을 둘러싸는 상기 반도체 기판의 표면 부근에 형성되고, 상기 복수의 비트 라인 영역들의 인접한 둘 사이에 한정된 복수의 제 2 채널 영역들을 더 포함 수 있다. 나아가, 상기 복수의 제 1 채널 영역들 및 복수의 제 2 채널 영역들은 서로 이격되게 배치될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 동작 방법은 상기 비휘발성 메모리 소자를 이용한 프로그램 방법을 포함한다. 상기 프로그램 단계는, 상기 복수의 제 1 및 제 2 제어 게이트 전극들의 적어도 하나 이상에 프로그램 전압을 인가하고, 상기 복수의 비트 라인 영역들의 인접한 둘 사이에 동작 전압을 인가하여 수행한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 반도체 기판에 복수의 트렌치들을 형성한다. 상기 복수의 트렌치들을 가로질러 연속적으로 각각 신장하도록 상기 반도체 기판에 복수의 비트 라인 영역들을 형성한다. 상기 복수의 트렌치들 사이의 상기 반도체 기판의 표면상에 복수의 제 1 스토리지 노드막들을 형성한다. 상기 복수의 트렌치들 내부의 상기 반도체 기판 상에 복수의 제 2 스토리지 노드막들을 형성한다. 상기 복수의 제 1 스토리지 노드막 상에, 복수의 제 1 제어 게이트 전극들을 형성한다. 그리고, 상기 복수의 제 1 제어 게이트 전극들의 하단 아래에 위치하고 상기 반도체 기판 내부로 리세스되도록 상기 복수의 제 2 스토리지 노드막들 상에 복수의 제 2 제어 게이트 전극들을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서 비휘발성 메모리 소자는 엔롬(NROM) 소자에 이용될 수 있다. 하지만 본 발명의 범위는 이러한 명칭에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고, 도 3은 도 2의 비휘발성 메모리 소자를 보여주는 평면도이고, 그리고 도 4는 도 2의 비휘발성 메모리 소자의 IV-IV'선에서 절취한 단면도이다.
도 2 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명한다. 비휘발성 메모리 소자는 복수의 제 1 제어 게이트 전극들(150a) 및 복수의 제 2 제어 게이트 전극들(150b)을 포함한다. 복수의 제 1 제어 게이트 전극들(150a) 및 반도체 기판(105) 사이에는 복수의 제 1 스토리지 노드막들(130a)이 각각 개재되고, 복수의 제 2 제어 게이트 전극들(150b) 및 반도체 기판(105) 사이에는 복수의 제 2 스토리지 노드막들(130b)이 각각 개재될 수 있다. 비트 라인 영역(160)들은 제 1 및 제 2 제어 게이트 전극들(150a, 150b)을 가로질러 신장하도록 반도체 기판(105)에 한정된다.
제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)은 서로 다른 높이를 갖도록 교대로 배열될 수 있다. 예를 들어, 제 1 제어 게이트 전극들(150a)의 인접한 둘 사이에 제 2 제어 게이트 전극들(150b)이 제 1 제어 게이트 전극들(150a)과 다른 높이로 각각 배치될 수 있다. 본 발명의 실시예들에서, 제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)의 수는 예시적이고, 본 발명의 범위를 제한하지 않는다. 예를 들어, 도 2는 비휘발성 메모리 소자의 셀영역을 나타낼 수 있고, 도 2의 왼쪽 트렌치(110) 내에도 제 2 제어 게이트 전극(150b)이 더 형성될 수 있다.
예를 들어, 제 1 제어 게이트 전극들(150a)은 반도체 기판(105) 상에 형성될 수 있고, 제 2 제어 게이트 전극들(150b)은 반도체 기판(105) 내부로 리세스되게 형성될 수 있다. 따라서, 제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)은 반도체 기판(105) 상에 단차를 갖도록 제공될 수 있다. 제 1 제어 게이트 전극들(150a)은 평면형(planar type) 제어 게이트 전극으로, 제 2 제어 게이트 전극들(150b)은 리세스형(recess type) 또는 트렌치형(trench type) 제어 게이트 전극으로 각각 불릴 수도 있다. 하지만, 이러한 명칭은 본 발명의 범위를 제한하지 않는다.
이 실시예의 비휘발성 메모리 소자에서, 제 1 및 제 2 제어 게이트 전극들(150a, 150b)은 워드 라인으로 이용될 수 있고, 이러한 제 1 및 제 2 제어 게이트 전극들(150a, 150b)을 제어함으로써 제 1 및 제 2 스토리지 노드막들(130a, 130b)에 데이터를 프로그램하고 소거할 수 있다. 반도체 기판(105)에 형성된 비트 라인 영역들(160)은 비트 라인으로 이용될 수 있다.
이 실시예의 비휘발성 메모리 소자의 셀영역에서, 제 1 및 제 2 제어 게이트 전극들(150a, 150b)의 사이 및 비트 라인 영역들(160)의 사이에는 소자분리막이 개재되지 않을 수 있다. 하지만, 이러한 셀영역 밖의 주변영역에는 소자분리막이 형성될 수도 있다. 제 1 및 제 2 제어 게이트 전극들(150a, 150b)의 하나와 비트 라인 영역들(160)의 인접한 한 쌍은 단위셀을 형성할 수 있다.
보다 구체적으로 보면, 반도체 기판(105)은 벌크 반도체 웨이퍼, 예컨대 실리콘 웨이퍼, 게르마늄 웨이퍼 또는 실리콘-게르마늄 웨이퍼를 포함할 수 있다. 다른 예로, 반도체 기판(105)은 벌크 반도체 웨이퍼 상에 반도체 에피층을 더 포함할 수도 있다. 제 1 및 제 2 스토리지 노드막들(130a, 130b)은 전하를 저장하기 위해, 실리콘 질화층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함할 수 있다. 제 1 및 제 2 제어 게이트 전극들(150a, 150b)은 폴리실리콘층, 금속층, 또는 금속 실리사이드층을 포함할 수 있다.
비트 라인 영역들(160)은 도 4에 도시된 바와 같이, 제 1 및 제 2 제어 게이트 전극들(150a, 150b)을 가로질러 연속되게 신장할 수 있다. 예를 들어, 비트 라인 영역들(160)은 반도체 기판(105)에 형성된 불순물 도핑 영역일 수 있다. 비트 라인 영역들(160)은 반도체 기판(105)과 다른 도전형의 불순물둘로 도핑될 수 있다. 예를 들어, 반도체 기판(105)이 p형인 경우, 비트 라인 영역들(160)은 n형 불순들로 도핑될 수 있다. 비트 라인 영역들(160)은 반도체 기판(105)의 표면으로부터 소정 깊이를 갖도록 형성될 수 있다.
선택적으로, 제 1 스토리지 노드막들(130a) 및 반도체 기판(105) 사이에는 복수의 제 1 터널링 절연막들(120a)이 개재되고, 제 1 스토리지 노드막들(130a) 및 제 1 제어 게이트 전극들(150a) 사이에는 복수의 제 1 블로킹 절연막들(140a)이 개재될 수 있다. 제 2 스토리지 노드막들(130b) 및 반도체 기판(105) 사이에는 복수의 제 2 터널링 절연막들(120b)이 개재되고, 제 2 스토리지 노드막들(130b) 및 제 2 제어 게이트 전극들(150b) 사이에는 복수의 제 2 블로킹 절연막들(140b)이 개재될 수 있다.
예를 들어, 제 1 및 제 2 터널링 절연막들(120a, 120b)은 전하의 터널링을 허용하는 절연막, 예컨대 산화막, 질화막 또는 고유전율막을 포함할 수 있다. 제 1 및 제 2 블로킹 절연막들(140a, 140b)은 적절한 절연막, 예컨대 산화막, 질화막 또는 고유전율막을 포함할 수 있다.
제 2 제어 게이트 전극들(150b)은 제 1 제어 게이트 전극들(150a)의 하단보다 아래에 배치될 수 있다. 이에 따라서, 제 1 및 제 2 제어 게이트 전극들(150a, 150b)이 전기적으로 연결되는 것이 방지될 수 있다. 복수의 제 1 채널 영역들(미도시)은 제 1 제어 게이트 전극들(150a) 각각 아래의 반도체 기판(105) 표면 부근에 형성되고 비트 라인 영역들(160) 사이에 각각 한정될 수 있다. 복수의 제 2 채널 영역들(미도시)은 제 2 제어 게이트 전극들(150b) 각각 아래의 반도체 기판(105) 표면 부근에 형성되고 비트 라인 영역들(160) 사이에 각각 한정될 수 있다. 상기 제 1 및 제 2 제어 게이트 전극들(150a, 150b)이 반도체 기판(105)의 수직으로 이격됨에 따라, 제 1 및 제 2 채널 영역들은 서로 이격되게 배치될 수 있다.
이러한 제 1 및 제 2 채널 영역들은 제 1 및 제 2 제어 게이트 전극들(150a, 150b)에 턴-온 전압이 인가된 경우, 비트 라인 영역들(160)들 사이에 전류의 흐름을 허용하는 채널로서 동작할 수 있다. 따라서, 비트 라인 영역들(160)은 소오스 영역 또는 드레인 영역으로 불릴 수도 있다.
이 실시예의 비휘발성 메모리 소자에서, 워드 라인들로 동작하는 제 1 및 제 2 제어 게이트 전극들(150a, 150b)은 반도체 기판(105)을 기준으로 수직으로 이격되고, 평면상으로는 거의 근접하게 형성될 수 있다. 따라서, 이 실시예의 비휘발성 메모리 소자의 단위셀이 차지하는 평면 면적은 통상적인 비휘발성 메모리 소자의 단위셀의 면적의 거의 절반에 가깝다. 따라서, 이 실시예의 비휘발성 메모리 소자 는 종래의 비휘발성 메모리 소자보다 약 2 배의 높은 집적도를 가질 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법을 보여주는 평면도들이다.
도 5를 참조하면, 제 1 제어 게이트 전극들(150a)의 하나에 프로그램 전압(VP)을 인가한다. 그리고, 비트 라인 영역들(160)의 인접한 둘 사이에 동작 전압(VDS)을 인가한다. 여기에서 선택된 두 비트 라인 영역들(160)들 및 하나의 제 1 제어 게이트 전극(150a)은 단위셀을 형성할 수 있다.
예를 들어, 선택된 단위셀의 아래쪽 비트 라인 영역(160)에 동작 전압(VDS)을 인가하고, 위쪽 비트 라인 영역(160)에 접지 전압을 인가한다. 이에 따라서, 두 비트 라인 영역들(160) 사이에 전류의 흐름이 유도된다. 전자(electron)는 아래쪽 비트라인 영역(160)에서 위쪽 비트 라인 영역(160)으로 가속되어 제 1 스토리지 노드막들(130a)의 아래쪽 빗금친 부분에 주입될 수 있다. 이러한 전자 주입 방식은 채널 열전자 주입법(channel hot electron injection; CHEI)이라고 불릴 수 있다.
도 6을 참조하면, 도 5의 프로그램 동작에서 동작 전압(VDS)의 방향을 반대로 하여 프로그램 동작을 수행한다. 즉, 선택된 단위셀의 아래쪽 비트 라인 영역(160)에 접지 전압을 인가하고, 위쪽 비트 라인 영역(160)에 동작 전압(VDS)을 인가한다. 이에 따라서, 위쪽 비트 라인 영역(160)에서 아래쪽 비트 라인 영역(160)으로 전류의 흐름이 유도되고, 전자는 반대로 아래쪽 비트 라인 영역(160)에서 위 쪽 비트 라인 영역(160)으로 가속되어 제 1 스토리지 노드막(130a)의 위쪽 빗금친 부분에 주입될 수 있다.
도 5 또는 도 6의 프로그램 동작을 단독으로 수행하면, 선택된 단위셀의 제 1 스토리지 노드막(130a)에 1 비트의 데이터를 프로그램할 수 있다. 도 5 및 도 6의 프로그램 동작을 모두 수행하면, 선택된 단위셀의 제 1 스토리지 노드막(130a)의 위쪽과 아래쪽을 분리하여 2 비트의 데이터를 프로그램할 수 있다. 나아가, 멀티레벨 셀(multi level cell; MLC) 동작 방식을 이용하면, 단위셀에 2 비트 이상의 데이터를 프로그램하는 것도 가능해진다.
도 5 및 도 6에서, 하나의 단위셀에 대한 프로그램 동작은 다른 단위셀에도 동일하게 적용될 수 있음은 자명하다. 나아가, 여러 단위셀에 동시에 프로그램 동작을 수행할 수도 있다. 예를 들어, 도 5 및 도 6에서는 한 쌍의 비트 라인 영역들(160)만을 선정하여 동작 전압(VDS)을 인가하였지만, 동시에 여러 쌍의 비트 라인 영역들(160)을 선택하여 동작 전압(VDS)을 인가하는 것도 가능하다. 또한, 도 5 및 도 6에는 하나의 제 1 제어 게이트 전극(150a)에 프로그램 전압(VP)을 인가하였지만, 다른 제 1 제어 게이트 전극들(150a) 또는 제 2 제어 게이트 전극들(150b)의 적어도 하나 이상에 프로그램 전압(VP)을 인가할 수도 있다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
도 7을 참조하면, 반도체 기판(105)에 복수의 트렌치들(110)을 형성한다. 트 렌치들(110)은 반도체 기판(105) 표면으로부터 소정 깊이를 가질 수 있다. 트렌치들(110)은 서로 이격되고 평행하게 신장할 수 있지만, 본 발명의 범위가 이에 제한되지는 않는다.
예를 들어, 트렌치들(110)은 포토리소그래피 기술을 이용하여 마스크 패턴(미도시)을 형성하고, 이 마스크 패턴을 식각 보호막으로 하여 반도체 기판(105)을 소정 깊이까지 식각하여 형성할 수 있다. 도 7에서 트렌치들(110)은 반도체 기판(105) 내부로 갈수록 폭이 좁아지게 도시되었으나, 이에 제한되지 않고 다양한 모양이 가능하다.
도 8을 참조하면, 트렌치들(110)을 가로질러 신장하는 복수의 비트 라인 영역들(160)을 형성한다. 예를 들어, 비트 라인 영역들(160)은 반도체 기판(105)에 반도체 기판(105)과 다른 도전형의 불순물들을 도핑하여 형성할 수 있다. 예를 들어, 반도체 기판(105)이 p형이면, 비트 라인 영역들(160)은 n형 불순물들로 도핑될 수 있다. 비트 라인 영역들(160)은 반도체 기판(105)의 위아래 방향으로 요동치는 파동 모양을 가질 수 있다. 예를 들어, 비트 라인 영역들(160)은 트렌치들(110)이 형성된 반도체 기판(105)의 표면 부근을 따라서 형성될 수 있고, 트렌치들(110)을 가로질러 연속되게 신장할 수 있다.
예를 들어, 비트 라인 영역들(160)에 불순물을 도핑하는 것은 이온 주입 방법 또는 플라즈마 도핑 방법을 이용할 수 있다. 이 경우, 이온 주입 또는 플라즈마 도핑 조건에 따라서, 비트 라인 영역들(160)의 깊이가 조절될 수 있다.
도 9를 참조하면, 복수의 제 1 및 제 2 스토리지 노드막들(130a, 130b) 및 그 위의 복수의 제 1 및 제 2 제어 게이트 전극들(150a, 150b)을 형성한다. 예를 들어, 제 1 스토리지 노드막들(130a) 및 제 1 제어 게이트 전극들(150a)은 트렌치들(110) 사이의 반도체 기판(105) 상에 형성하고, 제 2 스토리지 노드막들(130b) 및 제 2 제어 게이트 전극들(150b)은 반도체 기판(105) 내부로 리세스되게 트렌치들(110) 내부의 반도체 기판(105) 상에 형성될 수 있다. 제 2 스토리지 노드막들(130b) 및 제 2 제어 게이트 전극들(150b)은 트렌치들(110)을 부분적으로 채우도록 형성할 수 있다.
보다 구체적으로 예를 들면, 트렌치들(110) 사이의 반도체 기판(105) 상에 복수의 제 1 터널링 절연막들(120a)들을 형성하고, 트렌치들(110) 내부의 반도체 기판(105) 상에 복수의 제 2 터널링 절연막들(120b)을 형성한다. 이어서, 제 1 터널링 절연막들(120a) 상에 복수의 제 1 스토리지 노드막들(130b)을 형성하고, 제 2 터널링 절연막들(120b) 상에 복수의 제 2 스토리지 노드막들(130b)을 형성한다. 이어서, 제 1 스토리지 노드막들(130a) 상에 복수의 제 1 블로킹 절연막들(140a)을 형성하고, 제 2 스토리지 노드막들(130b) 상에 복수의 제 2 블로킹 절연막들(140b)을 형성한다. 그리고, 제 1 블로킹 절연막들(140a) 상에 복수의 제 1 제어 게이트 전극들(150a)을 형성하고, 제 2 블로킹 절연막들(140b) 상에 복수의 제 2 제어 게이트 전극들(150b)을 형성한다.
한편, 제 1 터널링 절연막들(120a), 제 1 스토리지 노드막들(130a), 제 1 블로킹 절연막들(140a) 및 제 1 제어 게이트 전극들(150a)은 각각 하나의 층으로 형성된 후, 포토리소그래피 및 식각 단계에 의해 동시에 또는 순차로 복수개로 분리 될 수 있다. 유사하게, 제 2 터널링 절연막들(120b), 제 2 스토리지 노드막들(130b), 제 2 블로킹 절연막들(140b) 및 제 2 제어 게이트 전극들(150b)은 각각 하나의 층으로 형성된 후, 포토리소그래피 및 식각 단계에 의해 동시에 또는 순차로 복수개로 분리될 수 있다.
예를 들어, 제 1 및 제 2 터널링 절연막(120a, 120b)들은 산화막, 질화막 또는 고유전율막을 포함할 수 있고, 열 산화법 또는 화학기상증착법을 이용하여 형성할 수 있다. 제 1 및 제 2 스토리지 노드막들(130a, 130b)은 실리콘 질화층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함할 수 있고, 예컨대, 화학기상증착법을 이용하여 형성할 수 있다. 제 1 및 제 2 블로킹 절연막들(140a, 140b)은 산화막, 질화막 또는 고유전율막을 포함할 수 있고, 예컨대 화학기상증착법을 이용하여 형성할 수 있다. 제 1 및 제 2 제어 게이트 전극들(150a, 150b)은 폴리실리콘층, 금속층 또는 금속 실리사이드층을 포함할 수 있고, 물리기상증착(PVD)법 또는 화학기상증착법을 이용하여 형성할 수 있다.
본 발명의 다른 실시예에서, 제 1 및 제 2 터널 절연막들(120a, 120b) 및 제 1 및 제 2 블로킹 절연막들(140a, 140b)은 다른 형태로 변형될 수 있다.
이어서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서, 배선 구조를 형성할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시 하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자에 따르면, 워드 라인들로 동작하는 제 1 및 제 2 제어 게이트 전극들(150a, 150b)은 반도체 기판을 기준으로 수직으로 이격되고, 평면상으로는 거의 근접하게 형성될 수 있다. 따라서, 이 실시예의 비휘발성 메모리 소자의 단위셀이 차지하는 평면 면적은 통상적인 비휘발성 메모리 소자의 단위셀의 면적의 거의 절반에 가깝다. 따라서, 이 실시예의 비휘발성 메모리 소자는 종래의 비휘발성 메모리 소자보다 약 2 배의 높은 집적도를 가질 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 동작 방법에 따르면, 선택된 하나의 단위셀에 1 비트 또는 2 비트 이상의 데이터를 프로그램할 수 있다.
Claims (18)
- 반도체 기판 상에 형성된 복수의 제 1 제어 게이트 전극들;상기 복수의 제 1 제어 게이트 전극들의 인접한 둘 사이에 각각 배치되고, 상기 복수의 제 1 제어 게이트 전극들의 하단 아래에 위치하도록 상기 반도체 기판 내부로 리세스되어 각각 형성된 복수의 제 2 제어 게이트 전극들;상기 반도체 기판 및 상기 복수의 제 1 제어 게이트 전극들 사이에 각각 개재된 복수의 제 1 스토리지 노드막들;상기 반도체 기판 및 상기 복수의 제 2 제어 게이트 전극들 사이에 각각 개재된 복수의 제 2 스토리지 노드막들; 및상기 복수의 제 1 제어 게이트 전극들 및 상기 복수의 제 2 제어 게이트 전극들을 가로질러 연속적으로 각각 신장하도록, 상기 반도체 기판에 한정된 복수의 비트 라인 영역들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 비트 라인 영역들은 상기 반도체 기판에 불순물이 도핑된 영역인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 복수의 비트 라인 영역들은 상기 반도체 기판의 수직 방향으로 요동치는 파동의 모양을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 복수의 비트 라인 영역들은 상기 반도체 기판과 다른 도전형의 불순물로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 복수의 제 1 제어 게이트 전극들 각각 아래의 상기 반도체 기판의 표면 부근에 형성되고, 상기 복수의 비트 라인 영역들의 인접한 둘 사이에 한정된 복수의 제 1 채널 영역들; 및상기 복수의 제 2 제어 게이트 전극들 각각을 둘러싸는 상기 반도체 기판의 표면 부근에 형성되고, 상기 복수의 비트 라인 영역들의 인접한 둘 사이에 한정된 복수의 제 2 채널 영역들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 5 항에 있어서, 상기 복수의 제 1 채널 영역들 및 복수의 제 2 채널 영역들은 서로 이격된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 제 1 스토리지 노드막들 및 상기 복수의 제 2 스토리지 노드막들은 실리콘 질화층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 복수의 제 1 스토리지 노드막들 및 상기 반도체 기판 사이에 개재된 복수의 제 1 터널링 절연막들;상기 복수의 제 2 스토리지 노드막들 및 상기 반도체 기판 사이에 개재된 복수의 제 2 터널링 절연막들;상기 복수의 제 1 스토리지 노드막들 및 상기 복수의 제 1 제어 게이트 전극들 사이에 개재된 복수의 제 1 블로킹 절연막들; 및상기 복수의 제 2 스토리지 노드막들 및 상기 복수의 제 2 제어 게이트 전극들 사이에 개재된 복수의 제 2 블로킹 절연막들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항의 비휘발성 메모리 소자를 이용하는 것으로서,상기 복수의 제 1 및 제 2 제어 게이트 전극들의 적어도 하나 이상에 프로그램 전압을 인가하고, 상기 복수의 비트 라인 영역들의 인접한 둘 사이에 동작 전압을 인가하는 프로그램 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
- 제 9 항에 있어서, 상기 복수의 비트 라인 영역들의 인접한 둘 사이에 상기 동작 전압을 인가하는 단계는,상기 복수의 비트 라인 영역들의 인접한 둘 사이에 어느 한 방향으로 상기 동작 전압을 인가하는 단계; 및상기 복수의 비트 라인 영역들의 인접한 둘 사이에 상기 어느 한 방향과 반대의 방향으로 상기 동작 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
- 제 10 항에 있어서, 상기 프로그램 단계는 상기 복수의 제 1 및 제 2 제어 게이트 전극들의 하나 및 상기 복수의 비트 라인 영역들의 인접한 둘로 이루어지는 단위셀에 적어도 2 비트 이상의 데이터를 프로그램하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
- 반도체 기판에 복수의 트렌치들을 형성하는 단계;상기 복수의 트렌치들을 가로질러 연속적으로 각각 신장하도록 상기 반도체 기판에 복수의 비트 라인 영역들을 형성하는 단계;상기 복수의 트렌치들 사이의 상기 반도체 기판의 표면상에 복수의 제 1 스토리지 노드막들을 형성하는 단계;상기 복수의 트렌치들 내부의 상기 반도체 기판 상에 복수의 제 2 스토리지 노드막들을 형성하는 단계;상기 복수의 제 1 스토리지 노드막 상에, 복수의 제 1 제어 게이트 전극들을 형성하는 단계; 및상기 복수의 제 1 제어 게이트 전극들의 하단 아래에 위치하고 상기 반도체 기판 내부로 리세스되도록 상기 복수의 제 2 스토리지 노드막들 상에 복수의 제 2 제어 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 12 항에 있어서, 상기 복수의 비트 라인 영역들을 형성하는 단계는 상기 반도체 기판과 다른 도전형의 불순물을 상기 반도체 기판에 도핑하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 13 항에 있어서, 상기 복수의 비트 라인 영역들은 상기 반도체 기판의 표면을 따라서 요동치는 파동의 모양을 갖도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 12 항에 있어서, 상기 복수의 제 2 제어 게이트 전극들은 상기 복수의 트렌치들을 부분적으로 매립하도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 12 항에 있어서, 상기 복수의 제 1 스토리지 노드막들을 형성하기 전에 상기 반도체 기판의 표면상에 복수의 제 1 터널링 절연막을 형성하는 단계; 및상기 복수의 제 1 스토리지 노드막들을 형성한 후, 상기 복수의 제 1 스토리지 노드막들 상에 복수의 제 1 블로킹 절연막들을 형성하는 단계를 더 포함하고, 상기 복수의 제 1 제어 게이트 전극들은 상기 복수의 제 1 블로킹 절연막들 상에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 12 항에 있어서, 상기 복수의 제 2 스토리지 노드막들을 형성하기 전에 상기 복수의 트렌치들에 의해 노출되는 상기 반도체 기판 상에 복수의 제 2 터널링 절연막을 형성하는 단계; 및상기 복수의 제 2 스토리지 노드막들을 형성한 후, 상기 복수의 제 2 스토리지 노드막들 상에 복수의 제 2 블로킹 절연막들을 형성하는 단계를 더 포함하고, 상기 복수의 제 2 게이트 전극들은 상기 복수의 제 2 블로킹 절연막들 상에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 12 항에 있어서, 상기 복수의 제 1 스토리지 노드막들 및 상기 복수의 제 2 스토리지 노드막들은 실리콘 질화층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060071573A KR20080010900A (ko) | 2006-07-28 | 2006-07-28 | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
| CNA200610171720XA CN101114654A (zh) | 2006-07-28 | 2006-12-19 | 非易失性存储装置及其操作和制造方法 |
| US11/724,290 US8017991B2 (en) | 2006-07-28 | 2007-03-15 | Non-volatile memory device and methods of operating and fabricating the same |
| JP2007164383A JP2008034825A (ja) | 2006-07-28 | 2007-06-21 | 不揮発性メモリ素子、その動作方法及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060071573A KR20080010900A (ko) | 2006-07-28 | 2006-07-28 | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080010900A true KR20080010900A (ko) | 2008-01-31 |
Family
ID=38985300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060071573A KR20080010900A (ko) | 2006-07-28 | 2006-07-28 | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8017991B2 (ko) |
| JP (1) | JP2008034825A (ko) |
| KR (1) | KR20080010900A (ko) |
| CN (1) | CN101114654A (ko) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707217B1 (ko) * | 2006-05-26 | 2007-04-13 | 삼성전자주식회사 | 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 및 그 제조 방법 |
| KR20080010900A (ko) | 2006-07-28 | 2008-01-31 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
| KR100763918B1 (ko) * | 2006-07-28 | 2007-10-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR20080035211A (ko) * | 2006-10-18 | 2008-04-23 | 삼성전자주식회사 | 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 |
| KR20090115288A (ko) * | 2008-05-01 | 2009-11-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| JP5388537B2 (ja) * | 2008-10-20 | 2014-01-15 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| JP5317664B2 (ja) * | 2008-12-17 | 2013-10-16 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| KR101587601B1 (ko) * | 2009-01-14 | 2016-01-25 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| US8395942B2 (en) * | 2010-05-17 | 2013-03-12 | Sandisk Technologies Inc. | Junctionless TFT NAND flash memory |
| US8399310B2 (en) | 2010-10-29 | 2013-03-19 | Freescale Semiconductor, Inc. | Non-volatile memory and logic circuit process integration |
| US8853796B2 (en) * | 2011-05-19 | 2014-10-07 | GLOBALFOUNDIERS Singapore Pte. Ltd. | High-K metal gate device |
| KR101115756B1 (ko) * | 2011-09-23 | 2012-03-06 | 권의필 | 고집적 프로그램이 가능한 비휘발성 메모리 및 그 제조 방법 |
| US8906764B2 (en) | 2012-01-04 | 2014-12-09 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
| KR101144443B1 (ko) * | 2012-03-13 | 2012-05-10 | 권의필 | 다층 메모리 셀들을 포함하는 비휘발성 메모리 및 그 제조방법 |
| US8951863B2 (en) | 2012-04-06 | 2015-02-10 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
| US9087913B2 (en) | 2012-04-09 | 2015-07-21 | Freescale Semiconductor, Inc. | Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic |
| US9111865B2 (en) | 2012-10-26 | 2015-08-18 | Freescale Semiconductor, Inc. | Method of making a logic transistor and a non-volatile memory (NVM) cell |
| CN104143552B (zh) * | 2013-05-07 | 2018-02-06 | 北京兆易创新科技股份有限公司 | 一种电子捕获存储单元 |
| US9006093B2 (en) | 2013-06-27 | 2015-04-14 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high voltage transistor integration |
| US9129996B2 (en) | 2013-07-31 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell and high-K and metal gate transistor integration |
| US8871598B1 (en) | 2013-07-31 | 2014-10-28 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology |
| US8877585B1 (en) | 2013-08-16 | 2014-11-04 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration |
| US9082837B2 (en) | 2013-08-08 | 2015-07-14 | Freescale Semiconductor, Inc. | Nonvolatile memory bitcell with inlaid high k metal select gate |
| US9252246B2 (en) | 2013-08-21 | 2016-02-02 | Freescale Semiconductor, Inc. | Integrated split gate non-volatile memory cell and logic device |
| US9082650B2 (en) | 2013-08-21 | 2015-07-14 | Freescale Semiconductor, Inc. | Integrated split gate non-volatile memory cell and logic structure |
| US9275864B2 (en) | 2013-08-22 | 2016-03-01 | Freescale Semiconductor,Inc. | Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates |
| US8932925B1 (en) | 2013-08-22 | 2015-01-13 | Freescale Semiconductor, Inc. | Split-gate non-volatile memory (NVM) cell and device structure integration |
| US8901632B1 (en) | 2013-09-30 | 2014-12-02 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology |
| US9136129B2 (en) | 2013-09-30 | 2015-09-15 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology |
| US9129855B2 (en) | 2013-09-30 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology |
| US9231077B2 (en) | 2014-03-03 | 2016-01-05 | Freescale Semiconductor, Inc. | Method of making a logic transistor and non-volatile memory (NVM) cell |
| US9472418B2 (en) | 2014-03-28 | 2016-10-18 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
| US9252152B2 (en) | 2014-03-28 | 2016-02-02 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
| US9112056B1 (en) | 2014-03-28 | 2015-08-18 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
| US9257445B2 (en) | 2014-05-30 | 2016-02-09 | Freescale Semiconductor, Inc. | Method of making a split gate non-volatile memory (NVM) cell and a logic transistor |
| US9379222B2 (en) | 2014-05-30 | 2016-06-28 | Freescale Semiconductor, Inc. | Method of making a split gate non-volatile memory (NVM) cell |
| US9343314B2 (en) | 2014-05-30 | 2016-05-17 | Freescale Semiconductor, Inc. | Split gate nanocrystal memory integration |
| US9166032B1 (en) * | 2014-06-24 | 2015-10-20 | Kabushiki Kaisha Toshiba | Non-volatile memory device |
| US11211399B2 (en) * | 2019-08-15 | 2021-12-28 | Micron Technology, Inc. | Electronic apparatus with an oxide-only tunneling structure by a select gate tier, and related methods |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179427A (en) * | 1989-06-13 | 1993-01-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with voltage stabilizing electrode |
| JPH06208796A (ja) | 1993-11-01 | 1994-07-26 | Hitachi Ltd | 半導体メモリ |
| KR100333275B1 (ko) * | 1999-05-20 | 2002-04-24 | 구본준, 론 위라하디락사 | 액정표시장치의 ｔｆｔ 및 그 제조방법 |
| US6936887B2 (en) * | 2001-05-18 | 2005-08-30 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
| KR20030025315A (ko) * | 2001-09-20 | 2003-03-29 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조방법 |
| US6925007B2 (en) * | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| JP2003298021A (ja) * | 2002-03-29 | 2003-10-17 | Seiko Epson Corp | 強誘電体薄膜の形成方法、強誘電体メモリならびに強誘電体メモリの製造方法、および半導体装置ならびに半導体装置の製造方法 |
| JP2005079165A (ja) * | 2003-08-28 | 2005-03-24 | Toshiba Corp | 不揮発性半導体記憶装置とその製造方法、電子カードおよび電子装置 |
| US6977412B2 (en) * | 2003-09-05 | 2005-12-20 | Micron Technology, Inc. | Trench corner effect bidirectional flash memory cell |
| KR100574353B1 (ko) * | 2004-02-13 | 2006-04-27 | 삼성전자주식회사 | 고체 촬상 장치 및 그 제조 방법 |
| JP4405412B2 (ja) * | 2005-03-02 | 2010-01-27 | 株式会社東芝 | 半導体集積回路 |
| US20060278913A1 (en) * | 2005-06-08 | 2006-12-14 | Micron Technology, Inc. | Non-volatile memory cells without diffusion junctions |
| TWI288462B (en) * | 2006-03-24 | 2007-10-11 | Powerchip Semiconductor Corp | One time programmable memory and the manufacturing method thereof |
| KR100763918B1 (ko) * | 2006-07-28 | 2007-10-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR20080010900A (ko) | 2006-07-28 | 2008-01-31 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
| KR20080048313A (ko) * | 2006-11-28 | 2008-06-02 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR101169396B1 (ko) * | 2006-12-22 | 2012-07-30 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 동작 방법 |
| KR20080069866A (ko) * | 2007-01-24 | 2008-07-29 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
| KR101314328B1 (ko) * | 2007-01-24 | 2013-10-01 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 동작 방법 |
-
2006
- 2006-07-28 KR KR1020060071573A patent/KR20080010900A/ko not_active Application Discontinuation
- 2006-12-19 CN CNA200610171720XA patent/CN101114654A/zh active Pending
-
2007
- 2007-03-15 US US11/724,290 patent/US8017991B2/en not_active Expired - Fee Related
- 2007-06-21 JP JP2007164383A patent/JP2008034825A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN101114654A (zh) | 2008-01-30 |
| JP2008034825A (ja) | 2008-02-14 |
| US8017991B2 (en) | 2011-09-13 |
| US20080023749A1 (en) | 2008-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20080010900A (ko) | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 | |
| US7602010B2 (en) | Multi-bit multi-level non-volatile memory device and methods of operating and fabricating the same | |
| US9153704B2 (en) | Nonvolatile memory device and method for fabricating the same | |
| US10600799B2 (en) | Memory device and low breakdown voltage transistor | |
| US10553607B1 (en) | Method of forming an array of elevationally-extending strings of programmable memory cells and method of forming an array of elevationally-extending strings of memory cells | |
| US8507973B2 (en) | Non-volatile memory device and method for fabricating the same | |
| US20170117287A1 (en) | Nonvolatile memory devices having single-layered gates and methods of fabricating the same | |
| JP2006049737A (ja) | 半導体装置 | |
| JP5576400B2 (ja) | フラッシュ・メモリ・デバイスおよびその製造方法 | |
| KR20060074231A (ko) | 트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법 | |
| US9214470B2 (en) | Non-volatile memory device with vertical memory cells and method for fabricating the same | |
| JP2019212857A (ja) | 半導体装置およびその製造方法 | |
| US11527630B2 (en) | Semiconductor device and method for fabricating the same | |
| KR20080048313A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US10777688B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2011066038A (ja) | 半導体記憶装置 | |
| US8476694B2 (en) | Memory cell, memory device and method for manufacturing memory cell | |
| KR100763918B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR100781290B1 (ko) | 플래쉬 메모리 소자 및 플래쉬 메모리 소자의 제조방법 | |
| JP2007281506A (ja) | 半導体装置 | |
| US20110175155A1 (en) | Nonvolatile semiconductor memory device | |
| US12142653B2 (en) | Semiconductor device | |
| US8143665B2 (en) | Memory array and method for manufacturing and operating the same | |
| KR100871982B1 (ko) | 플래시 메모리 셀 및 그 제조 방법 | |
| KR100660284B1 (ko) | 스플리트 게이트 구조를 가지는 비휘발성 기억 소자 및 그제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |