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KR20080002529A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20080002529A
KR20080002529A KR1020060061412A KR20060061412A KR20080002529A KR 20080002529 A KR20080002529 A KR 20080002529A KR 1020060061412 A KR1020060061412 A KR 1020060061412A KR 20060061412 A KR20060061412 A KR 20060061412A KR 20080002529 A KR20080002529 A KR 20080002529A
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insulating film
region
semiconductor device
capacitor
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이창구
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주식회사 하이닉스반도체
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Abstract

본 발명은 CMP 공정을 포함하는 반도체 소자 제조공정 중 반도체 구조물층 상부의 층간절연막을 평탄화하기 위한 CMP 공정시 웨이퍼 외곽영역에 근접한 부분의 반도체 구조물층과 외곽영역의 웨이퍼 상부 표면 간의 단차로 인해 반도체 구조물층 상부가 손상되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 반도체 구조물층이 형성된 제1 영역과 상기 반도체 구조물층이 형성되지 않은 제2 영역으로 정의된 웨이퍼를 제공하는 단계와, 상기 제2 영역에서 상기 반도체 구조물층의 높이보다 두꺼운 두께를 갖도록 상기 웨이퍼 상부 전면에 상기 반도체 구조물층을 덮는 층간절연막을 형성하는 단계와, 상기 제1 영역 및 상기 제2 영역 간의 상기 층간절연막 단차가 제거되도록 상기 반도체 구조물층 상부의 상기 층간절연막을 선택적으로 식각하여 상기 층간절연막을 평탄화하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
웨이퍼의 내부 영역, 웨이퍼의 외곽 영역, 라운딩, 층간절연막, 단차

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 일반적인 반도체 소자 제조공정시 외곽 영역에서의 라운딩화를 나타낸 SEM(Scanning Electron Microscope) 사진
도 2의 (a)는 도 1에 도시된 'A' 부위를 확대하여 도시한 SEM 사진.
도 2의 (b)는 도 1에 도시된 'B' 부위를 확대하여 도시한 SEM 사진.
도 3은 라운딩 처리된 웨이퍼의 외곽 영역에 인접한 부분과 라운딩 처리되지 않은 일반적인 웨이퍼 내부 영역 간에 발생하는 층간절연막의 두께 단차를 나타내기 위해 도시한 SEM 사진.
도 4는 도 3과 같이 발생된 층간절연막의 두께 단차로 인해 반도체 소자가 손상되는 것을 설명하기 위해 도시한 단면도.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 6은 실제로 도 5d의 공정을 거쳐 형성된 반도체 소자의 단면도를 도시한 SEM 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
50 : 웨이퍼
51 : 캐패시터
52 : 식각정지막
53, 53A, 53B : 층간절연막
55 : 포토레지스트
56 : 노광공정
55A : 포토레지스트 패턴
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 디램(DRAM) 소자 제조시 라운딩 처리되는 웨이퍼의 외곽 영역에서의 반도체 소자 제조방법에 관한 것이다.
디램(DRAM)과 같은 반도체 메모리 소자의 제조 공정에 있어서, 웨이퍼(wafer) 최 외곽의 패터닝(patterning) 문제는 계속되어 왔다. 예컨대, 노광공정, 식각공정, 박막 증착공정 및 화학기계적연마(CMP) 공정 진행시에는 웨이퍼의 외곽은 불균일하게 패터닝된다. 이는, 보통 식각공정 및 CMP 공정 진행시에는 베벨(bevel) 지역인 웨이퍼의 외곽 영역에서 이러한 식각 및 연마가 빨리 진행되기 때문이다. 특히, 식각공정시 사용되는 플라즈마(plasma)가 웨이퍼의 외곽 영역에 집중되는 분포 특성을 보이고, CMP 공정시에는 원심력에 의해 웨이퍼의 외곽 영역이 많이 연마되게 된다. 이에 따라, 웨이퍼의 외곽 영역은 반도체 소자 제조공정을 거치면서 자연스럽게 라운딩(ronding)처리 된다. 여기서, 라운딩 처리라 함은 노광공정시에 미리 외곽 영역이 개방되는 포토레지스트를 형성하고, 이를 통해 식각공정을 진행하여 외곽 영역의 웨이퍼 상부에 있는 박막을 제거하는 것을 말한다.
도 1은 이처럼 반도체 소자 제조공정시 외곽 영역에서의 라운딩화를 나타낸 SEM(Scanning Electron Microscope) 사진이다. 도 1을 참조하면, 비트라인이 형성된 웨이퍼의 외곽 영역이 라운딩화(R1)되어 있음을 알 수 있으며, 캐패시터가 형성된 웨이퍼의 외곽 영역 또한 라운딩화(R2)되어 있음을 알 수 있다.
도 2의 (a)는 도 1에 도시된 'A' 부위를 확대하여 도시한 SEM 사진이고, 도 2의 (b)는 도 1에 도시된 'B' 부위를 확대하여 도시한 SEM 사진이다.
도 3은 라운딩 처리된 웨이퍼의 외곽 영역에 인접한 부분과 라운딩 처리되지 않은 일반적인 웨이퍼 내부 영역 간에 발생하는 층간절연막의 두께 단차를 나타내기 위해 도시한 SEM 사진이다. 도 3의 (a)를 참조하면, 라운딩 처리된 웨이퍼의 외곽 영역에 근접하게 형성된 캐패시터(C) 상부로 존재하는 층간절연막의 두께가 1220Å임을 알 수 있고, 도 3의 (b)를 참조하면, 라운딩 처리되지 않은 웨이퍼의 내부 영역에서는 캐패시터(C) 상부로 존재하는 층간절연막의 두께가 3570Å임을 알 수 있다. 이러한 사항을 고려해 볼 때, 웨이퍼의 외곽 영역에 근접할 수록 층간절연막의 두께가 얇아짐을 알 수 있다.
도 4는 이러한 층간절연막의 두께 단차로 인해 발생되는 반도체 소자의 손상 을 설명하기 위해 도시한 단면도이다.
도 4에 도시된 바와 같이, 웨이퍼(40)의 외곽 영역과 근접한 부분에서는 캐패시터(41)와 같은 반도체 구조물층이 형성된 웨이퍼(40) 상부에 얇은 두께(H1)의 층간절연막(43)이 형성되는데, 이러한 층간절연막(43)은 웨이퍼의 외곽 영역에서 캐패시터(41)의 형성으로 인해 발생된 단차를 따라 형성된다. 이는, 웨이퍼의 외곽 영역에 근접하여 형성된 캐패시터(41)의 높이가 높아 외곽 영역의 웨이퍼 상부 표면 간의 큰 단차를 유발하기 때문이다. 따라서, 층간절연막(43)에도 캐패시터(41) 형성으로 인해 발생된 단차가 그대로 전사되어 후속 층간절연막(43)의 평탄화공정시 캐패시터(41) 상부의 층간절연막(43)이 모두 소실되어 캐패시터(41) 상부 표면이 손상('D' 부위 참조)을 입는 문제가 발생한다. 특히, 이러한 손상(D)은 반도체 구조물층의 형성으로 인해 단차가 발생된 지역에서 가장 집중되어 발생한다. 여기서, 설명되지 않은 도면 부호 '42'는 식각정지막이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, CMP 공정을 포함하는 반도체 소자 제조공정 중 반도체 구조물층 상부의 층간절연막을 평탄화하기 위한 CMP 공정시 웨이퍼 외곽영역에 근접한 부분의 반도체 구조물층과 외곽영역의 웨이퍼 상부 표면 간의 단차로 인해 반도체 구조물층 상부가 손상되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 반도체 구조물층이 형성된 제1 영역과 상기 반도체 구조물층이 형성되지 않은 제2 영역으로 정의된 웨이퍼를 제공하는 단계와, 상기 제2 영역에서 상기 반도체 구조물층의 높이보다 두꺼운 두께를 갖도록 상기 웨이퍼 상부 전면에 상기 반도체 구조물층을 덮는 층간절연막을 형성하는 단계와, 상기 제1 영역 및 상기 제2 영역 간의 상기 층간절연막 단차가 제거되도록 상기 반도체 구조물층 상부의 상기 층간절연막을 선택적으로 식각하여 상기 층간절연막을 평탄화하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 캐패시터의 형성이 완료된 웨이퍼를 제공하는 단계와, 상기 캐패시터가 형성되지 않은 영역에서 상기 캐패시터의 높이보다 두꺼운 두께를 갖도록 상기 웨이퍼 상부에 상기 캐패시터를 덮는 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 상기 캐패시터가 형성된 영역을 선택적으로 개방시키는 마스크 패턴을 형성하는 단계와, 상기 캐패시터 상부에서 상기 층간절연막이 일정 두께 잔류하도록 상기 마스크 패턴을 통해 노출된 상기 층간절연막을 식각하는 단계와, 상기 층간절연막을 평탄화하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명에서는 라운딩 처리된 웨이퍼의 외곽 영역에서 반도체 소자, 예컨대 캐패시터가 형성된 영역과 반도체 소자가 형성되지 않은 영역 간에 발생된 단차가 후속 층간절연막 증착시 그대로 전사됨에 따라 층간절연막의 평탄화시 반도체 소자 가 손상되는 것을 방지하기 위하여, 층간절연막 증착시 반도체 소자가 형성되지 않은 영역에서 상기 반도체 소자보다 높은 두께를 갖도록 그 증착 두께를 조절한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 설명의 편의를 위해 기존에 문제가 되는 웨이퍼의 외곽 영역만을 도시하기로 한다. 웨이퍼의 외곽 영역이란 전술한 바와 같이 베벨 지역으로, 반도체 소자를 제조하면서 웨이퍼가 라운딩 처리된 영역을 말하고, 웨이퍼의 내부 영역은 라운딩 처리가 이루어지지 않은 일반적인 영역을 말한다.
먼저, 도 5a에 도시된 바와 같이, 공지된 기술에 따라 웨이퍼(50) 상부에 반도체 구조물층인 캐패시터 형성공정을 진행하여 캐패시터(51)를 형성한다. 예컨대, 워드라인용 게이트 전극 및 비트라인 형성공정이 완료된 웨이퍼(50) 상부에 캐패시터의 하부전극, 유전체막 및 상부전극을 형성하여 캐패시터(51)를 완성한다. 바람직하게, 캐패시터(51)는 컨케이브(concave) 구조를 갖는다. 여기서, 'R' 부위는 웨이퍼의 외곽 영역과 외곽 영역에 근접하여 캐패시터(51)가 형성된 영역 간의 경계면에서 라운딩 처리되었음을 나타낸다.
이어서, 캐패시터(51)를 포함한 웨이퍼(50) 상부의 단차를 따라 식각정지막(52)을 형성한 후, 식각정지막(52)을 포함한 웨이퍼(50) 상부 전체에 두꺼운 두께의 층간절연막(ILD, Inter Layer Deilectric, 53)을 증착한다. 이때, 층간절연막(53)은 캐패시터(51) 형성으로 인해 발생된 단차를 완화시키기 위하여 충분히 두껍게 형성한다. 이를 위해서는, 캐패시터(51)의 높이보다 층간절연막(53)의 두께를 충분히 두껍게 하여 층간절연막(53)을 증착해야 한다. 예컨대, 캐패시터(51)의 높이가 15000~28000Å인 경우에는 층간절연막(53)을 18000~33000Å의 두께로 증착한다. 이는, 후속 층간절연막(53)의 평탄화시 손실되는 층간절연막(53)의 두께를 감안하여 증착하기 때문이다.
이어서, 도 5b에 도시된 바와 같이, 층간절연막(53) 상부의 단차가 제거되도록 층간절연막(53) 상부 전면에 포토레지스트(55)를 도포한다. 이때, 포토레지스트(55)는 네가티브(negative)형 포토레지스트로, 포지티브(positive)형 포토레지스트와는 반대로 빛이 조사된 부분에 패턴이 남게 되는 성질을 갖는다.
이어서, 노광 공정(56)을 실시하여 포토레지스트(55)의 일부 영역, 예컨대, 캐패시터(51)가 형성되지 않은 영역에만 빛을 조사한다.
이어서, 도 5c에 도시된 바와 같이, 현상공정을 실시하여 빛이 조사되지 않은 영역, 즉 캐패시터(51)가 형성된 영역의 포토레지스트(55, 도 5b 참조)를 선택적으로 제거한다. 이로써, 빛이 조사된 영역-캐패시터(51)가 형성되지 않은 영역-에만 포토레지스트 패턴(55A)이 남게 된다.
이어서, 도 5d에 도시된 바와 같이, 포토레지스트 패턴(55A, 도 5c 참조)을 마스크로 이용한 습식식각공정을 실시하여 층간절연막(53, 도 5c 참조)을 일정 두께 식각한다. 이후에는, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(55A)을 제거한다. 이로써, 일부 영역에서만 일정 두께 돌출된('A' 부위 참조) 구조의 층간절연막(53A)이 형성된다.
도 6은 실제로 도 5d의 공정을 거쳐 형성된 반도체 소자의 단면도를 도시한 SEM(Scanning Electron Microscope) 사진이다.
이어서, 도 5e에 도시된 바와 같이, 평탄화공정, 예컨대 화학기계적연마(CMP) 공정을 실시하여 층간절연막(53)을 평탄화한다. 이로써, 캐패시터(51)가 형성되지 않은 외곽 영역과 외곽 영역에 근접하여 캐패시터(51)가 형성된 영역 간의 단차로 인해 층간절연막(53)에도 이러한 단차가 그대로 전사되는 것을 방지할 수 있다.
또한, 캐패시터(51)가 형성되지 않은 외곽 영역에서 캐패시터(51)보다 더 높은 두께를 갖도록 층간절연막(53)을 증착하여, 포토레지스트 패턴(55A)을 이용한 식각공정시 캐패시터(51) 상부에서 층간절연막(53)이 일정 두께 잔류하도록 한다. 이를 통해, 평탄화공정 진행 후에도 캐패시터(51)의 상부로 층간절연막(53)이 일정 두께 잔류하므로 평탄화공정으로 인해 캐패시터(51)의 상부전극이 손상되는 문제를 해결할 수 있다.
본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 층간절연막 증착시 반도체 구보물층이 형성되지 않은 영역에서 상기 반도체 구조물층보다 높은 두께를 갖도록 그 증착 두께를 조절함으로써, 후속 층간절연막의 평탄화공정시 웨이퍼의 외곽 영역에 근접한 부분에서 반도체 구조물층의 일부가 손상되는 문제를 해결할 수 있다.

Claims (12)

  1. 반도체 구조물층이 형성된 제1 영역과 상기 반도체 구조물층이 형성되지 않은 제2 영역으로 정의된 웨이퍼를 제공하는 단계;
    상기 제2 영역에서 상기 반도체 구조물층의 높이보다 두꺼운 두께를 갖도록 상기 웨이퍼 상부 전면에 상기 반도체 구조물층을 덮는 층간절연막을 형성하는 단계; 및
    상기 제1 영역 및 상기 제2 영역 간의 상기 층간절연막 단차가 제거되도록 상기 반도체 구조물층 상부의 상기 층간절연막을 선택적으로 식각하여 상기 층간절연막을 평탄화하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 층간절연막을 평탄화하는 단계는,
    제1 영역을 선택적으로 개방시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 통해 노출된 상기 층간절연막을 식각하는 단계; 및
    화학기계적연마 공정을 실시하여 상기 층간절연막을 평탄화하는 단계
    를 포함하여 이루어지는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    상기 층간절연막 상에 포토레지스트를 도포하는 단계;
    상기 반도체 소자가 형성되지 않은 영역에 빛을 조사하는 노광공정을 실시하는 단계; 및
    상기 포토레지스트를 현상하여 상기 반도체 소자가 형성되지 않은 영역을 덮는 포토레지스트 패턴을 형성하는 단계
    를 포함하여 이루어지는 반도체 소자의 제조방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 층간절연막을 식각하는 단계는,
    상기 마스크 패턴을 마스크로 이용한 습식식각공정을 실시하여 이루어지는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 반도체 구조물층은 15000~28000Å의 높이로 형성하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 층간절연막은 18000~33000Å의 두께로 형성하는 반도체 소자의 제조방법.
  7. 캐패시터의 형성이 완료된 웨이퍼를 제공하는 단계;
    상기 캐패시터가 형성되지 않은 영역에서 상기 캐패시터의 높이보다 두꺼운 두께를 갖도록 상기 웨이퍼 상부에 상기 캐패시터를 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 상기 캐패시터가 형성된 영역을 선택적으로 개방시키는 마스크 패턴을 형성하는 단계;
    상기 캐패시터 상부에서 상기 층간절연막이 일정 두께 잔류하도록 상기 마스크 패턴을 통해 노출된 상기 층간절연막을 식각하는 단계; 및
    상기 층간절연막을 평탄화하는 단계
    를 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    상기 층간절연막 상에 포토레지스트를 도포하는 단계;
    상기 캐패시터가 형성되지 않은 영역에 빛을 조사하는 노광공정을 실시하는 단계; 및
    상기 포토레지스트를 현상하여 상기 캐패시터가 형성되지 않은 영역을 덮는 포토레지스트 패턴을 형성하는 단계
    를 포함하여 이루어지는 반도체 소자의 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 층간절연막을 식각하는 단계는,
    상기 마스크 패턴을 마스크로 이용한 습식식각공정을 실시하여 이루어지는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 캐패시터는 15000~28000Å의 높이로 형성하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 층간절연막은 18000~33000Å의 두께로 형성하는 반도체 소자의 제조방 법.
  12. 제 9 항에 있어서,
    상기 층간절연막의 평탄화는 화학기계적연마 공정을 실시하여 이루어지는 반도체 소자의 제조방법.
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KR101105789B1 (ko) * 2009-01-22 2012-01-17 주식회사 서원팰러스 조리용기의 뚜껑

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