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KR20070034438A - 스택된 다이 패키지의 제조 방법 - Google Patents

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KR20070034438A
KR20070034438A KR1020060092159A KR20060092159A KR20070034438A KR 20070034438 A KR20070034438 A KR 20070034438A KR 1020060092159 A KR1020060092159 A KR 1020060092159A KR 20060092159 A KR20060092159 A KR 20060092159A KR 20070034438 A KR20070034438 A KR 20070034438A
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KR
South Korea
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flip chip
die
base carrier
chip die
dies
Prior art date
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KR1020060092159A
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English (en)
Inventor
웨이 예우 로
Original Assignee
프리스케일 세미컨덕터, 인크.
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Publication date
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Abstract

스택된 다이 패키지(stacked die package;39)를 만드는 방법은, 베이스 캐리어(12) 상에 제1 플립 칩 다이(16)를 배치하는 단계, 베이스 캐리어(base carrier;12)에 제1 플립 칩 다이(16)를 전기적으로 접속하는 단계를 포함한다. 제2 플립 칩 다이(18)는 제1 플립 칩 다이(16)에 뒤를 맞대어 접착되고, 복수 개의 절연 와이어(20)로 베이스 캐리어(12)에 전기적으로 접속된다. 몰드 화합물(mold compound;36)은 제1과 제2 다이와 베이스 캐리어의 표면 상에 형성된다.
스택된 다이 패키지, 베이스 캐리어, 플립 칩 다이, 몰드 화합물, 다이 본딩 패드, 영역 어레이, 리드 프레임, 플립 칩 상호접속

Description

스택된 다이 패키지의 제조 방법{METHOD OF MAKING STACKED DIE PACKAGE}
도 1은 본 발명의 일 실시예에 따른 형성된 복수 개의 다이 스택들을 갖는 기판의 확대된 단면도이다.
도 2는 도 1의 다이 스택들 중의 하나의 확대된 평면도이다.
도 3은 본 발명의 일 실시예에 따른 다이 스택의 확대된 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 다이 스택이 확대된 평면도이다.
도 5는 본 발명의 일 실시예에 따른 복수 개의 스택된 다이 패키지들의 확대된 단면도이다.
도 6은 도 5의 스택된 다이 패키지들 중의 하나의 확대된 단면도이다.
도 7은 본 발명의 다른 실시예에 따라서 형성된 복수 개의 다이 스택들을 갖는 복수 개의 리드(lead) 프레임들의 확대된 단면도이다.
도 8은 몰드 화합물(mold compound)에 의해 캡슐화된 도 7의 다이 스택의 확대된 단면도이다.
도 9는 개별적인 스택된 다이 패키지들을 형성하기 위해 싱귤레이트(singulate)되는 도 8의 캡슐화되는 다이 스택의 확대된 단면도이다.
도 10은 도 9의 스택된 다이 패키지들 중의 하나의 확대된 단면도이다.
본 발명은 IC(Integrated Circuit)의 패키징에 관한 것이고, 더 구체적으로는, 스택된 다이(die) 패키지를 만드는 방법에 관한 것이다.
스택된 다이 패키지는 한 개의 패키지 내에 스택된 2 개 이상의 다이를 가져서 특성화된다. 한 개의 패키지 내에 2 개 이상의 다이의 스택킹은, 그것의 밑넓이(footprint)를 증가시키지 않고, 패키지의 기능적 통합을 증가시킨다. 현재, 스택된 다이 패키지의 다이는 통상적으로 와이어본드(wirebond) 다이 단독이거나, 또는 와이어본드 다이와 플립플롭 다이의 조합이다. 대부분의 공지된 스택된 플립플롭 패키지를 형성하는 방법들은 복잡하고 비용이 든다. 기존 방법들의 다른 단점은, 다이가 스택되는 시퀀스에서의 비유연성이다. 예를 들어, 일부 방법들은 다양한 크기의 다이가 맨 아래에 가장 큰 것으로부터 맨 위의 가장 작은 것으로 스택되도록 요구한다.
그러나, 플립 칩 상호접속의 사용과 연관된 이점들 때문에, 반도체 장치 제조자들은 현재 한 개의 패키지에 복수 개의 플립 칩 다이를 스택하는 방법들을 개발하고 있다. 단지 플립 칩 다이만으로 형성되는 스택된 패키지를 만드는 단순하고 비싸지 않은 방법을 갖는 것이 바람직할 것이다.
본 발명은 베이스 캐리어(base carrier) 상에 제1 플립 칩을 배치하는 단계, 및 제1 플립 칩 다이를 베이스 캐리어에 접속하는 단계를 포함하는 스택된 다이 패 키지를 만드는 방법을 제공한다. 제2 플립 칩 다이는 제1 플립 칩 다이에 뒤를 맞대서 접착되고, 복수 개의 절연 와이어들로 베이스 캐리어에 전기적으로 접속된다.
본 발명은 또한, 베이스 캐리어 상에 제1 플립 칩 다이를 배치하는 단계, 및 베이스 캐리어에 제1 플립 칩 다이를 전기적으로 접속하는 단계를 포함하는 스택된 다이 패키지를 만드는 방법을 제공한다. 본딩 패드들의 영역 어레이(area array)를 갖는 제2 플립 칩 다이는 제1 플립 칩 다이에 뒤를 맞대서 접착되고, 복수 개의 절연 와이어들로 베이스 캐리어에 전기적으로 접속된다.
본 발명은, 베이스 캐리어 상에 복수 개의 제1 플립 칩 다이를 배치하는 단계, 및 베이스 캐리어에 제1 플립 칩 다이를 전기적으로 접속하는 단계를 포함하는 복수 개의 스택된 다이 패키지들을 만드는 방법을 더 제공한다. 복수 개의 제2 플립 칩 다이는 제1 플립 칩 다이의 각각에 뒤를 맞대서 접착된다. 제2 플립 칩 다이는 복수 개의 절연 와이어들로 베이스 캐리어에 전기적으로 접속된다. 몰딩(molding) 동작은 제1과 제2 플립 칩 다이, 절연 와이어, 및 베이스 캐리어의 적어도 일부를 캡슐화하기 위해 수행된다.
첨부된 도면들과 연결하여 읽혀질 때, 다음의 본 발명의 양호한 실시예들의 상세한 설명이 더 잘 이해될 것이다. 본 발명은 예를 통해 설명될 것이고, 유사 참조 부호가 유사 소자를 나타내는, 첨부된 도면들에 의해 제한되지는 않는다. 도면들이 스케일링하기 위한 것이 아니고 본 발명을 이해하기 쉽게 단순화되었슴을 이해해야 할 것이다.
첨부된 도면들과 연관하여 아래 기재된 상세한 설명은 본 발명의 현재 양호한 실시예들을 설명하려고 의도되며, 본 발명이 실시될 수 있는 형태들을 이들에만 제한시켜 나타내려는 것은 아니다. 본 발명의 취지와 범위 내에 포함되려고 의도되는 다른 실시예들에 의해 동일한 또는 동격인 기능들을 달성할 수 있슴을 이해할 것이다. 도면들에서, 유사 부호들은 도면 전체에 걸쳐 유사 소자들을 나타내기 위해 사용된다.
도 1, 2, 및 5는 본 발명의 일 실시예에 따라서 복수 개의 스택된 다이 패키지들(10)을 만드는 방법을 나타내는 확대된 단면도들이다. 이하에 도 1을 참조하면, 형성된 복수 개의 다이 스택들(14)을 갖는 베이스 캐리어(12)가 도시된다. 각 다이 스택(14)은 베이스 캐리어(12) 상에 배치되어 전기적으로 접속된 제1 플립 칩 다이(16), 및 제1 플립 칩 다이(16)에 뒤를 맞대 접착된 제2 플립 칩 다이(18)를 포함한다. 제2 플립 칩 다이(18)는 복수 개의 절연 와이어들(20)로 베이스 캐리어(12)에 전기적으로 접속된다. 제2 다이(18)는 전체 패키지에 추가 IO 기능과 적용을 제공한다.
이 특정예에서, 베이스 캐리어(12)는, 예를 들어, MAP-BGA(Molded Array Process-Ball Grid Array) 기판이거나, 또는 PBGA(Single Strip Ball Grid Array) 기판과 같은 기판이다. 그러나, 당업자라면, 본 발명의 베이스 캐리어(12)가 기판에 제한되지 않음을 이해할 것이다. 베이스 캐리어(12)는, 예를 들어, 리드 프레임일 수 있다(아래 설명된, 도 6 내지 도 8에서 베이스 캐리어(152)를 참조).
도 1에 도시된 것처럼, 제1 플립 칩 다이(16)는 복수 개의 플립 칩 상호접 속(22)을 통해 베이스 캐리어(12)에 전기적으로 접속된다. 플립 칩 상호접속(22)은, 제1 플립 칩 다이(16)의 한면(상면) 상의 복수 개의 플립 칩 범프들을 베이스 캐리어(12) 상의 대응하는 복수 개의 본딩 패드들에 대해 배치하고, 그 분야에서 공지된 바와 같이, 플립 칩 범프들을 열 및/또는 진동을 가하여 베이스 캐리어(12) 상의 본딩 패드들에 제1 다이(16) 상의 플립 칩 범프들을 전기적으로 결합시켜서 형성된다. 제1 플립 칩 다이가 베이스 캐리어(12)에 전기적으로 결합된 후에, 리플로우(reflow)가 수행되는 것이 바람직하다.
제2 플립 칩 다이(18)는, 당업자에게 알려진 것처럼, 테이프 또는 에폭시와 같은 접착 재료(24)로 제1 플립 칩 다이의 각각에 접착된다. 이 특정예에서, 제1과 제2 플립 칩 다이(16, 18)는 실질적으로 동일한 길이와 너비를 갖는다. 그러나, 본 발명이 그런 다이 스택킹 시퀀스에만 제한되지는 않음을 이해할 것이다. 다른 실시예들에서, 제2 플립 칩 다이(18)는 제1 플립 칩 다이(16)보다 어느 정도 더 크거나 또는 더 작을 것이다(아래 설명된 도 3과 도 4를 참조). 본 발명은 다양한 스택킹 시퀀스들을 포함하는 그것의 능력으로 스택된 다이 패키지의 디자인에서 유연성을 갖게 된다. 통상적 제1과 제2 플립 칩 다이 크기는 4mm x 4mm 내지 12mm x 12mm의 범위일 것이다. 그러나, 맨 위와 맨 아래 다이(16, 18)는 플립 칩 QFN 다이의 경우에 1mm2만큼 작고, 프로세서 다이인 경우에 20mm2까지 클 수 있다. 제1과 제2 플립 칩 다이(16, 18)는 또한 동일한 두께를 가질 수 있지만, 이것이 필수 사항은 아니다. 요구된 최종 패키지 아우트라인 두께에 따라, 제1과 제2 플립 칩 다이(16, 18)는 약 2mils(뒷면이 갈아짐) 내지 약 30mils(전체 와이퍼 두께)의 범위의 두께를 가질 것이다. 제1과 제2 플립 칩 다이(16, 18)의 각각은, 프로세스 칩, ASIC(application specific integrated circuit) 등과 같이, 당업자들에게 잘 알려진 유형의 것이고, 이들 구성요소들의 추가 설명은 본 발명의 완전한 이해를 위해 필요치는 않다.
절연 와이어(20)는 전기적 절연 재료로 코팅되는 도전성 코어(conductive core)를 포함한다. 도전성 코어는 금 또는 구리를 포함하는 곳이 바람직하고, 한편 전기 절연 재료는 유기적 절연 코팅이고, 약 1.5μm 내지 2.0μm의 두께를 갖는 것이 바람직하다. 도 1에 도시된 바와 같이, 와이어(20)는 서로 겹칠 것이다. 그러나, 와이어(20)가 절연되므로, 와이어(20)는 단락시키지 않고 서로 겹칠 수 있다. 그러므로, 각 제2 플립 칩 다이(18)의 전체 표면은, 예를 들어, 영역 어레이 와이어 본딩으로, 상호접속을 형성하기 위해 사용될 수 있다.
이하에 도 2를 참조하여, 도 1의 다이 스택들(14) 중의 하나의 확대된 평면도가 도시된다. 도 2에 도시된 것처럼, 제2 플립 칩 다이(18)는 제2 플립 칩 다이(18)의 주변을 따라 위치된 복수 개의 다이 본딩 패드들(30)을 포함한다. 그러나, 본 발명이 제2 플립 칩 다이(18) 상의 다이 본딩 패드들(30)의 배열에 의해 제한되지 않는다는 것을 이해할 것이다. 다른 실시예들에서, 다이 본딩 패드(30)는 영역 어레이에 놓여질 수 있다. 절연 와이어(20)의 제1 단자들은 제2 플립 칩 다이(18)의 다이 본딩 패드(30) 상에 형성된 복수 개의 범프들에 본딩되고, 한편 절연 와이어(20)의 제2 단자들(32)은 베이스 캐리어(12) 상의 각각의 트레이 스(trace) 또는 본딩 패드에 본딩된다. 다른 실시예들에서, 절연 와이어(20)의 제1 단자는 제2 플립 칩 다이(18)의 다이 본딩 패드(30)에 직접 본딩되어서, 제2 플립 칩 다이(18)가 범프를 갖져야 하는 필요를 없앤다. 범프가 없는 플립 칩 다이의 사용은 제조 비용을 감소시킨다.
도 3과 도 4는 도 2의 다이 스택과는 상이한 스택 시퀀스를 갖는 다이 스택(40, 60)의 확대된 평면도들이다.
이하에 도 3을 참조하면, 다이 스택(40)은 더 큰 제1 플립 칩 다이(44) 상에 스택된 더 작은 제2 플립 칩 다이(42)를 갖는다. 제1 플립 칩 다이(44)는, 점선으로 도시된 바와 같이, 복수 개의 플립 칩 상호접속(48)을 통해 베이스 캐리어(46)에 전기적으로 접속되고, 한편 제2 플립 칩 다이(42)는 복수 개의 절연 와이어(50)를 통해 베이스 캐리어(46)로 전기적으로 접속된다. 절연 와이어(50)의 제1 단자는 제2 플립 칩 다이(42)의 각 다이 본딩 패드 상의 각 범프(52)에 본딩되고, 한편 절연 와이어(50)의 제2 단자는 베이스 캐리어(46) 상에 각 트레이스 또는 본딩 패드(54)에 본딩된다.
이하에 도 4를 참조하면, 다이 스택(60)은 더 작은 제1 플립 칩 다이(64) 상에 스택되는 더 큰 제2 플립 칩 다이(62)를 갖는다. 제1 플립 칩 다이(64)는 복수 개의 플립 칩 상호접속(68)(접선으로 도시됨)을 통해 베이스 캐리어(66)로 전기적으로 접속되고, 한편 제2 플립 칩 다이(62)는 복수 개의 절연 와이어(70)를 통해 베이스 캐리어(66)에 전기적으로 접속된다. 절연 와이어(70)의 제1 단자는 제2 플립 칩 다이(62)의 각 다이 본딩 패드 상의 각 범프(72)에 본딩되고, 한편 절연 와 이어(70)의 제2 단자는 베이스 캐리어(66)의 각 트레이스 또는 본딩 패드(74)에 본딩된다.
이하에 도 5를 참조하면, 도 1의 스택된 다이 패키지(10)가 도시된다. 몰딩 동작은, 일반적으로 반도체 패키징에 사용되는 것처럼, 에폭시 몰딩 화합물과 같은 몰드 화합물(36)로 제1과 제2 플립 칩 다이(16, 18), 절연 와이어(20), 및 베이스 캐리어(12)의 적어도 일부를 캡슐화하는 스택된 다이 패키지(10) 상에 수행된다. 복수 개의 땜납 볼들(solder balls;38)은 땜납 페이스트 스크린 프린팅 방법(solder paste screen printing method)을 사용하거나, 용제(flux)에 의해, 또는 이 분야에 공지된 다른 접착법에 의해 베이스 캐리어(12)에 접착될 수 있다. 다이 스택(14)의 인접한 것들은, 예를 들어, 소 싱귤레이션(saw singulation)과 같은 싱귤레이션 동작을 수행하여 수직선 A-A, B-B, 및 C-C를 따라 분리되어 개별적으로 스택된 다이 패키지(10)를 형성한다. 이 특정예에서, 베이스 캐리어(12)에 땜납 볼(38)을 접착한 후 싱귤레이팅 동작이 수행된다. 그러나, 당업자라면, 베이스 캐리어(12)에 땜납 볼(38)을 접착하기 전에 싱귤레이션 동작이 또한 수행될 수 있슴을 이해할 것이다.
도 6은 상술된 공정에 따라 형성된 스택된 다이 패키지(39)의 확대된 단면도이다. 스택된 다이 패키지(39)는 뒤를 맞대서 스택되고 접착 재료(24)로 서로 접착되는 제1과 제2 플립 칩 다이(16, 18)를 포함한다. 제1 플립 칩 다이(16)는 플립 칩 상호접속(즉, 땜납 범프)(22)으로 기판(12)에 전기적으로 접속된다. 제2 플립 칩 다이(18)는 절연 와이어(20)로 기판(12)에 전기적으로 접속된다. 절연 와이 어(20)는 제2 플립 칩 다이(18)의 표면 상에 형성된 땜납 범프(23)의 한 단자에 본딩되거나, 또는 땜납 범프가 없이 플립 칩 패드에 직접 본딩된다. 제1과 제2 스택된 플립 칩 다이(16, 18), 절연 와이어(20), 및 기판(12)의 표면은 몰드 화합물(36)로 덮여진다. 땜납 볼(38)은 기판(12)의 아래면에 접착되어 스택된 다이 패키지(39)가 다른 전기 구성요소에 접속되도록 한다.
도 7 내지 도 9는 본 발명의 다른 실시예에 따른 복수 개의 스택된 다이 패키지들을 만드는 방법을 나타내는 확대된 단면도들이다.
이하에 도 7를 참조하면, 형성된 복수 개의 다이 스택(82)을 갖는 베이스 캐리어(80)가 도시된다. 각 다이 스택(82)은 베이스 캐리어(12) 상에 배치되어 전기적으로 접속된 제1 플립 칩 다이(84), 및 제1 플립 칩 다이(84)에 뒤로 맞대서 접착된 제2 플립 칩 다이(86)를 포함한다. 제2 플립 칩 다이(86)는 복수 개의 절연 와이어(88)로 베이스 캐리어(80)에 전기적으로 접속된다.
이 특정예에서, 베이스 캐리어(80)는, 예를 들어, QFN(Quad Flat No-Lead) 리드 프레임과 같은 리드 프레임이다. 리드 프레임(80)은 리드 프레임들의 어레이로 제공된다. 예를 들어, 몰드 마스킹 테이프와 같은 테이프(90)가 베이스 캐리어(12)의 한 면에 접착된다. 제1 플립 칩 다이(84)는 복수 개의 플립 칩 상호접속(92)을 통해 베이스 캐리어(12)에 전기적으로 접속된다. 플립 칩 상호접속(92)은 베이스 캐리어(12) 상의 복수 개의 리드(도시 생략)에 대해 제1 플립 칩 다이(84) 상에 복수 개의 플립 칩 범프(도시 생략)를 배치하여, 플립 칩 범프에 열을 가하여, 제1 플립 칩 다이(84)와 베이스 캐리어(80) 사이의 플립 칩 상호접속(92) 을 형성한다.
제2 플립 칩 다이(86)는, 당업자에게 잘 알려진 것처럼, 테이프 또는 에폭시와 같은 접착 재료(94)로 제1 플립 칩 다이(84)의 각각의 것들에 접착된다. 이 특정예에서 제1과 제2 플립 칩 다이(84, 86)가 실질적으로 동일한 길이와 너비를 갖지만, 본 발명이 그런 다이 스택킹 시퀀스에만 제한되지는 않음을 이해할 것이다. 이미 언급된 것처럼, 제2 플립 칩 다이(86)는 제1 플립 칩 다이(84)보다 어느 정도 작거나 또는 클 수 있다. 통상적 제1과 제2 플립 칩 다이 크기는 1mm x 1mm 내지 20mm x 20mm의 범위를 가질 수 있다. 제1과 제2 플립 칩 다이(84, 86)는 또한 동일 두께를 가질 수 있으나, 이것이 필수 사항이 아니다. 요구된 최종 패키지 아우트라인 두께에 따라, 제1과 제2 플립 칩 다이(84, 86)는 약 2mils 내지 약 30mils의 범위의 두께를 가질 것이다. 제1과 제2 플립 칩 다이(84, 86)의 각각은 당업자에게 잘 알려진 유형의 것들이어서, 본 발명의 완전한 이해를 위해 이들 구성요소들의 추가 설명이 요구되지는 않는다.
이 특정예에서, 절연 와이어(88)의 제1 단자는 제2 플립 칩 다이(86)의 각 다이 본딩 패드(도시 생략) 상의 각 범프에 본딩되고, 한편 절연 와이어(88)의 제2 단자는 베이스 캐리어(80)에 본딩된다. 이전에 논의된 바와 같이, 절연 와이어(88)의 제1 단자는, 다른 실시예들에서, 제2 플립 칩 다이(86)의 각 다이 본딩 패드에 직접 본딩된다. 각 제2 플립 칩 다이(86)의 다이 본딩 패드는 영역 어레이에 놓여지거나, 또는 제2 플립 칩 다이(86)의 주변을 따라 위치될 수 있다. 도 7에 도시된 바와 같이, 와이어(88)의 적어도 하나가 다른 것에 겹친다. 그러나, 이 전에 논의된 것처럼, 와이어(88)가 절연되었으므로, 와이어(88)의 겹침이 단락을 일으키지는 않는다. 절연된 와이어(88)는 전기적 절연 재료로 코팅된 도전성 코어를 포함한다. 전술된 바와 같이, 도전성 코어는 금 또는 구리를 포함하는 것이 바람직하고, 한편 전기 절연 재료는 유기 절연 코팅이고, 약 0.5μm 내지 2.0μm의 두께를 갖는 것이 바람직하다.
이하에 도 9를 참조하면, 도 7의 다이 스택(82)은 반도체 패키징에 일반적으로 사용되는 바와 같이, 에폭시 몰딩 화합물과 같은 몰드 화합물(98)에 의해 캡슐화된다. 더 구체적으로, 몰딩 동작은 몰드 화합물(98)로, 제1과 제2 플립 칩 다이(84, 86), 절연 와이어(88), 및 베이스 캐리어(80)의 적어도 일부를 캡슐화하기 위해 수행된다.
이하에 도 9의 참조에서, 도 7의 캡슐화된 다이 스택(82)으로부터 테이프(90)가 제거된다. 그 다음, 다이 스택(82)에 인접한 것들은, 예를 들어, 소 싱귤레이션과 같은 싱귤레이션 동작을 수행하여 수직선 D-D, E-E, 및 F-F에 따라 분리되어 개별적으로 스택된 다이 패키지들을 형성한다. 이 특정예에서, 베이스 캐리어(80)로부터 테이프(90)를 제거한 후에 싱귤레이션 동작이 수행된다. 그러나, 당업자라면, 싱귤레이션 동작이 또한 베이스 캐리어(80)로부터 테이프(90)가 제거되기 전에 수행될 수도 있슴을 이해할 것이다.
도 10은, 도 7 내지 도 9에 따라 상술된 프로세스에 따라 형성된 QFN 유형 스택된 플립 칩 다이 패키지(100)를 도시한다. 베이스 캐리어(80)의 부분들이 패키지(100)의 아래와 측면들에 따라 노출됨을 주목한다.
스택된 다이 패키지를 만드는 방법이 설명되온 한편, 본 발명은 또한, 베이스 캐리어, 베이스 캐리어 상에 배치되어 전기적으로 접속된 제1 플립 칩 다이, 제1 플립 칩 다이에 뒤를 맞대 접착되어 복수 개의 절연 와이어들로 베이스 캐리어에 전기적으로 접속된 제2 플립 칩 다이를 포함하는, 스택된 다이 패키지이다. 절연 와이어들 중의 적어도 하나가 서로 겹칠 수 있다.
절연된 와이어의 제1 단자는 제2 플립 칩 다이의 각 다이 본딩 패드 상의 각 범프들에 본딩될 수 있고, 한편 절연된 와이어의 제2 단자는 베이스 캐리어에 본딩된다. 다른 실시예에서, 절연된 와이어의 제1 단자는 제2 플립 칩 다이의 각 다이 본딩 패드에 본딩될 수 있다. 제2 플립 칩 다이의 다이 본딩 패드는 제2 플립 칩 다이의 주변을 따라 위치되거나 또는 영역 어레이에 놓여질 수 있다.
제1과 제2 플립 칩 다이는 실질적으로 동일한 길이와 너비를 가질 수 있다. 다른 실시예에서, 제2 플립 칩 다이는 제1 플립 칩 다이보다 더 클 수 있다.
베이스 캐리어는 기판 또는 리드 프레임일 수 있다. 제1 플립 칩 다이는 복수 개의 플립 칩 범프로 베이스 캐리어에 전기적으로 접속될 수 있다. 제2 플립 칩 다이는 테이프 또는 에폭시로 제1 플립 칩 다이로 접착될 수 있다.
전술된 바로부터 명백한 것처럼, 본 발명은, 플립 칩 다이가 스택되는 시퀀스의 다양성을 허용하는 스택된 플립 칩 패키지를 만드는 단순하고 비싸지 않은 방법을 제공한다. 본 발명은 현재 반도체 에셈블리 장비를 사용하여 구현될 수 있다. 그러므로, 추가 자본 투자가 필요치 않다.
본 발명의 양호한 실시예들이 설명 목적으로 제공되지만, 포괄적이거나 또는 개시된 형태들에 본 발명을 제한시키려고 의도되지는 않는다. 당업자라면, 넓은 본 발명의 개념을 벗어나지 않고 상술된 실시예들이 변경될 수 있슴을 이해할 것이다. 예를 들어, 단계들의 다이 크기와 치수는 요구된 패키지 디자인을 포함하기 위해 달라질 수 있다. 그러므로, 본 발명이 개시된 특정 실시예들에만 제한되지는 않고, 첨부된 청구범위에 의해 정의된 바와 같이 본 발명의 취지와 범위 내에서 수정본들을 포함함을 이해할 것이다.
본 발명은 플립 칩 다이가 스택되는 시퀀스의 다양성을 허용하는 스택된 플립 칩 패키지를 만드는 단순하고 비싸지 않은 방법을 제공한다.

Claims (20)

  1. 스택된 다이 패키지(stacked die package)를 만드는 방법으로서,
    베이스 캐리어(base carrier) 상에 제1 플립 칩 다이(flip chip die)를 배치하는 단계;
    상기 베이스 캐리어에 상기 제1 플립 칩 다이를 전기적으로 접속하는 단계;
    상기 제1 플립 칩 다이에 뒤를 맞대서 제2 플립 칩 다이를 접착하는 단계; 및
    복수 개의 절연 와이어로 상기 베이스 캐리어에 상기 제2 플립 칩 다이를 전기적으로 접속하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 절연 와이어의 제1 단자는 상기 제2 플립 칩 다이의 각 다이 본딩 패드들(bonding pads)에 본딩되고, 상기 절연 와이어의 제2 단자는 상기 베이스 캐리어에 본딩되는 방법.
  3. 제2항에 있어서, 상기 제2 플립 칩 다이의 상기 다이 본딩 패드가 영역 어레이(area array)에 놓여지는 방법.
  4. 제2항에 있어서, 상기 제2 플립 칩 다이의 상기 다이 본딩 패드는 상기 제2 플립 칩 다이의 주변에 따라 위치되는 방법.
  5. 제1항에 있어서, 상기 절연 와이어의 제1 단자는 상기 제2 플립 칩 다이의 각 다이 본딩 패드 상의 각 범프들에 본딩되고, 상기 절연 와이어의 제2 단자는 상기 베이스 캐리어에 본딩되는 방법.
  6. 제5항에 있어서, 상기 제2 플립 칩 다이의 상기 다이 본딩 패드는 영역 어레이에 놓여지는 방법.
  7. 제5항에 있어서, 상기 제2 플립 칩 다이의 상기 다이 본딩 패드는 상기 제2 플립 칩 다이의 주변을 따라 위치되는 방법.
  8. 제1항에 있어서, 상기 제1과 제2 플립 칩 다이는 실질적으로 동일한 길이와 너비를 갖는 방법.
  9. 제1항에 있어서, 상기 제2 플립 칩 다이는 상기 제1 플립 칩 다이보다 더 큰 방법.
  10. 제1항에 있어서, 상기 절연 와이어들 중의 적어도 하나는 상기 절연 와이어들 중의 다른 것에 겹치는 방법.
  11. 제1항에 있어서, 상기 제1과 제2 플립 칩 다이, 상기 절연 와이어, 및 상기 베이스 캐리어의 적어도 일부를 캡슐화하기 위한 몰딩 동작을 수행하는 단계를 더 포함하는 방법.
  12. 제11항에 있어서, 상기 제2 플립 칩 다이는 테이프 및 에폭시 중의 하나로 상기 제1 플립 칩 다이에 접착되는 방법.
  13. 제12항에 있어서, 상기 베이스 캐리어는 기판과 리드 프레임 중의 하나인 방법.
  14. 제13항에 있어서, 상기 제1 플립 칩 다이는 복수 개의 플립 칩 상호접속으로 상기 베이스 캐리어에 전기적으로 접속되는 방법.
  15. 스택된 다이 패키지를 만드는 방법으로서,
    베이스 캐리어 상에 제1 플립 칩 다이를 배치하는 단계;
    상기 베이스 캐리어에 상기 제1 플립 칩 다이를 전기적으로 접속하는 단계;
    상기 제1 플립 칩 다이에 뒤를 맞대서 제2 플립 칩 다이를 접착하는 단계 - 상기 제2 플립 칩 다이는 다이 본딩 패드들의 영역 어레이를 가짐 -; 및
    복수 개의 절연 와이어로 상기 베이스 캐리어에 상기 제2 플립 칩 다이를 전 기적으로 접속하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서, 상기 제1과 제2 플립 칩 다이, 상기 절연 와이어, 및 상기 베이스 캐리어의 적어도 일부를 캡슐화하는 몰딩 동작을 수행하는 단계를 더 포함하는 방법.
  17. 제15항에 있어서, 상기 제1과 제2 플립 칩 다이는 실질적으로 동일한 길이와 너비를 갖는 방법.
  18. 제15항에 있어서, 상기 제2 플립 칩 다이는 상기 제1 플립 칩 다이보다 더 큰 방법.
  19. 복수 개의 스택된 다이 패키지를 만드는 방법으로서,
    베이스 캐리어 상에 복수 개의 제1 플립 칩 다이를 배치하는 단계;
    상기 베이스 캐리어에 상기 제1 플립 칩 다이를 전기적으로 접속하는 단계;
    상기 제1 플립 칩 다이의 각각에 뒤를 맞대어 복수 개의 제2 플립 칩 다이를 접착하여, 복수 개의 다이 스택을 형성하는 단계;
    복수 개의 절연 와이어로 상기 베이스 캐리어에 상기 제2 플립 칩 다이를 전기적으로 접속하는 단계; 및
    상기 제1과 제2 플립 칩 다이, 상기 절연 와이어, 및 상기 베이스 캐리어의 적어도 일부를 캡슐화하는 몰딩 동작을 수행하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서, 상기 다이 스택들에 인접한 것들을 분리하기 위해 싱귤레이션(singulation) 동작을 수행하여, 상기 복수 개의 스택된 다이 패키지들을 형성하는 단계를 더 포함하는 방법.
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