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KR20060090909A - Phase locked loop with dual-loop and control method thereof - Google Patents

Phase locked loop with dual-loop and control method thereof Download PDF

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KR20060090909A
KR20060090909A KR1020050011626A KR20050011626A KR20060090909A KR 20060090909 A KR20060090909 A KR 20060090909A KR 1020050011626 A KR1020050011626 A KR 1020050011626A KR 20050011626 A KR20050011626 A KR 20050011626A KR 20060090909 A KR20060090909 A KR 20060090909A
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KR
South Korea
Prior art keywords
clock signal
frequency
signal
current
feedback clock
Prior art date
Application number
KR1020050011626A
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Korean (ko)
Inventor
임병찬
이민호
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

입력클럭신호 및 궤환클럭신호의 주파수와 주파수 차를 인식하여 차지펌프의 충전전류 및 방전전류를 자동으로 조절하고, VCO(Voltage Controlled Oscillator)의 주파수 범위를 조절하여 빠른 시간 내에 원하는 주파수의 출력클럭신호를 발생하도록 락킹시킨다.Automatically adjusts the charge and discharge currents of the charge pump by recognizing the frequency and frequency difference between the input clock signal and the feedback clock signal, and adjusts the frequency range of the VCO (Voltage Controlled Oscillator) to quickly output the desired clock signal Lock to generate.

입력클럭신호 및 궤환클럭신호의 주파수를 주파수 검출부가 검출하고, 검출한 입력클럭신호 및 궤환클럭신호의 주파수의 차를 감산기가 계산하여, 입력클럭신호의 주파수 값에 따라 차지펌프의 충전 및 방전 기준전류를 설정하며, 주파수 차 및 궤환클럭신호의 주파수를 제어값 출력부가 판단하여, 상기 주파수 차가 0이 아니거나 궤환클럭신호의 주파수가 0일 경우에 궤환클럭신호가 PFD(Phase Frequency Detector)로 궤환되지 않게 하고 차지펌프의 충전전류를 상기 입력클럭신호의 주파수 값으로 추가 설정하며, 차지펌프의 방전전류를 상기 궤환클럭신호의 주파수 값으로 추가 설정하고, 주파수 차가 0이고, 궤환클럭신호의 주파수가 0이 아닐 경우에 상기 궤환클럭신호가 PFD로 궤환되게 하고 상기 추가 설정한 차지펌프의 충전전류 및 방전전류를 차단한다.The frequency detecting unit detects the frequency of the input clock signal and the feedback clock signal, and the subtractor calculates the difference between the frequencies of the detected input clock signal and the feedback clock signal and charges and discharges the charge pump based on the frequency value of the input clock signal. The current is set, and the control value output unit determines the frequency difference and the frequency of the feedback clock signal, and when the frequency difference is not zero or the frequency of the feedback clock signal is zero, the feedback clock signal is fed back to a PFD (Phase Frequency Detector). The charge current of the charge pump is additionally set to the frequency value of the input clock signal, the discharge current of the charge pump is further set to the frequency value of the feedback clock signal, the frequency difference is 0, and the frequency of the feedback clock signal is If not 0, the feedback clock signal is fed back to the PFD and the charge and discharge currents of the additionally charged charge pump are cut off.

PLL, 위상동조기, 주파수범위, PFD, VCO, PLL, phase tuner, frequency range, PFD, VCO,

Description

듀얼 루프를 가지는 위상동조기 및 그의 제어방법{Phase Locked Loop with Dual-loop and control method thereof}Phase Locked Loop with Dual-loop and control method

도 1은 종래의 위상동조기의 구성을 보인 블록도.1 is a block diagram showing the configuration of a conventional phase tuner.

도 2는 본 발명의 듀얼 루프를 가지는 위상동조기의 구성을 보인 블록도.Figure 2 is a block diagram showing the configuration of a phase tuner having a dual loop of the present invention.

도 3은 도 2의 제어부의 구성을 보인 블록도.3 is a block diagram illustrating a configuration of a control unit of FIG. 2.

도 4는 본 발명의 듀얼 루프를 가지는 위상동조기의 제어방법을 보인 신호흐름도.Figure 4 is a signal flow diagram showing a control method of a phase synchronizer having a dual loop of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : PFD(Phase Frequency Detector) 210 : 차지 펌프200: Phase Frequency Detector (PFD) 210: Charge Pump

211, 212 : 제 1 및 제 2 충전 전류원 213, 214 : 충전 및 방전 스위치211, 212: first and second charging current source 213, 214: charge and discharge switch

215, 216 : 제 1 및 제 2 방전 전류원 220 : 루프 필터215, 216: first and second discharge current source 220: loop filter

230 : VCO(Voltage Controlled Oscillator)230: VCO (Voltage Controlled Oscillator)

240 : 분주기 250 : 궤환클럭신호 스위칭 수단240: divider 250: feedback clock signal switching means

260 : 제어부 300 : 발진기260 control unit 300 oscillator

310 : 주파수 검출부 311 : 제 1 그레이 코드 변환기310: frequency detector 311: first gray code converter

313 : 제 2 그레이 코드 변환기 315 : 제 1 바이너리 코드 변환기313: Second Gray Code Converter 315: First Binary Code Converter

317 : 제 2 바이너리 코드 변환기 320 : 감산기317: second binary code converter 320: subtractor

330 : 제어값 출력부330: control value output unit

본 발명은 입력클럭신호의 주파수를 자동으로 인식하여 락킹 시간(locking time)을 단축시키고, 루프의 대역폭을 최적화할 수 있는 듀얼 루프를 가지는 위상동조기에 관한 것이다.The present invention relates to a phase tuner having a dual loop that can automatically recognize the frequency of the input clock signal to shorten the locking time and optimize the bandwidth of the loop.

일반적으로 위상동조기는 입력클럭신호에 동기되는 소정 주파수의 클럭신호를 생성하거나 또는 복수의 위상으로 분리된 클럭신호를 생성할 수 있는 것으로서 데이터 복원회로나 마이크로 프로세서 등을 비롯한 각종 회로에 널리 사용되고 있다.In general, the phase synchronizer is capable of generating a clock signal of a predetermined frequency synchronized with an input clock signal or generating a clock signal divided into a plurality of phases, and is widely used in various circuits including a data recovery circuit and a microprocessor.

이러한 위상동조기에서 루프의 대역폭 특성은 출력클럭신호의 지터, 특정 주파수로 고정되는 락킹시간, 락킹 주파수 범위 및 안정화 등을 결정하는 매우 중요한 요소들 중의 하나이다.In this phase-locker, the bandwidth characteristics of the loop are one of the most important factors in determining the jitter of the output clock signal, the locking time fixed at a specific frequency, the locking frequency range and stabilization.

종래의 위상동조기는 루프의 대역폭이 어느 하나의 값으로 설정되어 있다. 그러므로 락킹 주파수 범위가 넓어질수록 입력클럭신호에 대한 출력클럭신호의 특성이 심각하게 변하는 문제점이 있었다.In a conventional phase tuner, the bandwidth of a loop is set to any one value. Therefore, as the locking frequency range widens, there is a problem in that the characteristics of the output clock signal with respect to the input clock signal change seriously.

이러한 경우에 외부에서 루프의 대역폭 특성을 조절할 수 있으나, 입력클럭신호의 주파수가 여러 종류일 경우에 매번 루프의 대역폭 특성을 수동으로 조절해야 되는 번거로움이 있었다.In this case, the bandwidth characteristics of the loop can be adjusted from the outside, but when there are several kinds of frequencies of the input clock signal, there is a need to manually adjust the bandwidth characteristics of the loop each time.

도 1은 종래의 위상동조기의 구성을 보인 블록도이다. 이에 도시된 바와 같이 입력클럭신호(CLKR)와 궤환클럭신호(CLKF)의 위상 및 주파수를 비교하여 위상차 및 주파수 차에 따라 충전제어신호(IUP) 및 방전제어신호(IDN)를 발생하는 PFD(Phase Frequency Detector)(100)와, 상기 충전제어신호(IUP) 및 방전제어신호(IDN)에 따라 충전전류 및 방전전류를 발생하는 차지 펌프(charge pump)(110)와, 상기 차지 펌프(110)가 발생하는 충전전류 및 방전전류를 충전 및 방전하면서 필터링하여 발진전압을 발생하는 루프 필터(120)와, 상기 루프 필터(120)가 발생한 발진전압의 레벨에 따른 주파수의 클럭신호(CLKO)를 생성하는 VCO(Voltage Controlled Oscillator)(130)와, 상기 VCO(130)의 출력클럭신호(CLKO)를 분주하여 상기 PFD(100)에 궤환클럭신호(CLKF)로 입력시키는 분주기(140)로 구성하였다.1 is a block diagram showing the configuration of a conventional phase tuner. As shown therein, the PFD generates the charge control signal I UP and the discharge control signal I DN according to the phase difference and the frequency difference by comparing the phase and frequency of the input clock signal CLKR and the feedback clock signal CLKF. (Phase Frequency Detector) 100, a charge pump (110) for generating a charge current and a discharge current according to the charge control signal (I UP ) and the discharge control signal (I DN ) and the charge pump The loop filter 120 generating the oscillation voltage by filtering the charging current and the discharge current generated by the charging and discharging current, and the clock signal CLKO having a frequency corresponding to the level of the oscillation voltage generated by the loop filter 120. VCO (Voltage Controlled Oscillator) 130 to generate a) and the output clock signal (CLKO) of the VCO 130 divides the divider 140 for inputting the feedback clock signal (CLKF) to the PFD (100) It consisted of.

이와 같이 구성된 종래의 위상동조기는 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)가 PFD(100)에 입력될 경우에 PFD(100)는 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 위상차와 주파수차를 검출하고, 검출한 위상차와 주파수차에 따라 충전제어신호(IUP) 및 방전제어신호(IDN)를 발생하게 된다.In the conventional phase shifter configured as described above, when the input clock signal CLKR and the feedback clock signal CLKF are input to the PFD 100, the PFD 100 is configured to generate the input clock signal CLKR and the feedback clock signal CLKF. The phase difference and the frequency difference are detected, and the charge control signal I UP and the discharge control signal I DN are generated according to the detected phase difference and the frequency difference.

상기 PFD(100)가 충전제어신호(IUP)를 발생할 경우에 차지 펌프(110)는 루프 필터(120)로 충전전류를 공급하고, PFD(100)가 방전제어신호(IDN)를 발생할 경우에 상기 루프 필터(120)에 충전된 전류를 방전시키게 된다.When the PFD 100 generates a charge control signal I UP , the charge pump 110 supplies a charging current to the loop filter 120, and when the PFD 100 generates a discharge control signal I DN . The electric current charged in the loop filter 120 is discharged.

그러면, 상기 루프 필터(120)는 상기 차지 펌프(110)가 출력하는 충전전류 및 방전전류에 따라 전류를 충전 및 방전시키면서 필터링하여 충전된 전류에 따른 전압을 발진전압으로 출력한다.Then, the loop filter 120 filters the current while charging and discharging according to the charge current and the discharge current output by the charge pump 110 and outputs a voltage according to the charged current as an oscillation voltage.

상기 루프 필터(120)가 출력하는 발진전압은 VCO(130)로 입력되는 것으로서 VCO(130)는 발전전압에 따라 소정 주파수의 출력클럭신호(CLKO)를 발생하여 출력하고, VCO(130)가 출력하는 소정 주파수의 출력클럭신호(CLKO)는 분주기(140)에서 1/N으로 분주된 후 PFD(100)에 궤환클럭신호(CLKF)로 궤환된다.The oscillation voltage output from the loop filter 120 is input to the VCO 130, and the VCO 130 generates and outputs an output clock signal CLKO of a predetermined frequency according to the generated voltage, and the VCO 130 outputs the output signal. The output clock signal CLKO of a predetermined frequency is divided into 1 / N by the divider 140 and then fed back to the PFD 100 as a feedback clock signal CLKF.

이러한 위상동조기는 입력클럭신호(CLKR)와 출력클럭신호(CLKO)의 위상차 및 주파수 차에 따라 충전제어신호(IUP) 및 방전제어신호(IDN)를 선택적으로 발생하여 VCO(130)에 입력되는 발전전압의 레벨을 조절함으로써 입력클럭신호(CLKR)와 위상이 정확히 동기되는 출력클럭신호(CLKO)를 발생할 수 있고, 또한 분주기(140)의 분주값에 따라 입력클럭신호(CLKR)와 위상이 정확히 동기되는 높은 주파수의 출력클럭신호(CLKO)를 발생할 수도 있다.The phase synchronizer selectively generates the charge control signal I UP and the discharge control signal I DN according to the phase difference and the frequency difference between the input clock signal CLKR and the output clock signal CLKO and inputs them to the VCO 130. By adjusting the level of the generated power generation voltage, an output clock signal CLKO in which the phase is accurately synchronized with the input clock signal CLKR can be generated, and also according to the division value of the frequency divider 140, the phase with the input clock signal CLKR This exactly synchronized high frequency output clock signal CLKO may be generated.

그러나 상기한 종래의 기술은 하나의 주파수를 가지는 입력클럭신호(CLKR)에 따라 출력클럭신호(CLKO)를 발생할 수 있는 것으로 입력클럭신호(CLKR)의 주파수가 복수일 경우에 입력클럭신호(CLKR)의 위상에 정확히 동기되는 출력클럭신호(CLKO)를 발생할 수 없었다. 이러한 경우에 입력클럭신호(CLKR)의 주파수에 따라 차지펌프(110)의 충전전류 및 방전전류를 수동으로 조절하여 입력클럭신호(CLKR)의 위상에 정확히 동기되는 출력클럭신호(CLKO)를 발생할 수도 있으나, 이는 사용자가 일일이 입력클럭신호(CLKR)의 주파수에 따라 차지펌프(110)의 충전전류 및 방전전류 를 조절해야 되어 많은 번거로움을 주는 문제점이 있었다.However, the above-described conventional technique may generate the output clock signal CLKO according to the input clock signal CLKR having one frequency. When the frequency of the input clock signal CLKR is plural, the input clock signal CLKR may be used. An output clock signal CLKO could not be generated that is exactly synchronized to the phase of. In this case, the charge and discharge currents of the charge pump 110 may be manually adjusted according to the frequency of the input clock signal CLKR, thereby generating an output clock signal CLKO that is exactly synchronized with the phase of the input clock signal CLKR. However, this requires a user to adjust the charging current and the discharge current of the charge pump 110 according to the frequency of the input clock signal CLKR one by one, which causes a lot of trouble.

그리고 VCO(130)가 발생하는 출력클럭신호(CLKO)의 주파수 범위도 일정 범위로 고정되고, 또한 차지펌프(110)에서 출력되는 일정한 레벨의 충전전류 및 방전전류로 발진전압을 발생하여 VCO(130)에서 출력되는 출력클럭신호(CLKO)의 주파수 및 위상을 조절하므로 VCO(130)에서 요구되는 주파수의 출력클럭신호(CLKO)를 발생하여 락킹될 때까지 많은 시간이 소요되는 등의 문제점이 있었다.In addition, the frequency range of the output clock signal CLKO generated by the VCO 130 is also fixed to a predetermined range, and the oscillation voltage is generated with a constant level of charge current and discharge current output from the charge pump 110 to generate the VCO 130. Since the frequency and phase of the output clock signal (CLKO) is output from the control panel has a problem such that it takes a long time to generate the output clock signal (CLKO) of the frequency required by the VCO (130) to be locked.

그러므로 본 발명의 목적은 입력클럭신호의 주파수를 인식하고, 그 인식한 입력클럭신호의 주파수에 따라 차지펌프의 충전전류 및 방전전류를 자동으로 조절함은 물론 VCO의 주파수 범위를 조절하여 빠른 시간내에 원하는 주파수의 출력클럭신호를 발생하도록 락킹시킬 수 있는 듀얼 루프를 가지는 위상동조기 및 그의 제어방법을 제공하는데 있다.Therefore, an object of the present invention is to recognize the frequency of the input clock signal, and automatically adjusts the charge and discharge current of the charge pump according to the frequency of the input clock signal, as well as adjust the frequency range of the VCO within a short time A phase tuner having a dual loop capable of locking to generate an output clock signal of a desired frequency and a control method thereof.

본 발명의 다른 목적은 락킹된 후 입력클럭신호 및 출력클럭신호의 주파수 차가 미리 설정된 값 이상으로 언락킹(unlocking)될 경우에 빠른 속도로 다시 락킹시킬 수 있는 듀얼 루프를 가지는 위상동조기 및 그의 제어방법을 제공하는데 있다.Another object of the present invention is a phase synchronizer having a dual loop that can be locked again at a high speed when the frequency difference between the input clock signal and the output clock signal is unlocked after the lock is higher than a preset value. To provide.

이러한 목적을 가지는 본 발명의 듀얼 루프를 가지는 위상동조기는, 입력클럭신호와 궤환클럭신호의 위상 및 주파수를 비교하여 위상차 및 주파수 차에 따라 충전제어신호 및 방전제어신호를 발생하는 PFD(Phase Frequency Detector)와, 상기 충전제어신호 및 방전제어신호에 따라 충전전류 및 방전전류를 발생하는 차지 펌프 와, 상기 차지 펌프가 발생하는 충전전류 및 방전전류에 따라 전류를 충전 및 방전시키면서 필터링하여 발진전압을 발생하는 루프 필터와, 상기 루프 필터가 발생한 발진전압의 레벨에 따른 주파수의 출력클럭신호를 생성하는 VCO(Voltage Controlled Oscillator)와, 상기 VCO의 출력클럭신호를 분주하여 궤환클럭신호를 발생하는 분주기와, 상기 분주기가 출력하는 궤환클럭신호를 스위칭하여 상기 PFD로 궤환 또는 차단하는 궤환클럭신호 스위칭 수단과, 상기 입력클럭신호 및 궤환클럭신호의 주파수를 검출하여 주파수차를 계산하고, 검출한 궤환클럭신호의 주파수 및 주파수차로 락킹 여부를 판단하여 상기 궤환클럭신호 스위칭 수단의 스위칭을 제어함과 아울러 입력클럭신호 및 궤환클럭신호의 주파수에 따라 충방전 기준전류신호, 추가충전전류신호 및 추가방전전류신호를 발생하여 상기 차지 펌프의 충전전류 및 방전전류를 제어하고, 이득 조절신호를 발생하여 상기 VCO의 주파수 범위를 설정하는 제어부로 구성됨을 특징으로 한다.Phase synchronizer having a dual loop of the present invention having the above object, PFD (Phase Frequency Detector) to generate a charge control signal and a discharge control signal according to the phase difference and frequency difference by comparing the phase and frequency of the input clock signal and the feedback clock signal And a charge pump generating charge current and discharge current according to the charge control signal and the discharge control signal, and generating an oscillation voltage by filtering while charging and discharging current according to the charge current and the discharge current generated by the charge pump. A loop filter, a voltage controlled oscillator (VCO) for generating an output clock signal having a frequency corresponding to the level of the oscillation voltage generated by the loop filter, a divider for generating a feedback clock signal by dividing the output clock signal of the VCO; A feedback clock signal switching to switch back or cut off the feedback clock signal outputted by the divider to the PFD; In addition, the frequency difference is calculated by detecting the frequencies of the input clock signal and the feedback clock signal, and whether the locking is determined by the frequency and the frequency difference of the detected feedback clock signal to control the switching of the feedback clock signal switching means and The charging and discharging reference current signal, the additional charging current signal, and the additional discharge current signal are generated according to the frequency of the clock signal and the feedback clock signal to control the charge current and the discharge current of the charge pump, and a gain control signal is generated to generate the VCO. And a control unit for setting a frequency range.

상기 차지 펌프는 상기 추가충전전류신호에 따른 레벨의 충전전류를 발생하는 제 1 충전 전류원과, 상기 충방전 기준전류신호에 따른 레벨의 충전전류를 발생하는 제 2 충전 전류원과, 상기 제 1 충전 전류원 및 제 2 충전 전류원이 발생하는 충전전류를 상기 PFD의 충전제어신호에 따라 스위칭시켜 상기 루프 필터로 출력하는 충전 스위치와, 상기 추가방전전류신호에 따른 레벨의 방전전류를 방전시키는 제 1 방전 전류원과, 상기 충방전 기준전류신호에 따른 레벨의 방전전류를 방전시키는 제 2 방전 전류원과, 상기 PFD의 방전제어신호에 따라 스위칭되어 상기 루프 필터에 충전된 전류를 상기 제 1 방전 전류원 및 제 2 방전 전류원을 통해 방전시 키는 방전 스위치로 구성됨을 특징으로 한다.The charge pump includes a first charging current source for generating a charging current of a level according to the additional charging current signal, a second charging current source for generating a charging current of a level according to the charging / discharging reference current signal, and the first charging current source. A charging switch for switching the charging current generated by the second charging current source according to the charging control signal of the PFD to output the loop filter, and a first discharge current source for discharging the discharge current of the level according to the additional discharge current signal; And a second discharge current source for discharging a discharge current having a level corresponding to the charge / discharge reference current signal, and a current charged in the loop filter switched according to a discharge control signal of the PFD, the first discharge current source and the second discharge current source. Through the discharge is characterized in that it is configured as a discharge switch.

상기 제어부는, 소정 주파수의 발진신호를 발생하는 발진기와, 상기 발진기가 발생한 발진신호의 고전위 기간동안 상기 입력클럭신호 및 궤환클럭신호의 주파수를 검출하는 주파수 검출부와, 상기 주파수 검출부가 검출한 입력클럭신호 및 궤환클럭신호의 주파수의 차이 값을 검출하는 감산기와, 상기 주파수 검출부가 입력클럭신호 및 궤환클럭신호의 주파수와, 상기 감산기가 검출한 주파수 차로 입력클럭신호에 궤환클럭신호가 락킹되었는지의 여부를 판단하고, 판단 결과에 따라 상기 락킹신호를 발생하여 상기 궤환클럭신호 스위칭 수단의 스위칭 동작을 제어함과 아울러 상기 충방전 기준전류신호, 추가충전전류신호 및 추가방전전류신호를 발생하여 상기 차지 펌프의 충전전류 및 방전전류를 제어하고, 이득 조절신호를 발생하여 상기 VCO의 발진주파수 범위를 조절하는 제어값 출력부로 구성되고, 상기 주파수 검출부는, 상기 발진기의 발진신호에 따라 인에이블되면서 상기 입력클럭신호 및 출력클럭신호를 시프트시켜 입력클럭신호 및 출력클럭신호의 주파수를 그레이코드로 출력하는 제 1 및 제 2 그레이코드 변환기와, 상기 제 1 및 제 2 그레이코드 변환기에서 그레이코드로 출력되는 입력클럭신호 및 출력클럭신호의 주파수를 바이너리코드로 각기 변환하는 제 1 및 제 2 바이너리 코드 변환기로 구성되며, 상기 상기 제 1 및 제 2 그레이코드 변환기들 각각은 시프트 레지스터로 이루어지는 것을 특징으로 한다.The control unit includes an oscillator for generating an oscillation signal of a predetermined frequency, a frequency detector for detecting frequencies of the input clock signal and the feedback clock signal during the high potential period of the oscillation signal generated by the oscillator, and an input detected by the frequency detector. A subtractor for detecting a difference value between the frequency of the clock signal and the feedback clock signal, and the frequency detecting unit determines whether the feedback clock signal is locked to the input clock signal with the frequency difference between the input clock signal and the feedback clock signal and the frequency detected by the subtractor. Determine whether or not, generate the locking signal to control the switching operation of the feedback clock signal switching means, and generate the charge / discharge reference current signal, the additional charge current signal, and the additional discharge current signal. The charging and discharging current of the pump is controlled and a gain control signal is generated to generate the VCO. And a control value output unit for adjusting a true frequency range, wherein the frequency detector is enabled according to the oscillation signal of the oscillator and shifts the input clock signal and the output clock signal to gray the frequencies of the input clock signal and the output clock signal. First and second gray code converters for outputting codes, and first and second converting frequencies of an input clock signal and an output clock signal output as gray codes from the first and second gray code converters, respectively, to binary codes. And a binary code converter, wherein each of the first and second gray code converters comprises a shift register.

그리고 본 발명의 듀얼 루프를 가지는 위상동조기의 제어방법은, 입력클럭신호 및 궤환클럭신호의 주파수를 주파수 검출부가 검출하고, 검출한 입력클럭신호 및 궤환클럭신호의 주파수의 차를 감산기가 계산하고, 상기 검출한 입력클럭신호의 주파수 값에 따라 차지펌프의 충전 및 방전 기준전류를 설정하며, 상기 계산한 입력클럭신호 및 궤환클럭신호의 주파수 차 및 상기 검출한 궤환클럭신호의 주파수를 제어값 출력부가 판단하여, 상기 입력클럭신호 및 궤환클럭신호의 주파수 차가 0이 아니거나 궤환클럭신호의 주파수가 0일 경우에 상기 궤환클럭신호가 PFD(Phase Frequency Detector)로 궤환되지 않게 하고 차지펌프의 충전전류를 상기 입력클럭신호의 주파수 값으로 추가 설정하며, 차지펌프의 방전전류를 상기 궤환클럭신호의 주파수 값으로 추가 설정하고, 상기 입력클럭신호 및 궤환클럭신호의 주파수 차가 0이고, 궤환클럭신호의 주파수가 0이 아닐 경우에 상기 궤환클럭신호가 PFD로 궤환되게 하고 상기 추가 설정한 차지펌프의 충전전류 및 방전전류를 차단하는 것을 특징으로 한다.In the control method of the phase synchronizer having the dual loop of the present invention, the frequency detector detects the frequencies of the input clock signal and the feedback clock signal, and the subtractor calculates the difference between the frequencies of the detected input clock signal and the feedback clock signal. The charging and discharging reference current of the charge pump is set according to the detected frequency of the input clock signal, and the control value output unit controls the frequency difference between the calculated input clock signal and the feedback clock signal and the frequency of the detected feedback clock signal. When the frequency difference between the input clock signal and the feedback clock signal is not 0 or the frequency of the feedback clock signal is 0, the feedback clock signal is not fed back to the phase frequency detector (PFD) and the charging current of the charge pump is determined. The frequency setting of the input clock signal is further set, and the discharge current of the charge pump is additionally set as the frequency value of the feedback clock signal. When the frequency difference between the input clock signal and the feedback clock signal is 0 and the frequency of the feedback clock signal is not 0, the feedback clock signal is fed back to the PFD and the charge current and the discharge current of the additional charge pump are set. It is characterized by blocking.

또한 본 발명은 상기 검출한 입력클럭신호의 주파수 값에 따라 VCO(Voltage Controlled Oscillator)의 이득을 조절하여 발진 주파수 범위를 설정하고, 상기 추가 설정한 차지펌프의 충전전류 및 방전전류를 차단한 이후에 상기 입력클럭신호 및 궤환클럭신호의 주파수 차가 미리 설정된 값 이상으로 되는지의 여부를 판단하여, 입력클럭신호 및 궤환클럭신호의 주파수 차가 미리 설정된 값 이상으로 될 경우에 상기 궤환클럭신호가 PFD로 궤환되지 않게 하고 차지펌프의 충전전류를 상기 입력클럭신호의 주파수 값으로 추가 설정하며, 차지펌프의 방전전류를 상기 궤환클럭신호의 주파수 값으로 추가 설정하는 것을 특징으로 한다.In addition, the present invention sets the oscillation frequency range by adjusting the gain of the voltage controlled oscillator (VCO) according to the detected frequency value of the input clock signal, and after the charge current and the discharge current of the additional charge pump is cut off The feedback clock signal is not returned to the PFD when the frequency difference between the input clock signal and the feedback clock signal is greater than or equal to a preset value. The charging current of the charge pump is additionally set to the frequency value of the input clock signal, and the discharge current of the charge pump is further set to the frequency value of the feedback clock signal.

이하, 첨부된 도 2 내지 도 4의 도면을 참조하여 본 발명의 듀얼 루프를 가지는 위상동조기 및 그의 제어방법을 상세히 설명한다.Hereinafter, a phase synchronizer having a dual loop and a control method thereof according to the present invention will be described in detail with reference to the accompanying drawings of FIGS. 2 to 4.

도 2는 본 발명의 듀얼 루프를 가지는 위상동조기의 구성을 보인 블록도이다. 이에 도시된 바와 같이, 입력클럭신호(CLKR)와 궤환클럭신호(CLKF)의 위상 및 주파수를 비교하여 위상차 및 주파수 차에 따라 충전제어신호(IUP) 및 방전제어신호(IDN)를 발생하는 PFD(200)와, 상기 충전제어신호(IUP) 및 방전제어신호(IDN)에 따라 충전전류 및 방전전류를 발생하는 차지 펌프(210)와, 상기 차지 펌프(110)가 발생하는 충전전류 및 방전전류에 따라 전류를 충전 및 방전시키면서 필터링하여 발진전압을 발생하는 루프 필터(220)와, 상기 루프 필터(220)가 발생한 발진전압의 레벨에 따른 주파수의 클럭신호(CLKO)를 생성하는 VCO(230)와, 상기 VCO(230)의 출력클럭신호(CLKO)를 분주하여 궤환클럭신호(CLKF)를 발생하는 분주기(240)와, 상기 분주기(240)가 출력하는 궤환클럭신호(CLKF)를 스위칭하여 상기 PFD(200)로 궤환 또는 차단하는 궤환클럭신호 스위칭 수단(250)과, 상기 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수를 검출하고, 검출한 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수차로 락킹 여부를 판단하여 상기 궤환클럭신호 스위칭 수단(250)의 스위칭을 제어함과 아울러 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수에 따라 충방전 기준전류신호(ICTL), 추가충전전류신호(ICTUP) 및 추가방전전류신호(ICTDN)를 발생하여 상기 차지 펌프(210)의 충전전류 및 방전전류를 제어하고, 이득 조절신호(GCTL)를 발생하여 상기 VCO(230)의 이득을 제어하는 제어부(260)로 구성하였다.2 is a block diagram showing the configuration of a phase tuner having a dual loop of the present invention. As shown therein, the phase and frequency of the input clock signal CLKR and the feedback clock signal CLKF are compared to generate the charge control signal I UP and the discharge control signal I DN according to the phase difference and the frequency difference. A charge pump 210 for generating a charge current and a discharge current according to the PFD 200, the charge control signal I UP and the discharge control signal I DN , and a charge current generated by the charge pump 110. And a loop filter 220 for generating an oscillation voltage by filtering while charging and discharging a current according to the discharge current, and a VCO for generating a clock signal CLKO having a frequency corresponding to the level of the oscillation voltage generated by the loop filter 220. A divider 240 for dividing the output clock signal CLKO of the VCO 230 to generate a feedback clock signal CLKF, and a feedback clock signal CLKF output by the divider 240. Feedback clock signal switching means 250 for switching back to or blocking the PFD 200 by switching And the frequency of the input clock signal CLKR and the feedback clock signal CLKF, and determining whether to lock the frequency by the difference between the detected input clock signal CLKR and the feedback clock signal CLKF. In addition to controlling the switching of the switching means 250, the charging / discharging reference current signal I CTL , the additional charging current signal I CTUP , and the additional discharge according to the frequencies of the input clock signal CLKR and the feedback clock signal CLKF The controller 260 generates a current signal I CTDN to control the charge current and the discharge current of the charge pump 210, and generates a gain control signal G CTL to control the gain of the VCO 230. Configured.

상기 차지 펌프(210)는, 상기 추가충전전류신호(ICTUP)에 따른 레벨의 충전전류를 발생하는 제 1 충전 전류원(211)과, 충방전 기준전류신호(ICTL)에 따른 레벨의 충전전류를 발생하는 제 2 충전 전류원(212)과, 상기 제 1 충전 전류원(211) 및 제 2 충전 전류원(212)이 발생하는 충전전류를 상기 PFD(200)의 충전제어신호(IUP)에 따라 스위칭시켜 상기 루프 필터(220)로 출력하는 충전 스위치(213)와, 상기 추가방전전류신호(ICTDN)에 따른 레벨의 방전전류를 방전시키는 제 1 방전 전류원(214)과, 충방전 기준전류신호(ICTL)에 따른 레벨의 방전전류를 방전시키는 제 2 방전 전류원(215)과, 상기 PFD(200)의 방전제어신호(IDN)에 따라 스위칭되어 상기 루프 필터(220)에 충전된 전류를 상기 제 1 방전 전류원(214) 및 제 2 방전 전류원(215)을 통해 방전시키는 방전 스위치(216)로 구성하였다.The charge pump 210 may include a first charging current source 211 for generating a charging current having a level corresponding to the additional charging current signal I CTUP , and a charging current having a level corresponding to the charging / discharging reference current signal I CTL . Switching the charging current generated by the second charging current source 212 and the first charging current source 211 and the second charging current source 212 according to the charging control signal (I UP ) of the PFD (200). A charge switch 213 for outputting to the loop filter 220, a first discharge current source 214 for discharging a discharge current having a level corresponding to the additional discharge current signal I CTDN , and a charge / discharge reference current signal ( The second discharge current source 215 for discharging the discharge current of the level according to I CTL ) and the current charged in the loop filter 220 are switched according to the discharge control signal I DN of the PFD 200. A discharge switch 216 configured to discharge through the first discharge current source 214 and the second discharge current source 215. It was.

상기 제어부(260)는, 도 3에 도시된 바와 같이 소정 주파수의 발진신호를 발생하는 발진기(300)와, 상기 발진기(300)가 발생한 발진신호의 고전위 기간동안 상기 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수를 검출하는 주파수 검출부(310)와, 상기 주파수 검출부(310)가 검출한 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수의 차이 값을 검출하는 감산기(320)와, 상기 주파수 검출부(310)가 검출한 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수 및 상기 감산기(320) 가 검출한 주파수 차로 입력클럭신호(CLKR)에 궤환클럭신호(CLKF)가 락킹되었는지의 여부를 판단하고, 판단 결과에 따라 락킹신호(LOCK)를 발생하여 상기 궤환클럭신호 스위칭 수단(250)의 스위칭 동작을 제어함과 아울러 충방전 기준전류신호(ICTL), 추가충전전류신호(ICTUP) 및 추가방전전류신호(ICTDN)를 발생하여 상기 차지 펌프(210)의 충전전류 및 방전전류를 제어하고, 이득 조절신호(GCTL)를 발생하여 상기 VCO(230)의 이득을 제어하는 제어값 출력부(330)로 구성하였다.As illustrated in FIG. 3, the controller 260 may include an oscillator 300 generating an oscillation signal having a predetermined frequency, the input clock signal CLKR and a high potential period of an oscillation signal generated by the oscillator 300. A frequency detector 310 for detecting a frequency of the feedback clock signal CLKF, and a subtractor for detecting a difference value between frequencies of the input clock signal CLKR and the feedback clock signal CLKF detected by the frequency detector 310 ( 320 and the feedback clock signal (CLKR) with the frequency of the input clock signal CLKR and the feedback clock signal CLKF detected by the frequency detector 310 and the input clock signal CLKR with the frequency difference detected by the subtractor 320. It is determined whether or not the CLKF is locked, and generates a locking signal LOCK according to the determination result to control the switching operation of the feedback clock signal switching means 250, and the charge / discharge reference current signal I CTL , additional charging current signal (I CTUP), and additional discharge current No. generates a (I CTDN) and controls the charging current and the discharging current of the charge pump 210, the gain control signal (G CTL) for the gain of the VCO (230), the control value output section (330 for controlling the generation ).

상기 주파수 검출부(310)는, 상기 발진기(300)의 발진신호에 따라 인에이블되면서 상기 입력클럭신호(CLKR) 및 출력클럭신호(CLKF)를 시프트시켜 입력클럭신호(CLKR) 및 출력클럭신호(CLKF)의 주파수를 그레이코드로 출력하는 제 1 및 제 2 그레이코드 변환기(311)(313)와, 상기 제 1 및 제 2 그레이코드 변환기(311)(313)에서 그레이코드로 출력되는 입력클럭신호(CLKR) 및 출력클럭신호(CLKF)의 주파수를 바이너리코드로 각기 변환하는 제 1 및 제 2 바이너리 코드 변환기(315)(317)로 구성하였다.The frequency detector 310 is enabled according to the oscillation signal of the oscillator 300 and shifts the input clock signal CLKR and the output clock signal CLKF, thereby shifting the input clock signal CLKR and the output clock signal CLKF. First and second gray code converters 311 and 313 for outputting the frequencies of the gray codes; and input clock signals outputted as gray codes from the first and second gray code converters 311 and 313. CLKR) and first and second binary code converters 315 and 317 which convert the frequencies of the output clock signal CLKF into binary codes, respectively.

이와 같이 구성된 본 발명의 위상동조기는 전원(B+)이 인가된 상태에서 입력클럭신호(CLKR)가 PFD(200) 및 제어부(260)로 입력된다.In the phase synchronizer according to the present invention configured as described above, the input clock signal CLKR is input to the PFD 200 and the controller 260 in the state where the power B + is applied.

상기 제어부(260)는 도 3에 도시된 바와 같이 발진기(300)가 발진하여 발진신호를 발생하고, 발생한 발진신호는 주파수 검출부(310)의 제 1 및 제 2 그레이코드 변환기(311)(313)의 인에이블 단자에 인가된다.As shown in FIG. 3, the controller 260 generates an oscillation signal by oscillating the oscillator 300, and the generated oscillation signal is the first and second gray code converters 311 and 313 of the frequency detector 310. Is applied to the enable terminal.

상기 제 1 및 제 2 그레이코드 변환기(311)(313)는 예를 들면, 시프트 레지 스터로 구성되는 것으로서 상기 발진기(300)가 발생한 발진신호의 고전위 기간동안 인에이블되면서 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)를 순차적으로 시프트시켜 발진기(300)의 발진신호의 고전위 기간동안 발생되는 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 개수를 그레이 코드로 출력하게 된다. 즉, 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수를 그레이 코드로 출력한다. The first and second gray code converters 311 and 313 are configured as, for example, shift registers, and are enabled during the high potential period of the oscillation signal generated by the oscillator 300, and thus input clock signal CLKR. And the feedback clock signal CLKF is sequentially shifted to output the number of the input clock signal CLKR and the feedback clock signal CLKF generated during the high potential period of the oscillation signal of the oscillator 300 in gray code. That is, the frequencies of the input clock signal CLKR and the feedback clock signal CLKF are output as gray codes.

여기서, 상기 제 1 및 제 2 그레이코드 변환기(311)(313)를 카운터로 사용하여 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수를 카운트하지 않고, 시프트 레지스터를 사용하여 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수를 그레이 코드로 출력하는 이유는 발진기(300)의 발진신호, 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)가 동기상태가 아님으로 인하여 발생할 수 있는 불안정 상태를 미연에 방지하기 위한 것이다.Here, the frequency of the input clock signal CLKR and the feedback clock signal CLKF is not counted using the first and second gray code converters 311 and 313 as counters, and the input clock signal is used by using a shift register. The reason for outputting the frequency of the CLKR and the feedback clock signal CLKF as a gray code may be caused by the oscillation signal, the input clock signal CLKR, and the feedback clock signal CLKF of the oscillator 300 not being synchronized. This is to prevent any unstable condition.

상기 제 1 및 제 2 그레이코드 변환기(311)(313)가 그레이 코드로 출력하는 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수는 각기 제 1 및 제 2 바이너리 코드 변환기(315)(317)에 입력되어 각기 바이너리 코드로 변환되고, 그 바이너리 코드로 변환된 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수(RCNT)(FCNT)는 제어값 출력부(330)로 입력됨과 아울러 감산기(320)에 입력되어 입력클럭신호(CLKR)와 궤환클럭신호(CLKF)의 주파수 차(DIFF)가 계산되고, 그 계산된 주파수 차(DIFF)가 제어값 출력부(330)로 입력된다.The frequencies of the input clock signal CLKR and the feedback clock signal CLKF output by the first and second gray code converters 311 and 313 in gray code are respectively the first and second binary code converters 315 ( And the input clock signal CLKR and the frequency RCNT FCFC of the feedback clock signal CLKF, which are input to the binary code, are inputted to the control value output unit 330. In addition, the frequency difference DIFF between the input clock signal CLKR and the feedback clock signal CLKF is input to the subtractor 320, and the calculated frequency difference DIFF is input to the control value output unit 330. .

그러면, 제어값 출력부(330)는 상기 주파수 차(DIFF) 및 궤환클럭신호(CLKF)의 주파수(FCNT)로 입력클럭신호(CLKR)에 궤환클럭신호(CLKF)가 락킹되었는지의 여 부를 판단한다.Then, the control value output unit 330 determines whether the feedback clock signal CLKF is locked to the input clock signal CLKR at the frequency FCNT of the frequency difference DIFF and the feedback clock signal CLKF. .

여기서, 위상동조기가 동작하기 시작한 초기에는 입력클럭신호(CLKR)에 궤환클럭신호(CLKF)가 락킹되지 않은 상태이므로 상기 주파수 차(DIFF)가 DIFF=0이 아니고, 소정의 값을 가지게 되는 것으로서 제어값 출력부(330)는 주파수 차(DIFF)의 값으로 입력클럭신호(CLKR)에 궤환클럭신호(CLKF)가 락킹되지 않았음을 판단하고, 락킹신호(LOCK)를 차단하여 출력되지 않도록 한다. 또한 제어값 출력부(330)는 입력클럭신호(CLKR)의 주파수(RCNT)로 추가충전전류신호(ICTUP) 및 충방전 기준전류신호(ICTL)를 출력함과 아울러 궤환클럭신호(CLKF)의 주파수(FCNT)로 추가방전전류신호(ICTDN)를 출력하고, 또한 입력클럭신호(CLKR)의 주파수(RCNT)로 이득 조절신호(GCTL)를 출력하게 된다.In this case, since the feedback clock signal CLKF is not locked to the input clock signal CLKR at the initial stage when the phase shifter starts to operate, the frequency difference DIFF is not DIFF = 0, but is controlled to have a predetermined value. The value output unit 330 determines that the feedback clock signal CLKF is not locked to the input clock signal CLKR based on the value of the frequency difference DIFF, and blocks the locking signal LOCK so that it is not output. In addition, the control value output unit 330 outputs the additional charge current signal I CTUP and the charge / discharge reference current signal I CTL at the frequency RCNT of the input clock signal CLKR , and the feedback clock signal CLKF. The additional discharge current signal I CTDN is output at the frequency FCNT and the gain control signal G CTL is output at the frequency RCNT of the input clock signal CLKR.

상기 제어값 출력부(330)가 락킹신호(LOCK)를 차단하여 출력하지 않음에 따라 궤환클럭신호 스위칭 수단(250)이 차단상태로 되어 궤환클럭신호(CLKF)가 PFD(200)로 궤환되지 않게 되고, 이득 조절신호(GCTL)에 따라 VCO(230)의 이득이 조절되어 VCO(230)의 발진 주파수 범위가 결정된다. 여기서, 상기 이득 조절신호(GCTL)의 레벨은 입력클럭신호(CLKR)의 주파수(RCNT)로 설정되는 것으로서 VCO(230)의 발진 주파수 범위는 입력클럭신호(CLKR)의 주파수(RCNT)에 따라 조절된다.As the control value output unit 330 does not output the blocking signal LOCK, the feedback clock signal switching means 250 is blocked so that the feedback clock signal CLKF is not fed back to the PFD 200. The gain of the VCO 230 is adjusted according to the gain control signal G CTL to determine the oscillation frequency range of the VCO 230. Here, the level of the gain control signal (G CTL ) is set to the frequency (RCNT) of the input clock signal (CLKR), the oscillation frequency range of the VCO 230 is in accordance with the frequency (RCNT) of the input clock signal (CLKR) Adjusted.

또한 상기 제어값 출력부(330)가 출력하는 추가충전전류신호(ICTUP) 및 충방전 기준전류신호(ICTL)에 따라 차지펌프(210)의 제 1 및 제 2 충전 전류원(211, 212)이 충전하는 충전전류가 결정되고, 상기 추가방전전류신호(ICTDN) 및 충방전 기준전류신호(ICTL)에 따라 제 1 및 제 2 방전 전류원(214, 215)이 방전하는 방전전류가 결정된다.In addition, the first and second charging current sources 211 and 212 of the charge pump 210 according to the additional charging current signal I CTUP and the charging / discharging reference current signal I CTL output by the control value output unit 330. The charging current to be charged is determined, and the discharge current discharged by the first and second discharge current sources 214 and 215 is determined according to the additional discharge current signal I CTDN and the charge / discharge reference current signal I CTL . .

여기서, 상기 추가충전전류신호(ICTUP)는 입력클럭신호(CLKR)의 주파수(RCNT)로 설정되고, 추가방전전류신호(ICTDN)는 궤환클럭신호(CLKF)의 주파수(FCNT)로 설정되며, 위상동조기의 동작 초기에 입력클럭신호(CLKR)는 정상적인 주파수(RCNT)로 입력되나 VCO(230)가 출력클럭신호(CLKO)를 발생하지 않아 궤환클럭신호(CLKF)가 없으므로 제 1 충전 전류원(211)의 충전전류는 높게 결정되고, 제 1 방전 전류원(214)의 방전전류는 매우 낮게 설정되며, 시간의 경과되면서 VCO(230)가 출력하는 출력클럭신호(CLKO)의 주파수가 상승함에 따라 추가방전전류신호(ICTDN)가 증가하여 제 1 방전 전류원(214)의 방전전류는 점차 증가하게 된다.Here, the additional charge current signal I CTUP is set to the frequency RCNT of the input clock signal CLKR, and the additional discharge current signal I CTDN is set to the frequency FCNT of the feedback clock signal CLKF. The input clock signal CLKR is input at the normal frequency RCNT at the beginning of the phase tuner operation, but since the VCO 230 does not generate the output clock signal CLKO, there is no feedback clock signal CLKF. The charging current of 211 is determined to be high, the discharge current of the first discharge current source 214 is set very low, and as time passes, the frequency of the output clock signal CLKO output by the VCO 230 increases. As the discharge current signal I CTDN increases, the discharge current of the first discharge current source 214 gradually increases.

이와 같은 상태에서 PFD(200)는 입력클럭신호(CLKR)가 입력되고, 궤환클럭신호(CLKF)는 입력되지 않으므로 입력클럭신호(CLKR)에 따라 충전제어신호(IUP) 및 방전제어신호(IDN)를 출력하고, 그 출력한 충전제어신호(IUP) 및 방전제어신호(IDN)에 따라 차지펌프(210)의 충전 스위치(213) 및 방전 스위치(216)가 접속된다.In this state, the input clock signal CLKR is input to the PFD 200, and the feedback clock signal CLKF is not input. Accordingly, the charge control signal I UP and the discharge control signal I according to the input clock signal CLKR. It outputs a DN), and the output the charge control signal (I uP) and a discharge charging switch 213 and discharging switch (216 of the charge pump 210 in response to a control signal (I DN)) are connected.

그러면, 차지펌프(210)의 제 1 및 제 2 충전 전류원(211, 212)에서 출력되는 충전전류가 충전스위치(213)를 통해 루프 필터(220)에 입력되므로 루프 필터(220)는 입력되는 충전전류를 충전하게 되고, 그 충전전류는 방전스위치(216)와, 제 1 및 제 2 방전 전류원(214, 215)을 통해 방전되면서 충전 전류를 필터링하여 발진전압을 출력하게 되고, 루프 필터(220)가 출력하는 발진전압에 따라 VCO(230)는 소정 주파수의 출력클럭신호(CLKO)를 발생하게 되고, 그 출력클럭신호(CLKO)는 분주기(240)에서 분주되어 궤환클럭신호(CLKF)로 출력된다.Then, since the charging currents output from the first and second charging current sources 211 and 212 of the charge pump 210 are input to the loop filter 220 through the charging switch 213, the loop filter 220 is charged. The charging current is discharged through the discharge switch 216 and the first and second discharge current sources 214 and 215, and the charging current is filtered to output the oscillation voltage. The loop filter 220 VCO 230 generates an output clock signal CLKO of a predetermined frequency according to the oscillation voltage outputted by the output signal. The output clock signal CLKO is divided by the divider 240 and output as a feedback clock signal CLKF. do.

여기서, 본 발명은 제 1 및 제 2 충전 전류원(211, 212)에서 출력되는 높은 레벨의 충전전류를 루프 필터(220)가 충전 및 필터링하여 빠른 속도로 레벨이 증가하는 발진전압을 출력함으로써 VCO(230)에서 출력되는 출력클럭신호(CLKO)의 주파수가 빠른 속도로 상승하게 된다.According to the present invention, the loop filter 220 charges and filters a high level charging current output from the first and second charging current sources 211 and 212 to output an oscillation voltage at which the level increases at a high speed. The frequency of the output clock signal CLKO output from 230 is rapidly increased.

이와 같은 상태에서 제어부(260)의 제어값 출력부(330)는 감산기(320)가 출력하는 주파수 차(DIFF)를 계속 감시하여 DIFF=0이 되는지의 여부를 판단하고, DIFF=0이 될 경우에 궤환클럭신호(CLKF)의 주파수(FCNT)가 0이 아닌 지의 여부를 판단한다. 즉, 궤환클럭신호(CLKF)가 정상으로 발생되는지의 여부를 판단한다.In such a state, the control value output unit 330 of the controller 260 continuously monitors the frequency difference DIFF output by the subtractor 320 to determine whether DIFF = 0 or not, and when DIFF = 0 becomes It is determined whether or not the frequency FCNT of the feedback clock signal CLKF is zero. That is, it is determined whether the feedback clock signal CLKF is generated normally.

상기 판단 결과 DIFF=0이고, 궤환클럭신호(CLKF)의 주파수(FCNT)가 0이 아닐 경우에 제어값 출력부(330)는 출력클럭신호(CLKO)가 입력클럭신호(CLKR)에 락킹되었음을 판단하고, 락킹신호(LOCK)를 발생하여 궤환클럭신호 스위칭 수단(250)이 접속 및 궤환클럭신호(CLKF)가 궤환클럭신호 스위칭 수단(250)을 통해 PFD(200)로 궤환되게 한다. 또한 제어값 출력부(330)는 추가충전전류신호(ICTUP) 및 추가방전전류신호(ICTDN)를 차단하여 제 1 충전 전류원(211) 및 제 1 방전 전류원(214)이 충전전류 및 방전전류를 발생하지 않도록 하고, 입력클럭신호(CLKR)의 주파수(RCNT)에 따 라 충방전 기준전류신호(ICTL) 및 이득 조절신호(GCTL)를 계속 출력한다.If the result of the determination is DIFF = 0 and the frequency FCNT of the feedback clock signal CLKF is not 0, the control value output unit 330 determines that the output clock signal CLKO is locked to the input clock signal CLKR. Then, the locking signal LOCK is generated so that the feedback clock signal switching means 250 is connected and the feedback clock signal CLKF is fed back to the PFD 200 through the feedback clock signal switching means 250. In addition, the control value output unit 330 blocks the additional charging current signal I CTUP and the additional discharge current signal I CTDN so that the first charging current source 211 and the first discharge current source 214 charge current and discharge current. Does not occur and continuously outputs the charge / discharge reference current signal I CTL and the gain control signal G CTL according to the frequency RCNT of the input clock signal CLKR.

이와 같은 상태에서 PFD(200)는 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 위상차 및 주파수 차를 검출하고, 검출한 위상차 및 주파수 차에 따라 충전제어신호(IUP) 및 방전제어신호(IDN)를 선택적으로 출력하면서 차지펌프(210)에서 차지필터(220)로 충전 및 방전되는 전류를 조절하여 VCO(230)에서 출력되는 출력클럭신호(230)가 입력클럭신호(CLKR)에 락킹된 상태를 유지하게 한다.In this state, the PFD 200 detects a phase difference and a frequency difference between the input clock signal CLKR and the feedback clock signal CLKF, and according to the detected phase difference and frequency difference, the charge control signal I UP and the discharge control signal. While outputting (I DN ) selectively, the output clock signal 230 output from the VCO 230 is adjusted to the input clock signal CLKR by adjusting the current charged and discharged from the charge pump 210 to the charge filter 220. Keep locked.

이와 같이 출력클럭신호(230)가 입력클럭신호(CLKR)에 락킹된 상태에서 여러 가지의 원인으로 인하여 락킹이 해제되는 경우가 발생할 수 있고, 이러한 경우에 다시 출력클럭신호(230)를 입력클럭신호(CLKR)에 락킹시켜야 된다.As described above, when the output clock signal 230 is locked to the input clock signal CLKR, the locking may be released due to various causes. In this case, the output clock signal 230 is input again to the input clock signal. Lock to (CLKR).

이를 위하여 본 발명은 출력클럭신호(230)가 입력클럭신호(CLKR)에 락킹된 후에도 감산기(320)가 출력하는 주파수 차(DIFF)를 제어값 출력부(330)가 계속 감시하여 주파수 차(DIFF)가 미리 설정된 값 이상인지의 여부를 판단한다.To this end, the control value output unit 330 continuously monitors the frequency difference DIFF output by the subtractor 320 even after the output clock signal 230 is locked to the input clock signal CLKR. ) Is determined to be equal to or greater than a preset value.

상기 주파수 차(DIFF)가 미리 설정된 값 이상일 경우에 제어값 출력부(330)는 출력클럭신호(230)가 입력클럭신호(CLKR)에 락킹되지 않았음을 판단하고, 상기한 바와 같이 락킹신호(LOCK)를 차단하여 궤환클럭신호(CLKF)가 PFD(200)로 궤환되지 않도록 하고, 입력클럭신호(CLKR)의 주파수(RCNT)로 추가충전전류신호(ICTUP)를 출력함과 아울러 궤환클럭신호(CLKF)의 주파수(FCNT)로 추가방전전류신호(ICTDN)를 출력하여 출력클럭신호(230)가 입력클럭신호(CLKR)에 빠른 속도로 락킹되도록 하고, 출력클럭신호(230)가 입력클럭신호(CLKR)에 다시 락킹될 경우에 락킹신호 (LOCK)를 발생하여 궤환클럭신호(CLKF)가 PFD(200)로 궤환되고, 추가충전전류신호(ICTUP) 및 추가방전전류신호(ICTDN)를 발생하지 않아 제 1 충전 전류원(211) 및 제 1 방전 전류원(214)가 충전전류 및 방전전류를 발생하지 않도록 하는 동작을 반복 수행한다.When the frequency difference DIFF is greater than or equal to a preset value, the control value output unit 330 determines that the output clock signal 230 is not locked to the input clock signal CLKR, and as described above, the locking signal ( Blocking to prevent the feedback clock signal CLKF from being fed back to the PFD 200, outputting an additional charge current signal I CTUP at the frequency RCNT of the input clock signal CLKR, and the feedback clock signal. Outputs an additional discharge current signal I CTDN at the frequency FCNT of CLKF so that the output clock signal 230 is locked to the input clock signal CLKR at a high speed, and the output clock signal 230 is input clocked. When the signal CLKR is locked again, a locking signal LOCK is generated, and the feedback clock signal CLKF is fed back to the PFD 200, and the additional charge current signal I CTUP and the additional discharge current signal I CTDN are generated . Does not generate the first charging current source 211 and the first discharge current source 214 does not generate a charge current and a discharge current Repeat the action to avoid.

한편, 도 4는 본 발명의 듀얼 루프를 가지는 위상동조기의 제어방법을 보인 신호흐름도이다. 이에 도시된 바와 같이 단계(400)에서 제어부(260)의 주파수 검출부(310)가 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수(RCNT)(FCNT)를 측정하고, 단계(402)에서 상기 측정한 주파수(RCNT)(FCNT)의 차(DIFF)를 계산한다.On the other hand, Figure 4 is a signal flow diagram showing a control method of a phase synchronizer having a dual loop of the present invention. As shown in FIG. 400, the frequency detector 310 of the control unit 260 measures the frequency RCNT (FCNT) of the input clock signal CLKR and the feedback clock signal CLKF, and in step 402. Calculate the difference (DIFF) of the measured frequency (RCNT) (FCNT) at.

다음 단계(404)에서 제어값 출력부(330)는 상기 계산한 주파수 차(DIFF)가 0인지의 여부를 판단하고, 단계(406)에서 궤환클럭신호(CLKF)의 주파수(FCNT)가 0인지의 여부를 판단한다.In the next step 404, the control value output unit 330 determines whether the calculated frequency difference DIFF is zero, and in step 406 whether the frequency FCNT of the feedback clock signal CLKF is zero. Determine whether or not.

상기 단계(404)의 판단 결과 주파수 차(DIFF)가 0이거나 또는 상기 단계(406)의 판단 결과 궤환클럭신호(CLKF)의 주파수(FCNT)가 0일 경우에 제어값 출력부(330)는 출력클럭신호(CLKO)가 입력클럭신호(CLKR)에 락킹되지 않았음을 판단하고, 단계(408)에서 락킹신호(LOCK)를 차단하여 궤환클럭신호 스위칭 수단(250)이 차단상태로 되게 하고, 단계(410)에서 입력클럭신호(CLKR)의 주파수(RCNT)로 추가충전전류신호(ICTUP)를 출력함과 아울러 궤환클럭신호(CLKF)의 주파수(FCNT)로 추가방전전류신호(ICTDN)를 출력하고, 단계(412)에서 입력클럭신호(CLKR)의 주파수(RCNT)로 충방전 기준전류신호(ICTL)를 출력하며, 단계(414)에서 입력클럭신호(CLKR)의 주 파수(RCNT)로 이득 조절신호(GCTL)를 출력한다.The control value output unit 330 outputs when the frequency difference DIFF is 0 in the determination of step 404 or the frequency FCNT of the feedback clock signal CLKF is 0 in the determination result of step 406. It is determined that the clock signal CLKO is not locked to the input clock signal CLKR, and in step 408, the locking signal LOCK is blocked to cause the feedback clock signal switching means 250 to be cut off. The additional charge current signal I CTUP is output at the frequency RCNT of the input clock signal CLKR at 410 and the additional discharge current signal I CTDN is output at the frequency FCNT of the feedback clock signal CLKF . Outputs the charge / discharge reference current signal I CTL at the frequency RCNT of the input clock signal CLKR at step 412, and outputs the frequency RCNT of the input clock signal CLKR at step 414. Outputs a gain control signal (G CTL ).

그러면, VCO(230)는 입력클럭신호(CLKR)의 주파수(RCNT)에 따라 주파수 범위가 결정되고, 차지펌프(210)의 충전전류가 높게 설정되고, 방전전류는 낮게 설정되어 PFD(200)가 출력하는 충전제어신호(IUP) 및 방전제어신호(IDN)에 따라 루프 필터(220)에 빠른 속도로 전류가 충전되면서 빠른 속도로 상승하는 발진전압을 출력하여 VCO(230)가 발생하는 출력클럭신호(CLKO)의 주파수는 빠른 속도로 상승하게 된다.Then, the VCO 230 has a frequency range determined according to the frequency RCNT of the input clock signal CLKR, the charge current of the charge pump 210 is set high, and the discharge current is set low so that the PFD 200 is set. According to the charging control signal I UP and the discharge control signal I DN outputted, the loop filter 220 outputs an oscillation voltage rising at a high speed while the current is charged at a high speed, so that the VCO 230 generates an output. The frequency of the clock signal CLKO rises rapidly.

이와 같은 상태에서 제어부(260)는 단계(400)로 복귀하여 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수(RCNT)(FCNT)를 측정하고, 주파수차(DIFF)를 계산하여 출력클럭신호(CLKO)가 입력클럭신호(CLKR)에 락킹되었는지의 여부를 판단하는 동작을 반복 수행한다.In this state, the control unit 260 returns to step 400 and measures the frequency RCNT (FCNT) of the input clock signal CLKR and the feedback clock signal CLKF, calculates the frequency difference DIFF, and outputs the calculated frequency difference DIFF. The operation of determining whether the clock signal CLKO is locked to the input clock signal CLKR is repeatedly performed.

이와 같은 상태에서 출력클럭신호(CLKO)가 입력클럭신호(CLKR)에 락킹될 경우 즉, 단계(404)에서 주파수차(DIFF)가 0이고, 단계(406)에서 궤환클럭신호(CLKF)의 주파수(FCNT)가 0이 아닐 경우에 제어값 출력부(330)는 출력클럭신호(CLKO)가 입력클럭신호(CLKR)에 정확히 락킹되었음을 판단하고, 단계(416)에서 락킹신호(LOCK)를 출력하여 궤환클럭신호 스위칭 수단(250)이 접속되고, 궤환클럭신호(CLKF)가 PDF(200)로 궤환되게 하며, 단계(420)에서 입력클럭신호(CLKR)의 주파수(RCNT)로 계속 충방전 기준전류신호(ICTL)를 출력함과 아울러 단계(422)에서 입력클럭신호(CLKR)의 주파수(RCNT)로 계속 이득 조절신호(GCTL)를 출력하여 계속 랑킹상 태를 유지할 수 있도록 한다.In this state, when the output clock signal CLKO is locked to the input clock signal CLKR, that is, the frequency difference DIFF is 0 in step 404, and the frequency of the feedback clock signal CLKF in step 406. If the FCNT is not 0, the control value output unit 330 determines that the output clock signal CLKO is correctly locked to the input clock signal CLKR, and outputs the locking signal LOCK in step 416. The feedback clock signal switching means 250 is connected, and the feedback clock signal CLKF is fed back to the PDF 200, and the charging / discharging reference current continues at the frequency RCNT of the input clock signal CLKR in step 420. In addition, the signal I CTL may be output, and the gain control signal G CTL may be continuously output at the frequency RCNT of the input clock signal CLKR in step 422 to maintain the blanking state.

다음 단계(426)에서 제어부(260)는 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수(RCNT)(FCNT)를 측정하고, 단계(426)에서 주파수차(DIFF)를 계산하여 단계(428)에서 주파수 차(DIFF)가 미리 설정된 값 이상인지의 여부를 판단한다.In the next step 426, the controller 260 measures the frequency RCNT (FCNT) of the input clock signal CLKR and the feedback clock signal CLKF, and calculates the frequency difference DIFF in step 426. In step 428, it is determined whether the frequency difference DIFF is greater than or equal to a preset value.

상기 단계(428)의 판단 결과 주파수 차(DIFF)가 설정 값 이상이 아닐 경우에 제어값 출력부(330)는 출력클럭신호(CLKO)가 입력클럭신호(CLKR)에 계속 락킹되어 있음을 판단하고, 상기 단계(424)로 복귀하여 입력클럭신호(CLKR) 및 궤환클럭신호(CLKF)의 주파수(RCNT)(FCNT)를 측정하고, 주파수차(DIFF)를 계산한 후 주파수 차(DIFF)가 미리 설정된 값 이상인지의 여부를 판단하는 동작을 반복한다.When the frequency difference DIFF is not equal to or greater than the set value as a result of the determination of step 428, the control value output unit 330 determines that the output clock signal CLKO is kept locked to the input clock signal CLKR. After returning to step 424, the frequency clock signal RCNT of the input clock signal CLKR and the feedback clock signal CLKF is measured, the frequency difference DIFF is calculated, and the frequency difference DIFF is determined in advance. The operation of determining whether or not the value is equal to or greater than the set value is repeated.

그리고 상기 단계(428)의 판단 결과 주파수 차(DIFF)가 설정 값 이상으로 될 경우에 제어값 출력부(330)는 출력클럭신호(CLKO)가 입력클럭신호(CLKR)에 락킹된 상태가 해제되었음을 판단하고, 상기 단계(408)로 복귀하여 락킹신호(LOCK)를 차단하고, 추가충전전류신호(ICTUP), 추가방전전류신호(ICTDN) 및 충방전 기준전류신호(ICTL)를 출력하여 빠른 속도로 출력클럭신호(CLKO)가 입력클럭신호(CLKR)에 락킹되도록 하고, 출력클럭신호(CLKO)가 입력클럭신호(CLKR)에 락킹될 경우에 추가충전전류신호(ICTUP) 및 추가방전전류신호(ICTDN)를 차단하는 동작을 반복 수행하면서 출력클럭신호(CLKO)가 입력클럭신호(CLKR)에 계속 락킹되도록 한다.When the frequency difference DIFF is greater than or equal to the set value as a result of the determination of step 428, the control value output unit 330 releases the state in which the output clock signal CLKO is locked to the input clock signal CLKR. The control unit returns to step 408 to block the locking signal LOCK, and outputs an additional charge current signal I CTUP , an additional discharge current signal I CTDN , and a charge / discharge reference current signal I CTL . When the output clock signal CLKO is locked to the input clock signal CLKR at a high speed, and the output clock signal CLKO is locked to the input clock signal CLKR, the additional charge current signal I CTUP and the additional discharge The output clock signal CLKO is continuously locked to the input clock signal CLKR while repeatedly performing the operation of blocking the current signal I CTDN .

한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.On the other hand, while the present invention has been shown and described with respect to specific preferred embodiments, various modifications and changes of the present invention without departing from the spirit or field of the invention provided by the claims below It can be easily understood by those skilled in the art.

이상에서 설명한 바와 같이 본 발명은 출력클럭신호가 입력클럭신호에 락킹되지 않았을 경우에 차지펌프의 충전전류를 높게 설정하고, 방전전류를 낮게 설정하여 빠른 속도로 VCO가 출력하는 출력클럭신호를 입력클럭신호에 락킹시킬 수 있고, VCO의 주파수 범위를 입력클럭신호의 주파수에 따라 조절하여 안정된 출력클럭신호를 발생할 수 있으며, 또한 락킹 상태가 해제될 경우에 빠른 속도로 다시 락킹시킬 수 있는 등의 효과가 있다.As described above, in the present invention, when the output clock signal is not locked to the input clock signal, the charge clock of the charge pump is set high and the discharge current is set low, thereby outputting the output clock signal outputted by the VCO at high speed. It can lock to the signal, adjust the frequency range of the VCO according to the frequency of the input clock signal to generate a stable output clock signal, and also can lock again at a high speed when the lock state is released. have.

Claims (8)

입력클럭신호와 궤환클럭신호의 위상 및 주파수를 비교하여 위상차 및 주파수 차에 따라 충전제어신호 및 방전제어신호를 발생하는 PFD(Phase Frequency Detector);Phase Frequency Detector (PFD) for generating a charge control signal and a discharge control signal according to the phase difference and the frequency difference by comparing the phase and frequency of the input clock signal and the feedback clock signal; 상기 충전제어신호 및 방전제어신호에 따라 충전전류 및 방전전류를 발생하는 차지 펌프;A charge pump generating charge current and discharge current according to the charge control signal and the discharge control signal; 상기 차지 펌프가 발생하는 충전전류 및 방전전류에 따라 전류를 충전 및 방전시키면서 필터링하여 발진전압을 발생하는 루프 필터;A loop filter generating an oscillation voltage by filtering while charging and discharging a current according to a charge current and a discharge current generated by the charge pump; 상기 루프 필터가 발생한 발진전압의 레벨에 따른 주파수의 출력클럭신호를 생성하는 VCO(Voltage Controlled Oscillator);A voltage controlled oscillator (VCO) for generating an output clock signal having a frequency corresponding to the level of the oscillation voltage generated by the loop filter; 상기 VCO의 출력클럭신호를 분주하여 궤환클럭신호를 발생하는 분주기;A divider for dividing the output clock signal of the VCO to generate a feedback clock signal; 상기 분주기가 출력하는 궤환클럭신호를 스위칭하여 상기 PFD로 궤환 또는 차단하는 궤환클럭신호 스위칭 수단; 및A feedback clock signal switching means for switching the feedback clock signal output by the divider to feed back or block the PFD; And 상기 입력클럭신호 및 궤환클럭신호의 주파수를 검출하여 주파수차를 계산하고, 검출한 궤환클럭신호의 주파수 및 주파수차로 락킹 여부를 판단하여 상기 궤환클럭신호 스위칭 수단의 스위칭을 제어함과 아울러 입력클럭신호 및 궤환클럭신호의 주파수에 따라 충방전 기준전류신호, 추가충전전류신호 및 추가방전전류신호를 발생하여 상기 차지 펌프의 충전전류 및 방전전류를 제어하고, 이득 조절신호를 발생하여 상기 VCO의 주파수 범위를 설정하는 제어부로 구성된 듀얼 루프를 가지는 위상동조기.A frequency difference is calculated by detecting the frequencies of the input clock signal and the feedback clock signal, and whether or not the lock is detected by the frequency and the frequency difference of the detected feedback clock signal to control the switching of the feedback clock signal switching means and also input clock signal. And generating a charge / discharge reference current signal, an additional charge current signal, and an additional discharge current signal according to the frequency of the feedback clock signal to control the charge current and the discharge current of the charge pump, and generate a gain control signal to generate the frequency range of the VCO. Phase tuner having a dual loop consisting of a control unit for setting the. 제 1 항에 있어서, 상기 차지 펌프는;2. The system of claim 1, wherein the charge pump; 상기 추가충전전류신호에 따른 레벨의 충전전류를 발생하는 제 1 충전 전류원;A first charging current source generating a charging current of a level according to the additional charging current signal; 상기 충방전 기준전류신호에 따른 레벨의 충전전류를 발생하는 제 2 충전 전류원;A second charging current source generating a charging current having a level corresponding to the charging / discharging reference current signal; 상기 제 1 충전 전류원 및 제 2 충전 전류원이 발생하는 충전전류를 상기 PFD의 충전제어신호에 따라 스위칭시켜 상기 루프 필터로 출력하는 충전 스위치;A charging switch for switching the charging current generated by the first charging current source and the second charging current source according to the charging control signal of the PFD and outputting the charging current to the loop filter; 상기 추가방전전류신호에 따른 레벨의 방전전류를 방전시키는 제 1 방전 전류원;A first discharge current source for discharging a discharge current of a level according to the additional discharge current signal; 상기 충방전 기준전류신호에 따른 레벨의 방전전류를 방전시키는 제 2 방전 전류원; 및A second discharge current source for discharging a discharge current having a level corresponding to the charge / discharge reference current signal; And 상기 PFD의 방전제어신호에 따라 스위칭되어 상기 루프 필터에 충전된 전류를 상기 제 1 방전 전류원 및 제 2 방전 전류원을 통해 방전시키는 방전 스위치로 구성됨을 특징으로 하는 듀얼 루프를 가지는 위상동조기.And a discharge switch which is switched in accordance with the discharge control signal of the PFD to discharge the current charged in the loop filter through the first discharge current source and the second discharge current source. 제 1 항에 있어서, 상기 제어부는;The method of claim 1, wherein the control unit; 소정 주파수의 발진신호를 발생하는 발진기;An oscillator for generating an oscillation signal of a predetermined frequency; 상기 발진기가 발생한 발진신호의 고전위 기간동안 상기 입력클럭신호 및 궤 환클럭신호의 주파수를 검출하는 주파수 검출부;A frequency detector for detecting frequencies of the input clock signal and the feedback clock signal during the high potential period of the oscillation signal generated by the oscillator; 상기 주파수 검출부가 검출한 입력클럭신호 및 궤환클럭신호의 주파수의 차이 값을 검출하는 감산기;A subtractor for detecting a difference value between frequencies of the input clock signal and the feedback clock signal detected by the frequency detector; 상기 주파수 검출부가 입력클럭신호 및 궤환클럭신호의 주파수와, 상기 감산기가 검출한 주파수 차로 입력클럭신호에 궤환클럭신호가 락킹되었는지의 여부를 판단하고, 판단 결과에 따라 상기 락킹신호를 발생하여 상기 궤환클럭신호 스위칭 수단의 스위칭 동작을 제어함과 아울러 상기 충방전 기준전류신호, 추가충전전류신호 및 추가방전전류신호를 발생하여 상기 차지 펌프의 충전전류 및 방전전류를 제어하고, 이득 조절신호를 발생하여 상기 VCO의 발진주파수 범위를 조절하는 제어값 출력부로 구성됨을 특징으로 하는 듀얼 루프를 가지는 위상동조기.The frequency detecting unit determines whether the feedback clock signal is locked to the input clock signal by the frequency difference between the input clock signal and the feedback clock signal and the frequency detected by the subtractor, and generates the locking signal according to a determination result to generate the feedback signal. In addition to controlling the switching operation of the clock signal switching means, the charging and discharging reference current signal, the additional charging current signal and the additional discharge current signal are generated to control the charge current and the discharge current of the charge pump, and generate a gain control signal. A phase tuner having a dual loop, characterized in that the control value output unit for adjusting the oscillation frequency range of the VCO. 제 3 항에 있어서, 상기 주파수 검출부는;4. The apparatus of claim 3, wherein the frequency detector; 상기 발진기의 발진신호에 따라 인에이블되면서 상기 입력클럭신호 및 출력클럭신호를 시프트시켜 입력클럭신호 및 출력클럭신호의 주파수를 그레이코드로 출력하는 제 1 및 제 2 그레이코드 변환기; 및First and second gray code converters that are enabled according to the oscillation signal of the oscillator and shift the input clock signal and the output clock signal to output frequencies of the input clock signal and the output clock signal as gray codes; And 상기 제 1 및 제 2 그레이코드 변환기에서 그레이코드로 출력되는 입력클럭신호 및 출력클럭신호의 주파수를 바이너리코드로 각기 변환하는 제 1 및 제 2 바이너리 코드 변환기로 구성됨을 특징으로 하는 듀얼 루프를 가지는 위상동조기.A phase having a dual loop, wherein the first and second gray code converters comprise first and second binary code converters respectively converting frequencies of an input clock signal and an output clock signal output as gray codes into binary codes Tuner. 제 4 항에 있어서, 상기 제 1 및 제 2 그레이코드 변환기들 각각은;5. The apparatus of claim 4, wherein each of the first and second gray code converters comprises: a; 시프트 레지스터로 이루어지는 것을 특징으로 하는 듀얼 루프를 가지는 위상동조기.A phase tuner having a dual loop comprising a shift register. 입력클럭신호 및 궤환클럭신호의 주파수를 주파수 검출부가 검출하고, 검출한 입력클럭신호 및 궤환클럭신호의 주파수의 차를 감산기가 계산하는 단계;Detecting a frequency of the input clock signal and the feedback clock signal by the frequency detector and calculating a difference between the frequencies of the detected input clock signal and the feedback clock signal; 상기 검출한 입력클럭신호의 주파수 값에 따라 차지펌프의 충전 및 방전 기준전류를 설정하는 단계;Setting a charge and discharge reference current of the charge pump according to the detected frequency value of the input clock signal; 상기 계산한 입력클럭신호 및 궤환클럭신호의 주파수 차 및 상기 검출한 궤환클럭신호의 주파수를 제어값 출력부가 판단하는 단계;Determining, by a control value output unit, a frequency difference between the calculated input clock signal and the feedback clock signal and a frequency of the detected feedback clock signal; 상기 입력클럭신호 및 궤환클럭신호의 주파수 차가 0이 아니거나 궤환클럭신호의 주파수가 0일 경우에 상기 궤환클럭신호가 PFD(Phase Frequency Detector)로 궤환되지 않게 하고 차지펌프의 충전전류를 상기 입력클럭신호의 주파수 값으로 추가 설정하며, 차지펌프의 방전전류를 상기 궤환클럭신호의 주파수 값으로 추가 설정하는 단계; 및When the frequency difference between the input clock signal and the feedback clock signal is not 0 or the frequency of the feedback clock signal is 0, the feedback clock signal is not fed back to a phase frequency detector (PFD) and the charging current of the charge pump is inputted to the input clock. Additionally setting the frequency value of the signal, and further setting the discharge current of the charge pump to the frequency value of the feedback clock signal; And 상기 입력클럭신호 및 궤환클럭신호의 주파수 차가 0이고, 궤환클럭신호의 주파수가 0이 아닐 경우에 상기 궤환클럭신호가 PFD로 궤환되게 하고 상기 추가 설정한 차지펌프의 충전전류 및 방전전류를 차단하는 단계로 이루어지는 듀얼 루프를 가지는 위상동조기의 제어방법.When the frequency difference between the input clock signal and the feedback clock signal is 0 and the frequency of the feedback clock signal is not 0, the feedback clock signal is fed back to the PFD and the charge current and the discharge current of the additional charge pump are cut off. A method of controlling a phase shifter having a dual loop consisting of steps. 제 6 항에 있어서,The method of claim 6, 상기 검출한 입력클럭신호의 주파수 값에 따라 VCO(Voltage Controlled Oscillator)의 이득을 조절하여 발진 주파수 범위를 설정하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 루프를 가지는 위상동조기의 제어방법.And controlling the gain of a voltage controlled oscillator (VCO) to set an oscillation frequency range according to the detected frequency value of the input clock signal. 제 6 항에 있어서, 상기 추가 설정한 차지펌프의 충전전류 및 방전전류를 차단한 이후에;According to claim 6, After the charge current and discharge current of the charge pump further set; 상기 입력클럭신호 및 궤환클럭신호의 주파수 차가 미리 설정된 값 이상으로 되는지의 여부를 판단하는 단계;Determining whether a frequency difference between the input clock signal and the feedback clock signal is greater than or equal to a preset value; 상기 판단 결과 상기 입력클럭신호 및 궤환클럭신호의 주파수 차가 미리 설정된 값 이상으로 될 경우에 상기 궤환클럭신호가 PFD로 궤환되지 않게 하고 차지펌프의 충전전류를 상기 입력클럭신호의 주파수 값으로 추가 설정하며, 차지펌프의 방전전류를 상기 궤환클럭신호의 주파수 값으로 추가 설정하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 루프를 가지는 위상동조기의 제어방법.As a result of the determination, when the frequency difference between the input clock signal and the feedback clock signal is greater than or equal to a preset value, the feedback clock signal is not fed back to the PFD and the charging current of the charge pump is additionally set as the frequency value of the input clock signal. And setting the discharge current of the charge pump to a frequency value of the feedback clock signal.
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* Cited by examiner, † Cited by third party
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KR100830899B1 (en) * 2006-09-15 2008-05-22 한국과학기술원 Method Of Gain Estimation For VCO And Frequency Synthesizer Using The Method
KR101225314B1 (en) * 2010-12-29 2013-01-22 한양대학교 산학협력단 Clock data recovery circuit and operating method thereof
KR20220083277A (en) 2020-12-11 2022-06-20 한국과학기술원 A frequency hopping spread spectrum frequency synthesizer

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