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KR20060004903A - 패턴형성방법 및 반도체장치의 제조방법 - Google Patents

패턴형성방법 및 반도체장치의 제조방법 Download PDF

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KR20060004903A
KR20060004903A KR1020057002890A KR20057002890A KR20060004903A KR 20060004903 A KR20060004903 A KR 20060004903A KR 1020057002890 A KR1020057002890 A KR 1020057002890A KR 20057002890 A KR20057002890 A KR 20057002890A KR 20060004903 A KR20060004903 A KR 20060004903A
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KR
South Korea
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film
forming
pattern
flowable
substrate
Prior art date
Application number
KR1020057002890A
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English (en)
Inventor
히데오 나카가와
마사루 사사고
요시히코 히라이
Original Assignee
마츠시타 덴끼 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

패턴형성방법은, 유동성을 갖는 물질로 이루어지는 유동성 막을 형성하는 공정과, 압력면에 오목부 및 볼록부 중 적어도 한쪽을 갖는 압력부재의 압력면을 유동성 막에 눌러, 오목부 및 볼록부 중 적어도 한쪽을 유동성 막에 전사시키는 공정과, 압력면을 유동성 막에 누른 상태에서 유동성 막을 제 1 온도로 가열하여, 오목부 및 볼록부 중 적어도 한쪽이 전사된 유동성 막을 고체화함으로써, 고체막을 형성하는 공정과, 고체막을 제 1 온도보다 높은 제 2 온도로 가열하여 고체막을 소성함으로써, 소성된 고체막으로 이루어지는 패턴을 형성하는 공정을 구비한다.

Description

패턴형성방법 및 반도체장치의 제조방법{METHOD FOR FORMING PATTERN AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 임프린트법을 이용하여 패턴을 형성하는 방법, 및 이 패턴형성방법을 이용하는 반도체장치의 제조방법에 관한 것이다.
반도체장치 제조공정의 다층배선 형성방법에서, 디자인 룰이 130㎚ 이하의 세대에서는, 절연막에 오목부(비어홀 또는 배선 홈)를 형성한 후에, 주로 금속도금법으로 오목부에 금속막을 매입하고, 그 후, 금속막을 화학적기계연마(CMP)법으로 평탄화하여 매입배선을 형성하는 다마신법이 이용되고 있다. 이 경우, 절연막에 오목부를 형성하는 방법으로는, 종래부터 알려져 있는 드라이에칭 외에, 비특허문헌 1(Applied Physics Letter, Volume 67(1995), pp. 3114-3116.) 또는 특허문헌 1(USP 5,772,905 (1998.06.30))에서, S.Y.Chou들에 의해 제안된 나노임프린트 리소그래피라는 기술이 알려져 있다.
이하, 나노임프린트 리소그래피에 의한 종래의 패턴형성방법에 대하여 도 17의 (a)∼(e)를 참조하면서 설명하기로 한다.
우선, 도 17의 (a)에 나타내는 바와 같이, 표층부에 트랜지스터 등의 소자 및 배선이 형성된(도시 생략) 기판(반도체웨이퍼)(101) 상에, 열경화성수지로 된 막(102A)을 형성한 후, 도 17의 (b)에 나타내는 바와 같이, 압력면에 볼록부(104)를 갖는 몰딩(103)의 압력면을 막(102A)에 압착시켜, 막(102A)에 몰딩(103)의 볼록부(104)를 전사한다.
다음에 도 17의 (c)에 나타내는 바와 같이, 몰딩(103)에 압력을 가한 상태에서 기판(101)에 열을 가함으로써, 막(102A)을 경화시켜 경화막(102B)을 형성한다. 또 막(102A)이 광경화성수지로 된 경우에는, 몰딩(103)에 압력과 함께 자외선 등의 광을 조사시켜, 경화막(102B)을 형성한다.
다음으로 도 17의 (d)에 나타내는 바와 같이, 몰딩(103)을 경화막(102B)에서 분리시키면, 경화막(102B)에는 몰딩(103)의 볼록부(104)가 전사되어 이루어지는 오목부(105)가 형성된다.
다음에, 경화막(102B)에 전면적으로 이방성 드라이에칭(이방성 에치백)을 실시하여, 도 17의 (e)에 나타내는 바와 같이, 경화막(102B)에서 오목부(105)의 저부에 잔존하는 부분을 제거한다.
그런데, S.Y.Chou들은, 막(102A)의 재료로서, 레지스트재료인 PMMA(폴리메틸메타크릴레이트)를 사용하는 동시에, PMMA를 일단 경화시킨 후, 200℃로 가열하여 PMMA를 약간 연화시킨 상태에서 몰딩(103)을 막(102A)에 눌러 오목부(105)를 형성한다. 이 경우, PMMA가 경화된 상태이므로, 오목부(105)를 형성하기 위해서는 140기압이라는 큰 압력이 필요하다는 문제가 있다.
그래서 이 문제를 해결하기 위해, 특허문헌 2(일특개 2000-194142호 공보)에서는, 막(102A)으로서 액상의 광경화성물질로 된 광경화성물질 막을 이용함과 동시 에, 막(102A)에 몰딩(103)을 누른 상태에서 막(102A)에 가열 및 광조사를 가해 경화시킴으로써, 인가압력을 수 기압까지 저감시키고, 이로써 몰딩(103)과 기판(101)의 수평방향 위치정밀도 향상을 도모했다.
여기서, 다층배선을 구성하는 매입배선을 다마신법으로 형성하는 방법에 대해 설명한다. 통상, 다마신법으로 매입플러그만을 또는 매입배선만을 형성하는 방법을 싱글 다마신법이라 칭하며, 다마신법으로 매입플러그 및 매입배선의 양쪽을 동시에 형성하는 방법을 듀얼 다마신법이라 칭한다.
이하, 싱글 다마신법으로 플러그 또는 금속배선을 형성하는 반도체장치의 제조방법에 대하여 도 18의 (a)∼(e)를 참조하면서 설명한다.
우선, 도 18의 (a)에 나타내는 바와 같이, 예를 들어 화학기상증착(CVD: Chemical vapor deposition)법 또는 도포(SOD: spin on dielectric)법으로, 기판(반도체웨이퍼)(111) 상에, 예를 들어 실리콘산화막으로 된 절연막(112)을 형성한다.
다음으로 도 18의 (b)에 나타내는 바와 같이, 리소그래피 기술에 의해, 절연막(112) 상에, 비어홀 또는 배선 홈을 형성하기 위한 개구부를 갖는 레지스트패턴(113)을 형성한 후, 도 18의 (c)에 나타내는 바와 같이, 절연막(112)에 레지스트패턴(113)을 마스크로 드라이에칭을 하여, 절연막(112)에 비어홀 또는 배선 홈으로 이루어지는 오목부(114)를 형성한다.
다음에 도 18의 (d)에 나타내는 바와 같이, 예를 들어 스퍼터링으로 배리어메탈층(도시 생략)을 형성한 후, 예를 들어 도금법으로 배리어메탈층 위에 구리막 (115)을 퇴적시킨다.
다음, 도 18의 (e)에 나타내는 바와 같이, 화학기계연마(CMP: chemical mechanical polishing)로, 구리막(115)에서 불필요한 부분 즉 절연막(112) 상에 노출된 부분을 제거하여, 구리막(115)으로 이루어지는 플러그 또는 금속배선(116)을 형성한다.
이하, 듀얼 다마신법으로 플러그 또는 금속배선을 형성하는 반도체장치의 제조방법에 대하여 도 19의 (a)∼(d) 및 도 20의 (a)∼(d)를 참조하면서 설명한다. 또 여기서는 비어홀을 형성하고 나서 배선 홈을 형성하고, 그 후 비어홀 및 배선 홈에 금속막을 매입시켜 플러그 및 금속배선을 형성하는 공정, 소위 비어 우선공정에 대하여 설명한다.
우선, 도 19의 (a)에 나타내는 바와 같이, 예를 들어 화학기상증착법 또는 도포법으로, 기판(반도체웨이퍼)(121) 상에, 예를 들어 실리콘산화막으로 된 절연막(122)을 형성한다.
다음으로 도 19의 (b)에 나타내는 바와 같이, 리소그래피 기술에 의해, 절연막(122) 상에, 비어홀형성용 개구부를 갖는 제 1 레지스트패턴(123)을 형성한 후, 도 19의 (c)에 나타내는 바와 같이, 제 1 레지스트패턴(123)을 마스크로 절연막(122)에 드라이에칭을 하여, 절연막(122)에 비어홀(124)을 형성한다.
다음에 도 19의 (d)에 나타내는 바와 같이, 비어홀(124)의 내부를 포함하는 절연막(122) 상에 반사방지막(BARC)(125)을 형성한 후, 이 반사방지막(125) 위에, 배선 홈 형성용 개구부를 갖는 제 2 레지스트패턴(126)을 형성한다.
다음, 도 20의 (a)에 나타내는 바와 같이, 반사방지막(125)에 제 2 레지스트패턴(126)을 마스크로 드라이에칭을 실시하여, 반사방지막(125)을 비어홀(124)의 하부에 잔존시킨 후, 절연막(122)에 제 2 레지스트패턴(126) 및 반사방지막(125)을 마스크로 드라이에칭을 하여, 절연막(122)에 배선 홈(127)을 형성한다.
다음으로 도 20의 (b)에 나타내는 바와 같이, 에싱 및 세정으로 제 2 레지스트패턴(126) 및 반사방지막(125)을 제거한 후, 스퍼터링으로 배리어메탈층(도시 생략)을 형성하고, 그 후, 도 20의 (c)에 나타내는 바와 같이, 도금법으로 배리어메탈층 위에 구리막(128)을, 비어홀(124) 및 배선 홈(127)이 매입되도록 퇴적시킨다.
다음, 화학기계연마법으로, 구리막(128)의 불필요한 부분 즉 절연막(122) 상에 노출된 부분을 제거함으로써, 도 20의 (d)에 나타내는 바와 같이, 구리막(128)으로 이루어지는 플러그(130) 및 금속배선(131)을 동시에 형성한다.
그러나 상기 종래의 반도체장치 제조방법에 의하면, 다마신법으로 다층배선을 형성할 경우, 공정 수가 매우 많아지므로 반도체장치 제조공정의 원가가 높아진다는 문제점을 갖는다.
그래서 절연막에 오목부(비어홀 또는 배선 홈)를 형성하는 공정에서, 리소그래피에 의한 레지스트패턴의 형성과 드라이에칭의 조합 대신, 나노임프린트 리소그래피를 응용함으로써, 공정 수를 줄여 저 원가화의 도모를 고려했다.
나노임프린트 리소그래피를, 층간절연막으로 사용하는 절연막에 응용하는 경우, 그 후의 반도체제조공정에서 절연막의 안정성을 보증하기 위해서는, 통상, 절연성재료를 400℃ 정도의 온도에서 가열하여 경화시키는 공정이 필요하다.
그러나 종래의 나노임프린트 리소그래피는 레지스트패턴의 형성이 목적이므로, 가열온도는 고작 200℃ 정도이다.
이 때문에 나노임프린트 리소그래피에 의한 오목부 형성공정을 절연막에 적용하기 위해 절연재료를 약 350℃ 이상의 온도에서 가열하면, 절연막의 기본골격 구조가 부위에 따라 불균일해지고, 이로써 절연막의 비유전율이 부위에 따라 달라진다는 막질 열화가 발생해버린다. 그 결과, 절연막으로서의 신뢰성을 얻을 수 없게 되어, 반도체장치의 성능 및 신뢰성이 크게 저하돼버린다는 문제가 발생한다.
상기에 감안하여 본 발명은, 기본골격의 구조가 균일하며 막질이 향상된 패턴을 적은 공정 수로 형성할 수 있도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 관한 패턴형성방법은, 유동성을 갖는 물질로 이루어지는 유동성 막을 형성하는 공정과, 압력면에 오목부 및 볼록부 중 적어도 한쪽을 갖는 압력부재의 압력면을 유동성 막에 눌러, 오목부 및 볼록부 중 적어도 한쪽을 유동성 막에 전사하는 공정과, 압력면을 유동성 막에 누른 상태에서 유동성 막을 제 1 온도로 가열하여, 오목부 및 볼록부 중 적어도 한쪽이 전사된 유동성 막을 고체화함으로써 고체막을 형성하는 공정과, 고체막을 제 1 온도보다 높은 제 2 온도로 가열하여, 고체막을 소성함으로써, 소성된 고체막으로 이루어지는 패턴을 형성하는 공정을 구비한다.
본 발명에 관한 패턴형성방법에 의하면, 압력부재의 압력면에 형성된 오목부 및 볼록부 중 적어도 한쪽을 유동성 막에 전사시킨 후, 유동성 막에 고체화공정 및 소성공정을 실시하여 패턴을 형성하므로, 적은 공정으로 패턴을 형성할 수 있다. 또 압력부재의 압력면을 유동성 막에 눌러, 오목부 및 볼록부 중 적어도 한쪽을 유동성 막에 전사하는 고체막을 형성하는 공정에서 상대적으로 낮은 온도인 제 1 온도로 가열처리를 실시함으로써, 고체막의 기본골격(예를 들어, 유기막의 폴리머골격, 실리콘산화막 혹은 유기무기 복합막의 실록산골격, 또는 레지스트막의 수지골격)을 형성하고 난 후, 패턴을 형성하는 공정에서 상대적으로 높은 온도인 제 2 온도로 가열처리를 실시함으로써, 고체막에서 아크릴폴리머 등의 포로젠(Porogen) 또는 잔존하는 용매 등을 증발시키므로, 기본골격의 형성과 포로젠 또는 잔존하는 용매 등의 증발을 병행 실시하는 경우에 비해, 패턴의 기본골격 구조가 균일해지므로, 패턴의 막질이 향상된다. 따라서 패턴이 절연막으로 된 경우에는, 비유전율이 막 전체적으로 균일해지므로, 절연막의 신뢰성이 높아진다.
본 발명에 관한 패턴형성방법에 있어서, 제 1 온도는 약 150℃∼약 300℃인 것이 바람직하다.
이와 같이 하면, 유동성 막에 함유된 포로젠 등을 증발시키는 일없이, 유동성 막의 기본골격을 형성할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 제 2 온도는 약 350℃∼약 450℃인 것이 바람직하다.
이와 같이 하면, 고체막 나아가 패턴의 막질 열화를 초래하는 일없이, 고체막으로부터 포로젠 등을 증발시킬 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 유동성을 갖는 물질로서, 절연성물질을 이용할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 유동성을 갖는 물질은, 액상 또는 겔 상태인 것이 바람직하다.
이와 같이 하면, 유동성 막을 간단하고 확실하게 형성할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 유동성 막을 형성하는 공정은, 회전하는 기판 상에 유동성을 갖는 물질을 공급함으로써, 유동성 막을 기판 상에 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 유동성 막의 막 두께를 균일하게 할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 유동성 막을 형성하는 공정은, 기판 상에 유동성을 갖는 물질을 공급한 후, 기판을 회전시킴으로써, 유동성 막을 기판 상에 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 유동성 막의 막 두께를 균일하게 할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 유동성 막을 형성하는 공정은, 회전하는 기판 상에 유동성을 갖는 물질을 분무상태 또는 분사상태로 공급함으로써, 유동성 막을 기판 상에 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 비교적 얇은 막 두께를 갖는 유동성 막을 확실하게 형성할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 유동성 막을 형성하는 공정은, 미소한 분사구를 갖는 노즐과 기판을 평면방향으로 상대이동 시키면서, 유동성을 갖는 물질을 분사구로부터 기판 상으로 공급함으로써, 유동성 막을 기판 상에 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 노즐과 기판의 상대이동 속도를 조정함으로써, 유동성 막의 두께를 원하는 크기로 제어할 수 있다. 또 유동성을 갖는 물질의 점도를 조정함으로써, 유동성 막의 유동성 정도를 변화시킬 수 있다. 또한 노즐의 수를 조정함으로써, 처리속도를 제어할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 유동성 막을 형성하는 공정은, 롤러의 표면에 부착한 유동성을 갖는 물질을 롤러를 회전시키면서 기판 상에 공급함으로써, 유동성 막을 기판 상에 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 롤러와 기판과의 간격 및 롤러를 기판에 밀어붙이는 힘을 조정함으로써, 유동성 막의 두께를 제어할 수 있다. 또 점성이 높은 유동성을 갖는 재료를 채용할 수 있다.
본 발명에 관한 패턴형성방법은, 유동성 막을 형성하는 공정과 오목부 및 볼록부 중 적어도 한쪽을 유동성 막에 전사하는 공정과의 사이에, 유동성 막의 주연부를 선택적으로 제거하는 공정을 추가로 구비하는 것이 바람직하다.
이와 같이 하면, 패턴을 형성하는 공정에서 기판의 주연부를 기계적으로 유지하기가 쉬워진다.
본 발명에 관한 패턴형성방법이 유동성 막의 주연부를 선택적으로 제거하는 공정을 구비할 경우, 이 공정은, 유동성 막을 회전시키면서 유동성 막의 주연부에, 유동성을 갖는 물질을 용해시키는 용액을 공급함으로써 실시되는 것이 바람직하다.
이와 같이 하면, 원형 또는 각 수가 많은 다각형의 평면형상을 갖는 기판의 주연부를 확실하게 제거할 수 있다.
본 발명에 관한 패턴형성방법이 유동성 막의 주연부를 선택적으로 제거하는 공정을 구비할 경우, 이 공정은, 유동성 막의 주연부에 광을 조사시켜 개질시킨 후, 개질된 주연부를 제거함으로써 실시되는 것이 바람직하다.
이와 같이 하면, 원형 또는 각 수가 많은 다각형의 평면형상만이 아닌, 삼각형 또는 사각형 등과 같이 각 수가 적은 다각형의 평면형상을 갖는 기판의 주연부를 확실하게 제거할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 유동성 막은 기판 상에 형성되며, 요철부를 유동성 막에 전사하는 공정은, 기판의 표면과 압력면 사이의 복수 거리를 측정하는 동시에, 복수의 거리가 균등해지도록 압력면으로 유동성 막을 누르는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 유동성 막 표면의 기판 표면으로부터의 거리를 항상 균등하게 할 수 있으므로, 소정기간마다 기판의 표면과 압력부재 압력면과의 거리를 균일하게 하는 작업을 생략할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 유동성 막은 기판 상에 형성되며, 오목부 및 볼록부 중 적어도 한쪽을 유동성 막에 전사하는 공정은, 기판이 탑재된 스테이지의 표면과 압력면 사이의 복수 거리를 측정하는 동시에, 복수의 거리가 균등해지도록 압력면으로 유동성 막을 누르는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 유동성 막 표면의 기판 표면으로부터의 거리를 항상 균등하게 할 수 있으므로, 소정기간마다 기판의 표면과 압력부재 압력면과의 거리를 균일하게 하는 작업을 생략할 수 있다.
본 발명에 관한 패턴형성방법이, 기판 또는 스테이지의 표면과 압력면 사이의 복수 거리를 측정하는 공정을 구비할 경우, 이 공정은, 측정부위의 단위면적당 정전용량을 계측함으로써 실시되는 것이 바람직하다.
이와 같이 하면, 복수의 거리를 간단하고 확실하게 측정할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 압력부재의 압력면은 소수성을 갖는 것이 바람직하다.
이와 같이 하면, 압력부재를 고체막으로부터 분리시키기 쉬워지므로, 보다 결함이 적은 패턴을 형성할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 유동성을 갖는 물질은 광경화성수지이며, 고체막을 형성하는 공정은, 유동성 막에 광을 조사하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 유동성 막을 광화학반응 및 열화학반응에 의해 용이하게 또 신속하게 고체화시킬 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 유동성을 갖는 물질로는, 유기재료, 무기재료, 유기무기 혼성재료, 광경화성수지 또는 감광성수지를 이용할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 패턴은 다공질막인 것이 바람직하다.
이와 같이 하면, 비유전율이 낮은 패턴을 형성할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 패턴을 형성하는 공정은, 압력면을 고체막에 누른 상태에서 고체막을 제 2 온도로 가열하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 고체막에 형성된 오목부 및 볼록부 중 적어도 한쪽의 형상을 높은 정밀도로 유지할 수 있다.
본 발명에 관한 패턴형성방법에 있어서, 패턴을 형성하는 공정은, 압력면을 고체막으로부터 분리시킨 상태에서 고체막을 제 2 온도로 가열하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 고체막에 함유된 포로젠 또는 잔존하는 용매 등을 쉽게 증발시킬 수 있다.
본 발명에 관한 반도체장치의 제조방법은, 유동성을 갖는 절연성물질로 이루어지는 유동성 막을 형성하는 공정과, 압력면에 볼록부를 갖는 압력부재의 압력면을 유동성 막에 눌러, 볼록부를 유동성 막에 전사하는 공정과, 압력면을 유동성 막에 누른 상태에서 유동성 막을 제 1 온도로 가열하여, 볼록부가 전사된 유동성 막을 고체화함으로써 고체막을 형성하는 공정과, 고체막을 제 1 온도보다 높은 제 2 온도로 가열하여 고체막을 소성함으로써, 소성된 고체막으로 이루어지는 동시에 볼록부와 대응하는 형상의 오목부를 갖는 패턴을 형성하는 공정과, 오목부에 금속재료를 매입시켜, 금속재료로 된 금속배선 및 플러그 중 적어도 1 개를 형성하는 공정을 구비한다.
본 발명에 관한 반도체장치의 제조방법에 의하면, 패턴형성방법에서 설명한 바와 같이, 유동성 막에 대하여 압력부재의 압력면에 형성된 볼록부를 전사한 후, 유동성 막에 고체화공정 및 소성공정을 실시하여 패턴을 형성하므로, 적은 공정으로 패턴을 형성할 수 있다. 또 고체막을 형성하는 공정에서, 고체막의 기본골격을 형성하고 나서 패턴을 형성하는 공정에서, 고체막으로부터 아크릴폴리머 등의 포로젠 또는 잔존하는 용매 등을 증발시키므로, 패턴의 기본골격 구조가 균일해져, 패턴의 막질이 향상된다. 따라서 패턴으로 이루어지는 절연막의 비유전율이 막 전체적으로 균일해지므로, 절연막의 신뢰성 나아가 반도체장치의 신뢰성이 높아진다.
여기서, 패턴의 오목부가 배선 홈 또는 홀일 경우에는, 싱글 다마신법에 의해 금속재료로 이루어지는 금속배선 또는 플러그가 형성되며, 패턴의 오목부가 배선 홈 또는 홀로 구성될 경우에는, 듀얼 다마신법에 의해 금속재료로 이루어지는 금속배선 및 플러그가 형성된다.
본 발명에 관한 반도체장치의 제조방법에 있어서, 제 1 온도는 약 150℃∼약 300℃인 것이 바람직하다.
이와 같이 하면, 유동성 막에 포함되는 포로젠 등을 증발시키는 일없이, 유동성 막의 기본골격을 형성할 수 있다.
본 발명에 관한 반도체장치의 제조방법에 있어서, 제 2 온도는 약 350℃∼약 450℃인 것이 바람직하다.
이와 같이 하면, 고체막 나아가 패턴의 막질 열화를 초래하는 일없이, 고체막으로부터 포로젠 등을 증발시킬 수 있다.
본 발명에 관한 반도체장치의 제조방법에 있어서, 유동성을 갖는 물질은 광경화성수지이며, 유동성 막을 고체화하는 공정은, 유동성 막에 광을 조사하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 유동성 막을 광화학반응 및 열화학반응에 의해 용이하게 또 신속하게 고체화할 수 있다.
본 발명에 관한 반도체장치의 제조방법에 있어서, 유동성을 갖는 물질로는, 유기재료, 무기재료, 유기무기 혼성재료, 광경화성수지 또는 감광성수지를 이용할 수 있다.
본 발명에 관한 반도체장치의 제조방법에 있어서, 패턴을 형성하는 공정은, 압력면을 고체막에 누른 상태에서 고체막을 제 2 온도로 가열하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 고체막에 형성된 요철부의 형상을 높은 정밀도로 유지할 수 있다.
본 발명에 관한 반도체장치의 제조방법에 있어서, 패턴을 형성하는 공정은, 압력면을 고체막으로부터 분리시킨 상태에서 고체막을 제 2 온도로 가열하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 고체막에 포함되는 포로젠 또는 잔존하는 용매 등을 쉽게 증발시킬 수 있다.
본 발명에 관한 반도체장치의 제조방법에 있어서, 패턴은 다공질막인 것이 바람직하다.
이와 같이 하면, 비유전율이 낮은 패턴으로 이루어지는 절연막을 형성할 수 있다.
본 발명에 관한 반도체장치의 제조방법에 있어서, 패턴의 비유전율은 약 4 이하인 것이 바람직하다.
이와 같이 하면, 절연막의 비유전율을 확실히 낮추어, 금속배선간의 정전용량을 저감할 수 있다.
본 발명에 관한 반도체장치의 제조방법에 있어서, 패턴을 형성하는 공정보다 후이며 금속배선 또는 플러그 중 적어도 1 개를 형성하는 공정보다 전에, 패턴에 있어서 오목부의 저부에 존재하는 잔존부를 에칭으로 제거하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 저부에 잔존부가 존재하지 않은 오목부로 이루어지는 홀 또는 배선 홈을 실현할 수 있다.
도 1의 (a)∼(e)는 제 1 실시형태에 관한 패턴형성방법의 각 공정을 설명하는 단면도.
도 2의 (a)∼(e)는 제 2 실시형태에 관한 패턴형성방법의 각 공정을 설명하는 단면도.
도 3의 (a)는 종래의 패턴형성방법 순서를 나타내는 흐름도이며, (b)는 제 1 또는 제 2 실시형태에 관한 패턴형성방법 순서를 나타내는 흐름도.
도 4의 (a)∼(c)는 제 1 또는 제 2 실시형태에 관한 패턴형성방법에 있어서 제 1 실시예의 각 공정을 나타내는 단면도.
도 5의 (a) 및 (b)는 제 1 또는 제 2 실시형태에 관한 패턴형성방법에 있어 서 제 2 실시예의 각 공정을 나타내는 단면도.
도 6의 (a) 및 (b)는 제 1 또는 제 2 실시형태에 관한 패턴형성방법에 있어서 제 3 실시예의 각 공정을 나타내는 단면도.
도 7의 (a) 및 (b)는 제 1 또는 제 2 실시형태에 관한 패턴형성방법에 있어서 제 4 실시예의 각 공정을 나타내는 단면도.
도 8의 (a)∼(c)는 제 3 실시형태에 관한 패턴형성방법의 각 공정을 나타내는 단면도.
도 9의 (a)∼(c)는 제 3 실시형태에 관한 패턴형성방법의 각 공정을 나타내는 단면도.
도 10의 (a) 및 (b)는 제 4 실시형태에 관한 패턴형성방법의 각 공정을 나타내는 단면도.
도 11의 (a) 및 (b)는 제 4 실시형태에 관한 패턴형성방법의 각 공정을 나타내는 단면도.
도 12의 (a) 및 (b)는 제 5 실시형태에 관한 패턴형성방법의 각 공정을 나타내는 단면도.
도 13의 (a)∼(d)는 제 6 실시형태에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도.
도 14의 (a)∼(d)는 제 6 실시형태에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도.
도 15의 (a)∼(d)는 제 7 실시형태에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도.
도 16의 (a)∼(d)는 제 7 실시형태에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도.
도 17의 (a)∼(e)는 제 1 종래예에 관한 패턴형성방법의 각 공정을 나타내는 단면도.
도 18의 (a)∼(e)는 제 2 종래예에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도.
도 19의 (a)∼(e)는 제 3 종래예에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도.
도 20의 (a)∼(d)는 제 3 종래예에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도.
-제 1 실시형태-
이하, 제 1 실시형태에 관한 패턴형성방법에 대하여 도 1의 (a)∼(e)를 참조하면서 설명하기로 한다. 우선 도 1의 (a)에 나타내는 바와 같이, 반도체웨이퍼로 이루어지는 기판(11)의 표면에, 유동성을 갖는 물질, 예를 들어 액상 또는 겔 상태의 물질을 공급하여, 유동성을 갖는 막(이하, 단순하게 유동성 막이라 칭함)(12A)을 형성한다. 통상, 기판(11) 상에 형성된 유동성 막(12A) 중 용매의 일부분 또는 대부분을 증발시키기 위해, 약 80℃에서 120℃ 정도의 가열처리를 실시한다. 이 가열은 통상 프리베이킹(pre-baking)이라 불리는 것으로, 프리베이킹의 온도로는, 다 음에 실시되는 전사공정에서 유동성 막(12A)의 유동성을 확보할 수 있을 정도로 설정하면 된다. 즉, 유동성물질 공급 시 용매의 물질특성(비등점 등)에 따라 온도를 설정하면 되며, 경우에 따라서는 프리베이킹을 생략해도 된다.
유동성 막(12A)으로는, 유기막, 무기막, 유기무기 혼성막(유기무기 하이브리드막), 광이 조사되면 경화되는 광경화성수지, 레지스트막 등의 감광성수지막, 또는 지름이 약 1㎚∼10㎚ 정도의 다수 공극(pore)을 막 중에 갖는 다공질막(porous membrane) 등을 들 수 있다.
유동성 막(12A)의 형성방법으로는, 회전도포법, 미시적분사법 또는 회전롤러법 등을 들 수 있으며, 유동성 막(12A)의 두께 조정은 각각의 방법에 따라 다르지만, 유동성 막(12A)의 형성방법을 선택함으로써 막 두께의 조정은 가능하다. 또 유동성 막(12A) 형성방법의 상세에 대해서는 제 1∼제 4 실시예에서 상세하게 설명한다.
기판(11)의 평면형상으로는, 특별히 한정되지 않으며, 원형 또는 다각형 등 어떤 형상이라도 된다.
유동성 막(12A)을 다층배선의 층간막으로 이용할 경우에, 유동성을 갖는 물질로는 절연성물질을 이용하는 것이 바람직하다.
다음에 도 1의 (b)에 나타내는 바와 같이, 표면에 요철부를 갖는 평탄한 압력면을 구비한 압력부재(13)의 압력면을 유동성 막(12A)의 표면과 대향시킨 후, 압력부재(13)에 대하여 기판방향의 압력을 가함으로써, 유동성 막(12A)의 표면에 요철부를 전사하는 동시에 유동성 막(12A) 표면의 전사된 요철부를 제외한 영역을 전 면에 걸쳐 평탄화한다. 도 1의 (b)에서 14는 압력면에 형성된 볼록부를 나타낸다.
이 경우, 유동성 막(12A)은 압력부재(13)의 압력면에 의해 눌리는 것만으로, 유동성 막(12A) 표면의 전사된 요철부를 제외한 영역이 전면에 걸쳐 평탄화 된다. 특히, 압력부재(13)에 의한 압력을 중단하면, 유동성 막(12A)이 갖는 표면장력에 의해, 유동성 막(12A)은 에너지 면에서 안정된 형상으로 변화돼버린다.
그래서 도 1의 (c)에 나타내는 바와 같이, 압력부재(13)로 유동성 막(12A)을 누른 상태에서 유동성 막(12A)을 제 1 온도(T1)로 가열하여, 유동성 막(12A)의 내부에서 화학반응을 발생시킴으로써 유동성 막(12A)을 고체화하며, 고체화된 유동성 막(12A)으로 이루어지는 동시에 요철부가 전사된 고체막(12B)을 형성한다. 제 1 온도(T1)로는, 약 150℃∼300℃가 바람직하며, 약 200℃∼250℃가 더욱 바람직하다. 이와 같이 하면, 유동성 막(12A)의 기본골격, 예를 들어 폴리머골격 또는 실록산골격이 확실하게 형성된다. 고체화공정에서는, 소정의 온도로 설정된 가열판으로 2, 3 분 정도의 가열처리를 한다.
다음에 도 1의 (d)에 나타내는 바와 같이, 압력부재(13)를 고체막(12B)에 누른 상태에서 고체막(12B)을 제 1 온도(T1)보다 높은 제 2 온도(T2)로 가열하여, 고체막(12B)을 소성함으로써, 소성된 고체막(12B)으로 된 패턴(12C)을 형성한다. 제 2 온도(T2)로는 약 350℃∼450℃가 바람직하다. 이와 같이 하면, 기본골격이 형성된 고체막(12B)에서 포로젠 등이 증발하여, 균일한 막질을 갖는 패턴(12C)이 얻어진다. 패턴을 형성하는 공정에서는, 소정의 온도로 설정된 가열판으로 약 2 분∼약 15 분 정도의 가열처리를 한다.
다음으로 패턴(12C)의 온도를 약 100℃에서 실온 정도까지의 온도범위로 내린 후, 압력부재(13)를 패턴(12C)에서 분리시키고, 그 후, 패턴(12C)의 온도를 최종적으로 실온으로 내리면, 도 1의 (e)에 나타내는 바와 같이, 압력부재(13)의 볼록부(14)가 전사되어 이루어지는 오목부(15)를 갖는 동시에 오목부(15)를 제외한 영역이 전면에 걸쳐 평탄한 패턴(12C)이 얻어진다.
여기서, 압력부재(13)의 요철부를 갖는 압력면이 소수성을 갖도록, 압력면에 테프론(등록상표) 코팅처리를 실시하거나 또는 실리콘 결합재에 의한 표면처리를 하거나 하는 것이 바람직하다. 이와 같이 하면, 압력부재(13)를 패턴(12C)에서 분리시키기 쉬우므로, 보다 결함이 적은 패턴(12C)을 형성할 수 있다.
압력부재(13)의 압력면에 형성된 요철부가, 기둥형(도트형)의 볼록부이면 패턴(12C)에 홀이 형성되며, 라인형의 볼록부이면 패턴(12C)에 배선 홈이 형성된다. 반대로 압력부재(13)의 압력면에 형성된 요철부가, 홀 형상의 오목부이면 패턴(12C)에 기둥형(도트형)의 볼록부가 형성되며, 홈 형상의 오목부이면 패턴(12C)에 라인이 형성된다.
이하, 유동성을 갖는 재료에 대하여 설명한다.
유기막을 형성하기 위한 유동성을 갖는 물질로는, 아릴에테르를 주골격으로 하는 방향족 폴리머를 들 수 있으며, 구체적으로는 FLARE 및 GX-3(Honeywell사제) 및 SiLK(Dow Chemical사제) 등을 들 수 있다.
무기막을 형성하기 위한 유동성을 갖는 물질로는, HSQ(Hydrogen silsquioxane), 또는 유기SOG, 예를 들어 알킬실록산 폴리머를 들 수 있으며, HSQ 의 구체예로는 Fox(Dow Corning사제)를 들 수 있고, 유기SOG의 구체예로는 HSG-RZ25(히타치(日立)화성사제) 등을 들 수 있다.
유기무기 혼성막을 형성하기 위한 유동성을 갖는 물질로는, 실록산골격 중에 메틸기 등의 유기기를 함유하는 유기실록산을 들 수 있으며, 구체적으로는 HOSP(Hybrid organic siloxane polymer: Honeywell사제) 등을 들 수 있다.
광경화성수지를 형성하기 위한 유동성을 갖는 물질로는, PDGI(Poly dimethyl glutar imide)를 들 수 있으며, 구체적으로는 SAL101(Shipley Far East사제)을 들 수 있다.
감광성수지막을 형성하기 위한 유동성을 갖는 물질로는, 리소그래피 기술에 이용되는 통상의 레지스트재료를 이용할 수 있다.
다공질막을 형성하기 위한 유동성을 갖는 물질로는, 공극을 갖는, 유기재료, 무기재료 및 유기무기 혼성재료를 들 수 있으며, 공극을 갖는 유기재료의 구체예로는, Porous FLARE(Honeywell사제)를 들 수 있으며, 공극을 갖는 무기재료의 구체예로는, HSQ(Hydrogen silsquioxane) 중에 공극을 갖는 XLK(Dow Corning사제)를 들 수 있고, 공극을 갖는 유기무기 혼성재료로는, Nanoglass(Honeywell사제), LKD-5109(JSR사제) 등을 들 수 있다.
이상의 재료를 이용하여 형성된 유동성 막(12A)이 고체화 및 소성되어 이루어지는 패턴(12C)을 다층배선의 층간절연막으로 이용하면, 치밀한 동시에 통상의 실리콘산화막(비유전율은 약 4 정도이다.)보다 낮은 유전율을 갖는 층간절연막을 얻을 수 있으므로, 100㎚ 이하의 미세가공이 실시된 반도체장치에 적합한 막을 실 현할 수 있다. 특히 다공질막을 이용하면, 2 이하의 매우 낮은 유전율을 가진 층간절연막을 실현할 수 있다.
그리고 이상의 재료는 절연막을 형성하기 위한 재료지만, 본 발명은 절연막에 한정되지 않으며, 도전성을 갖는 폴리머막 또는 금속막을 형성방법으로서도 이용할 수 있다.
(제 2 실시형태)
이하, 제 2 실시형태에 관한 패턴형성방법에 대하여 도 2의 (a)∼(e)를 참조하면서 설명한다.
제 2 실시형태의 기본적인 공정순서는 제 1 실시형태와 거의 공통되므로, 이하에서는 제 1 실시형태와 다른 점을 중심으로 설명하기로 한다.
우선, 제 1 실시형태와 마찬가지로, 도 2의 (a)에 나타내는 바와 같이 기판(11) 상에 유동성 막(12A)을 형성한 후에, 도 2의 (b)에 나타내는 바와 같이 압력부재(13)를 유동성 막(12A)에 눌러 압력면의 요철부를 유동성 막(12A)에 전사함과 동시에 유동성 막(12A)의 전사된 요철부를 제외한 영역을 전면에 걸쳐 평탄화한다.
다음에 도 2의 (c)에 나타내는 바와 같이, 압력부재(13)를 유동성 막(12A)에 누른 상태에서 유동성 막(12A)을 제 1 온도(T1)로 가열하여, 유동성 막(12A)의 내부에서 화학반응을 발생시킴으로써 유동성 막(12A)을 고체화 시켜, 요철부가 전사되며 또 평탄한 표면을 갖는 고체막(12B)을 형성한다.
다음으로 도 2의 (d)에 나타내는 바와 같이, 압력부재(13)를 고체막(12B)으로부터 분리시킨 후, 고체막(12B)에 대하여, 제 1 온도(T1)보다 높은 제 2 온도 (T2)에서 가열하여 고체막(12B)을 소성함으로써, 소성된 고체막(12B)으로 이루어지는 패턴(12C)을 형성하고, 그 후, 패턴(12C)의 온도를 실온 정도까지 내리면, 도 1의 (e)에 나타내는 바와 같이, 압력부재(13)의 볼록부(14)가 전사된 오목부(15)를 갖는 패턴(12C)이 형성된다.
제 1 실시형태와 제 2 실시형태의 차이는, 제 1 실시형태에서는 압력부재(13)의 압력면을 고체막(12B)에 누른 상태에서 소성하지만, 제 2 실시형태에서는 압력부재(13)의 압력면을 고체막(12B)으로부터 분리시킨 상태에서 소성하는 점이다. 따라서 제 2 실시형태에 있어서, 고체화공정에서는 가열판을 이용하여 가열할 필요가 있지만, 소성공정에서는 가열판 또는 하니스를 이용하여 가열할 수 있다.
제 2 실시형태는, 소성공정(패턴을 형성하는 공정)에서 탈가스가 많은 고체막을 가열할 경우에 제 1 실시형태보다 효과적이다. 통상의 막일 경우, 프리베이킹에 의해 막 중 잔류용매농도의 제어가 가능하므로, 소성공정에서 탈가스는 거의 없지만, 막의 조성에 따라서는 비교적 고온에서 가열되는 소성공정에서 탈가스가 발생하는 경우가 있다. 이와 같은 경우에는, 제 1 실시형태의 소성공정에서 패턴(12C)의 균일성 또는 안정성에 문제가 생기므로, 제 2 실시형태의 소성공정을 이용하는 것이 바람직하다. 특히, 패턴(12C)이 다공질막일 경우에 그 효과가 발휘된다. 다공질막의 경우, 고체화공정의 제 1 온도(T1)에서의 가열처리에서, 막 기본구조의 대부분을 형성하고, 소성공정의 제 2 온도(T2)에서의 가열처리에서, 공극을 형성하기 위해 첨가된 공극형성용 물질을 증발시키므로, 압력부재(13)를 고체막(12B)으로부터 분리시킨 상태에서 소성하는 제 2 실시형태의 소성공정이 적합하다. 특히 다 공질막이라도, 고체화공정에서 막의 기본골격 형성이 행해짐과 동시에 공극형성용 물질의 대부분이 증발하는 등 최적화된 막일 경우, 제 1 실시형태의 소성공정을 이용해도 양호한 패턴(12C)이 얻어진다.
제 1 및 제 2 실시형태에서는, 소성공정에서의 가열온도(제 2 온도)를 고체화공정에서의 가열온도(제 1 온도)보다 높게 설정하지만, 패턴(12C)을 반도체장치의 절연막으로 이용할 경우에, 고체화공정에서의 가열온도(제 1 온도)로는 약 150℃∼300℃가 바람직하며, 소성공정에서의 가열온도(제 2 온도)로는 약 350℃∼450℃가 바람직하다.
다음에, 종래의 패턴형성방법과 본 발명 패턴형성방법의 차이에 대하여, 도 3의 (a) 및 (b)를 참조하면서 설명한다.
도 3의 (a)에 나타내는 바와 같이, 종래의 패턴형성방법은, 압력부재(몰딩)를 압착시킨 후에, 막 경화공정에서 1 회의 가열공정에 의해 요철부를 갖는 막을 형성하는데 반해, 도 3의 (b)에 나타내는 바와 같이, 본 발명의 패턴형성방법은, 압력부재(몰딩)를 압착시킨(전사공정) 후에, 고체화공정 및 소성공정에서의 2 단계 가열처리에 의해, 요철부가 전사된 패턴(12C)을 형성한다.
<제 1 실시예 >
이하, 제 1 또는 제 2 실시형태에 이용되는 유동성 막의 형성방법으로서, 제 1 회전도포법에 대하여 도 4의 (a)∼(c)를 참조하면서 설명하기로 한다.
우선 도 4의 (a)에 나타내는 바와 같이, 회전 가능한 스테이지(20) 위에 기판(21)을 진공흡착으로 유지시킨 후, 기판(21) 상에 유동성을 갖는 물질(23)을 적 당량 적하시킨 다음, 스테이지(20)를 회전시키거나, 또는 도 4의 (b)에 나타내는 바와 같이, 회전 가능한 스테이지(20) 위에 기판(21)을 진공흡착으로 유지시킨 후, 스테이지(20)와 기판(21)을 회전시키면서, 적하노즐(24)로부터 기판(21) 상으로 유동성을 갖는 물질(23)을 공급한다.
이와 같이 하면, 도 4의 (c)에 나타내는 바와 같이, 기판(21) 상에 유동성 막(22)이 형성된다.
도 4의 (a)에 나타내는 방법 또는 도 4의 (b)에 나타내는 방법의 어느 경우에도, 유동성을 갖는 물질(23)의 점성과, 스테이지(20)의 회전속도를 최적화함으로써, 압력부재(13)(도 1의 (b) 또는 도 2의 (b)를 참조)의 요철부를 유동성 막(22)의 표면에 전사하는 공정에 적합한 경도를 갖는 유동성 막(22)을 얻을 수 있다.
그리고 제 1 실시예는, 비교적 커다란 두께를 갖는 유동성 막(22)을 형성하는 경우에 적합하다.
<제 2 실시예>
이하, 제 1 또는 제 2 실시형태에 이용되는 유동성 막의 형성방법으로서, 제 2 회전도포법에 대하여 도 5의 (a) 및 (b)를 참조하면서 설명하기로 한다.
우선 도 5의 (a)에 나타내는 바와 같이, 회전 가능하게 형성된 스테이지(20) 위에 기판(21)을 진공흡착으로 유지시킨 후, 스테이지(20)와 기판(21)을 회전시키면서, 분사노즐(25)의 분사구로부터 기판(21) 상에 유동성을 갖는 물질(26)을 분사 또는 분무상태로공급한다.
소정량의 유동성을 갖는 물질(26)이 공급된 후에, 스테이지(20)를 소정시간 만큼 계속 회전시키면, 도 5의 (b)에 나타내는 바와 같이, 기판(21) 상에 유동성 막(22)이 형성된다.
제 2 실시예는, 비교적 작은 두께를 갖는 유동성 막(22)을 형성하는 경우에 적합하다.
<제 3 실시예>
이하, 제 1 또는 제 2 실시형태에 이용되는 유동성 막의 형성방법으로서, 미시적분사법에 대하여 도 6의 (a) 및 (b)를 참조하면서 설명하기로 한다.
우선 도 6의 (a)에 나타내는 바와 같이, 2 차원 직교좌표계의 직교하는 2 방향 중 한쪽 방향, 예를 들어 도 6의 (a)에서 좌우방향으로 기판(21)을 이동시키는 동시에, 직교하는 2 방향 중 다른 쪽 방향, 예를 들어 도 6의 (a)에서 상하방향으로 적하노즐(27)을 이동시키면서, 적하노즐(27)로부터 기판(21) 상으로 유동성을 갖는 물질(28)을 소정량씩 공급한다. 즉, 기판(21)을 도 6의 (a)에서 왼쪽방향으로 소정량 이동시킨 후, 정지시키는 동작을 반복하는 동시에, 기판(21)이 정지된 기간 내에, 적하노즐(27)을 도 6의 (a)에서 위쪽방향 또는 아래쪽 방향으로 이동시키면서, 적하노즐(27)로부터 기판(21) 상으로 유동성을 갖는 물질(28)을 소정량씩 공급한다.
이와 같이 하면, 도 6의 (b)에 나타내는 바와 같이, 기판(21) 상에 유동성 막(22)이 형성된다.
제 3 실시예에 의하면, 적하노즐(27)로부터 공급되는 유동성을 갖는 물질(28)의 양과, 적하노즐(27)의 이동속도를 조정함으로써, 유동성 막(22)의 두께를 작은 막 두께부터 큰 막 두께까지 제어할 수 있다.
또 적하노즐(27)로부터 공급되는 유동성을 갖는 물질(28)의 점도를 조정함으로써, 유동성 막(22)의 유동성 정도를 변화시킬 수 있다.
또한 적하노즐(27)의 수를 조정함으로써, 처리속도를 제어할 수 있다.
<제 4 실시예>
이하, 제 1 또는 제 2 실시형태에 이용되는 유동성 막의 형성방법으로서, 회전롤러법에 대하여 도 7의 (a) 및 (b)를 참조하면서 설명하기로 한다.
도 7의 (a) 및 (b)에 나타내는 바와 같이, 회전롤러(29)의 둘레면에 유동성을 갖는 물질(30)을 균일하게 부착시킨 상태에서, 회전롤러(29)를 기판(21)의 표면을 따라 회전이동 시킨다.
이와 같이 하면, 유동성을 갖는 물질(30)이 기판(21)의 표면에 전착 되므로, 도 7의 (b)에 나타내는 바와 같이, 기판(21) 상에 유동성 막(22)이 형성된다.
제 4 실시예에 의하면, 회전롤러(29)와 기판(21)의 간격 및 회전롤러(29)를 기판(21)으로 밀어붙이는 힘을 조정함으로써, 유동성 막(22)의 두께를 제어할 수 있다.
또 제 4 실시예는, 유동성을 갖는 물질(30)이 점성이 높은 액상 또는 겔상태일 경우에 적합하다.
(제 3 실시형태)
이하, 제 3 실시형태에 관한 패턴형성방법에 대하여, 도 8의 (a)∼(c) 및 도 9의 (a)∼(c)를 참조하면서 설명한다.
제 3 실시형태는, 제 1 또는 제 2 실시형태에 의해 얻어지는 유동성 막의 주연부를 선택적으로 제거하는 방법으로서, 제 1 방법은, 유동성 막이 형성된 기판을 회전시키면서 유동성 막의 주연부에 유동성 막을 용해시키는 용액을 공급하여 주연부를 제거하는 것이며, 제 2 방법은, 유동성 막의 주연부에 광을 조사시켜 이 주연부를 개질시킨 후, 개질된 주연부를 제거하는 것이다.
그런데, 제 1 또는 제 2 실시형태에 의하면, 기판의 전면에 걸쳐 즉 기판의 주연부까지 유동성 막이 형성된다. 그러나 기판의 주연부를 기계적으로 유지시킬 필요성이 발생할 경우가 있다.
제 3 실시형태는 이와 같은 문제점을 해결하기 위해 이루어진 것으로, 제 3 실시형태에 의하면 유동성 막의 주연부를 선택적으로 제거하므로, 기판의 주연부를 기계적으로 유지하기가 용이해진다.
이하, 유동성 막(22)의 주연부를 선택적으로 제거하는 제 1 방법에 대하여, 도 8의 (a)∼(c)를 참조하면서 설명한다.
우선 도 8의 (a)에 나타내는 바와 같이, 회전 가능하게 배치된 스테이지(20) 위에, 유동성 막(22)이 형성된 기판(21)을 진공흡착 시킨 후, 스테이지(20)를 회전시켜 유동성 막(22)을 회전시키는 동시에, 제 1 노즐(31)로부터 박리액(33)을 유동성 막(22) 주연부에 공급하는 동시에, 제 2 노즐(32)로부터 박리액(34)을 기판(21) 주연부의 이면에 공급한다.
이와 같이 하면, 도 8의 (b)에 나타내는 바와 같이, 유동성 막(22)의 주연부를 제거할 수 있는 동시에, 기판(21)의 이면 주연부에 부착된 유동성을 갖는 물질 을 제거할 수 있다.
다음에, 스테이지(20)의 회전을 계속 실시하는 한편, 박리액(33, 34)의 공급을 정지하고 유동성 막(22)을 건조시킨다. 이상으로써, 도 8의 (c)에 나타내는 바와 같이, 주연부가 선택적으로 제거된 유동성 막(22)을 얻을 수 있다.
여기서 제 1 방법은, 유동성 막(22)에 대한 전사공정 전에 행하는 것이 바람직하다.
제 1 방법은, 스테이지(20) 나아가 유동성 막(22)을 회전시키면서 그 주연부를 제거하므로, 평면형상이 원형 또는 각 수가 많은 다각형인 기판(21)에 적합하다.
이하, 유동성 막(22)의 주연부를 선택적으로 제거하는 제 2 방법에 대하여 도 9의 (a)∼(c)를 참조하면서 설명한다.
우선 도 9의 (a)에 나타내는 바와 같이, 회전 가능하게 배치된 스테이지(20) 위에, 유동성 막(22)이 형성된 기판(21)을 진공흡착 시킨 후, 스테이지(20)를 회전시켜 유동성 막(22)을 회전시키는 동시에, 광조사장치(35)에서 광(36)을 유동성 막(22)의 주연부로 조사하고, 유동성 막(22)의 주연부(광조사부)에서 광 화학반응을 일으켜 이 주연부를 개질한다. 이 경우의 광(36)으로는, 자외선광 또는 자외선보다 파장이 짧은 광이 바람직하다.
다음에 도 9의 (b)에 나타내는 바와 같이, 스테이지(20) 나아가 유동성 막(22)의 회전을 정지시킨 후, 유동성 막(22) 상 전면에 걸쳐 현상액 등의 용액(37)을 공급한다. 이와 같이 하면, 유동성 막(22)의 개질된 주연부는 용액(37)에 용해 되므로, 유동성 막(22)의 주연부를 선택적으로 제거할 수 있다.
다음으로 도 9의 (c)에 나타내는 바와 같이, 스테이지(20) 나아가 유동성 막(22)을 다시 회전시켜, 유동성 막(22) 상에 잔존하는 용액(37)을 원심력에 의해 외부로 제거한다. 이 경우, 용액(37)을 제거하면서 또는 제거한 후에, 유동성 막(22) 상에 린스액을 공급하여 잔존하는 용액(37)을 제거하는 것이 바람직하다. 이와 같이 하면, 주연부가 선택적으로 제거된 유동성 막(22)을 얻을 수 있다.
여기서 제 2 방법은, 유동성 막(22)에 대한 전사공정 전에 실시하는 것이 바람직하다.
제 2 방법은, 유동성 막(22)의 주연부에 선택적으로 광(36)을 조사하므로, 평면형상이 원형 또는 각 수가 많은 다각형인 기판(21) 뿐만이 아닌, 삼각형 또는 사각형 등과 같이 각 수가 적은 다각형의 기판(21)에도 적용할 수 있다.
(제 4 실시형태)
이하, 제 4 실시형태에 관한 패턴형성방법에 대하여, 도 10의 (a), (b) 및 도 11의 (a), (b)를 참조하면서 설명한다.
제 4 실시형태는, 제 1 또는 제 2 실시형태에 의해 얻어지는 유동성 막의 표면에 요철부를 전사하기 위해 바람직한 방법으로서, 기판의 표면 또는 스테이지의 표면과, 압력부재 압력면 사이의 복수 거리를 측정하는 동시에, 이들 복수의 거리가 균등해지도록 유동성 막에 압력을 가하는 것이다.
우선 도 10의 (a)에 나타내는 바와 같이, 제 1 또는 제 2 실시형태의 방법으로, 기판(41) 상에 유동성 막(42)을 형성한 후, 압력면에 요철부 및 복수의 거리센 서(44)를 갖는 압력부재(43)를 이용하여, 이 압력부재(43)의 요철부를 유동성 막(42)에 전사한다. 그리고 제 4 실시형태에서는, 스테이지(20)(도 4의 (c) 또는 도 5의 (b)를 참조)의 외형치수를 기판(41)의 외형치수보다 크게 해두는 것이 바람직하다.
이 경우, 복수의 거리센서(44)에 의해, 기판(41)의 표면 또는 기판(41)이 탑재될 스테이지(20)(도 4의 (c) 또는 도 5의 (b)를 참조)의 표면과, 압력부재(43) 압력면 사이의 복수 거리를 측정하는 동시에, 복수의 거리가 균등해지도록 압력부재(43)로 유동성 막(42)을 눌러 유동성 막(42)에 압력부재(43)의 요철부를 전사한다. 즉, 복수의 거리센서(44)에 의해 측정된 복수거리의 정보는 압력부재(43)를 누르는 압력수단에 피드백 되어, 복수의 거리가 균등해지도록 유동성 막(42)을 누른다. 또 피드백 제어는 컴퓨터로 행하면 된다. 또한 기판(41)의 표면 또는 기판(41)이 탑재될 스테이지(20)(도 4의 (c) 또는 도 5의 (b)를 참조)의 표면과, 압력부재(43) 압력면 사이의 복수 거리를 측정할 경우, 측정부위의 단위면적당 정전용량을 계측함으로써 행해지는 것이 바람직하다. 이와 같이 하면, 복수의 거리를 간단하고 확실하게 측정할 수 있다.
이하, 기판(41)의 표면과, 압력부재(43) 압력면 사이의 복수 거리를 측정하는 방법에 대하여, 도 10의 (b)를 참조하면서 설명한다.
도 10의 (b)에 있어서, a, b, c, ..., q는 거리센서(44)가 배치되는 위치를 나타낸다. 거리센서(44)의 위치(a∼q)는 압력부재(43)의 기구에 따라 최적화하는 것이 바람직하며, 기판(41)의 표면 또는 기판(41)이 탑재될 스테이지의 표면과, 유 동성 막(42) 표면과의 거리를 효율적으로 계측할 수 있는 위치로 설정하면 된다. 예를 들어 중앙부의 센서위치(a∼i)는, 기판(41) 표면과 유동성 막(42) 표면과의 거리를 측정하는데 적합하며, 주연부의 센서위치(j∼q)는, 기판(41)이 탑재될 스테이지의 표면과 유동성 막(42) 표면과의 거리를 측정하는데 적합하다.
따라서 센서위치(a∼i)의 거리센서(44)만을 이용하여 기판(41)의 표면과 유동성 막(42) 표면과의 거리만 측정해도 되며, 센서위치(j∼q)의 거리센서(44)만을 이용하여 기판(41)이 탑재될 스테이지의 표면과 유동성 막(42) 표면과의 거리만 측정해도 되고, 센서위치(a∼q)의 거리센서(44)를 이용하여 기판(41)의 표면과 유동성 막(42) 표면과의 거리 및 기판(41)이 탑재될 스테이지 표면과 유동성 막(42) 표면의 거리를 측정해도 된다.
또 압력부재(44) 압력면의 요철부를 미세 조정할 수 있는 경우에는, 센서위치(a∼i)의 거리센서(44)를 이용하여 기판(41)의 표면과 유동성 막(42) 표면과의 거리를 조정한 후, 센서위치(j∼q)의 거리센서(44)를 이용하여 기판(41)의 표면과 유동성 막(42) 표면과의 거리를 조정해도 된다. 이와 같이 하면, 보다 고정밀의 평탄화를 실현할 수 있다. 또 거리센서(44)의 수 및 위치는, 요구되는 편탄성의 정도에 따라 최적화하면 된다.
그런데 제 1 실시형태에 의하면, 유동성 막(12A)의 표면과 기판(11) 표면으로부터의 거리를 균등하게 하는 것은 중요하지만 용이하지는 않다. 즉, 제 1 실시형태에 의하면, 기판(11)의 표면과 압력부재(13) 압력면과의 거리가 균일해지도록 미리 설정해둠으로써, 유동성 막(12A) 표면의, 기판(11) 표면으로부터의 거리를 균 일하게 할 수는 있지만, 이 방법에 의하면, 소정기간마다, 즉 압력부재(13)의 압력면을 소정 수의 유동성 막(12A)에 누를 때마다, 기판(11)의 표면과 압력부재(13) 압력면과의 거리가 균일해지도록 설정해야 한다.
그러나 제 4 실시형태에 의하면, 유동성 막(42) 표면의 기판(41) 표면으로부터의 거리를 항상 균등하게 할 수 있으므로, 소정 기간마다 기판(41)의 표면과 압력부재(43) 압력면과의 거리를 균일하게 하는 작업을 생략할 수 있다.
또 기판(41)의 표면과 압력부재(43) 압력면과의 거리를 균일하게 조정하는 공정은, 압력부재(43)에 의해 유동성 막(42)을 누르는 처리 전, 도중 또는 처리후 어느 경우라도 된다.
도 11의 (a)는, 압력부재(43)의 압력면과 기판(41) 표면과의 거리가 불균일해진 경우 유동성 막(42)의 단면상태를 나타내며, 도 11의 (b)는 압력부재(43)의 압력면과 기판(41) 표면과의 거리가 균일하게 유지된 경우의 유동성 막(42) 단면상태를 나타낸다. 또 도 11의 (a) 및 (b)에서 45는 압력부재(43)에 압력을 가하기 위한 가압판이다.
도 11의 (a)와 도 11의 (b)의 대비에서 알 수 있는 바와 같이, 압력부재(43)의 압력면과 기판(41) 표면과의 거리를 균일하게 유지한 상태에서 유동성 막(42)을 누르면, 유동성 막(42)의 기판(41) 표면으로부터의 거리가 균일해진 상태에서 유동성 막(42)의 표면을 평탄화할 수 있다.
(제 5 실시형태)
이하, 제 5 실시형태에 관한 패턴형성방법에 대하여 도 12의 (a) 및 (b)를 참조하면서 설명한다.
제 5 실시형태는 유동성 막(52A)에 대하여 광을 조사하면서 가열함으로써 유동성 막(52A)을 고체화시키는 방법이다.
도 12의 (a)에 나타내는 바와 같이, 기판(51) 상에 형성된 유동성 막(52A)에 대하여, 광을 투과시키는 재료, 예를 들어 석영으로 이루어지며 압력면에 요철부를 갖는 압력부재(53)의 압력면을 가압판(54)으로 눌러, 압력부재(53)의 요철부를 유동성 막(52A)에 전사시킨 상태에서, 유동성 막(52A)에 광을 조사함과 동시에 유동성 막(52A)을 가열한다. 조사하는 광으로는, 주로 광화학반응으로 유동성 막(52A)을 고체화할 경우에는 자외선광 또는 자외선보다 파장이 짧은 광을 이용하며, 주로 열화학반응으로 유동성 막(52A)을 고체화할 경우에는 적외선광을 이용하는 것이 바람직하다.
이와 같이 하면 유동성 막(52A)은 광화학반응 또는 열화학반응에 의해 고체화되며, 도 12의 (b)에 나타내는 바와 같이 고체막(52B)이 얻어진다.
주로 광화학반응으로 유동성 막(52A)을 고체화하는 방법은, 광경화수지, 예를 들어 리소그래피 기술에서 이용하는 포토레지스트와 같은 감광성수지막 등에 적합하다. 또 주로 열화학반응으로 유동성 막(52A)을 고체화하는 방법은, 광조사에 의해 산 또는 염기를 발생시키는 재료를 포함하는 동시에 베이스수지가 산 또는 염기에 의해 고체화되는 화학증폭형 재료로 이루어지는 유기막 혹은 유기무기 혼성막, 또는 무기막 등에 적합하다.
(제 6 실시형태)
이하, 제 6 실시형태에 관한 반도체장치의 제조방법에 대하여, 도 13의 (a)∼(d) 및 도 14의 (a)∼(d)를 참조하면서 설명한다.
도시는 생략하지만, 반도체기판 상에 층간절연막을 형성한 후, 이 층간절연막 상부에 하층의 매입배선을 형성한 뒤, 하층 매입배선 및 층간절연막 상에 확산방지막을 형성함으로써, 반도체기판 상에 층간절연막, 하층 매입배선 및 확산방지막을 갖는 기판(61)을 형성한다. 이 경우, 기판(61)의 형상은 평면형상으로 한정되지 않는다. 확산방지막은, 하층의 매입배선을 구성하는 금속이 이 매입배선 상에 형성되는 절연막 중으로 확산되는 것을 방지하는 작용을 갖는다.
다음에 도 13의 (a)에 나타내는 바와 같이, 제 1 실시형태와 마찬가지로, 회전도포법, 미시적분사법 또는 회전롤러법 등으로, 기판(61) 상 전면에 걸쳐 액상 또는 겔 상태의 유동성을 갖는 절연성물질을 공급하여 절연성을 갖는 유동성 막(62A)을 형성한다. 유동성 막(62A)의 두께는 적당하게 설정할 수 있다.
유동성 막(62A)으로는, 제 1 실시형태에서 설명한 바와 같은 절연막, 즉 유기막, 무기막, 유기무기 혼성막 또는 다공질막 등을 이용할 수 있다. 이들 절연막을 이용하면, 통상의 실리콘산화막에 비해 낮은 유전율을 갖는 절연막이 얻어지므로, 100㎚ 이하의 미세가공이 실시된 반도체장치에 적합한 절연막을 실현할 수 있다. 특히 다공질막을 이용하면, 2 이하의 매우 낮은 유전율을 갖는 절연막을 실현할 수 있다.
다음으로 도 13의 (b)에 나타내는 바와 같이, 도트형 또는 라인형의 볼록부(64)를 갖는 압력면을 구비한 압력부재(63)를 유동성 막(62A)의 표면에 닿게 한 후 , 압력부재(63)에 압력을 가해 유동성 막(62A)의 표면에 볼록부(64)를 전사시켜 오목부를 형성함과 동시에 오목부를 제외한 영역을 평탄화한다. 즉, 유동성 막(62A)의 오목부를 제외한 영역의 기판(61) 표면으로부터의 높이를 전체적으로 균일하게 한다.
다음, 도 13의 (c)에 나타내는 바와 같이, 기판(61) 나아가 유동성 막(62A)을 제 1 온도(T1)로 가열하여, 절연성물질에 열화학반응을 일으킴으로써 유동성 막(62A)을 고체화시켜, 오목부를 갖는 고체막(62B)을 형성한다. 여기서, 고체화공정으로는, 제 1∼제 4 실시형태의 중 어느 한 실시형태의 유동성 막(62A) 성질에 적합한 방법을 선택하면 된다.
다음에, 도 13의 (d)에 나타내는 바와 같이, 제 1 및 제 2 실시형태와 마찬가지로, 고체막(62B)을 제 1 온도(T1)보다 높은 제 2 온도(T2)로 가열함으로써, 고체막(62B)이 소성되어 이루어지는 패턴(62C)을 형성한다. 다음, 패턴(62C)의 온도를 약 100℃에서 실온 정도까지의 온도범위로 내린 후, 압력부재(63)를 패턴(62C)으로부터 분리시킴과 동시에, 패턴(62C)의 온도를 최종적으로 실온으로 내린다. 이와 같이 하면, 도 14의 (a)에 나타내는 바와 같이, 홀 형상 또는 홈 형상의 오목부(65)를 갖는 동시에 오목부(65)를 제외한 영역이 평탄한 패턴(62C)이 얻어진다.
다음으로 도 14의 (b)에 나타내는 바와 같이, 패턴(62C)에 드라이에칭에 의한 에치백 처리를 실시한다. 이와 같이 하면, 패턴(62C)에서 오목부(65)의 저부에 존재하는 잔존부는 에치백 처리에 의해 제거되므로, 오목부(65)로 이루어지는 홀 또는 배선 홈이 얻어진다. 이 에치백 처리는 이방성 드라이에칭인 것이 바람직하 다. 이와 같이 하면, 패턴(62C)의 치수변화를 최소로 억제할 수 있음과 동시에, 홀 또는 배선 홈의 형상이 양호한 패턴(62C)을 실현할 수 있다.
다음에, 상술한 확산방지막(도시 생략)에 이방성 드라이에칭을 실시하여, 확산방지막 밑에 형성된 하층 금속배선(도시 생략)의 상면을 노출시킨다. 상술한 에치백 처리와 확산방지막에 대한 드라이에칭에 의해, 하층의 금속배선은 홀 또는 배선 홈으로 이루어지는 오목부(65)로 노출된다.
여기서, 에치백 처리에 이용하는 에칭가스로는, 유기막 이외의 절연막으로 된 패턴(62C)일 경우에는, 예를 들어 CF4가스 또는 CHF3가스와 같이 불소를 함유하는 가스, 불소를 함유하는 가스와 산소가스와의 혼합가스, 또는 암모니아가스 등을 이용하면 된다. 유기막으로 된 패턴(62C)일 경우에는, 산소가스와 질소가스의 혼합가스, 질소가스와 수소가스의 혼합가스 또는 암모니아가스 등을 이용하면 된다.
다음으로, 도 14의 (c)에 나타내는 바와 같이, 홀 또는 배선 홈으로 이루어지는 오목부(65)가 형성된 패턴(62C) 상 전면에 걸치며 오목부(65)가 충전되도록 금속막(66A)을 퇴적시킨다. 통상, 금속막(66A)을 퇴적시키기 전에, 스퍼터링 또는 CVD법 등으로 오목부(65) 위에 Ta 또는 TaN로 이루어지는 배리어메탈층을 퇴적시켜둔다. 또 금속막(66A)은 스퍼터링으로 시드(seed)층을 형성한 후, 이 시드층을 종(種)으로 하는 도금법으로 퇴적시킨다. 그리고 금속막(66A)의 퇴적방법으로는, 도금법 대신에 CVD법을 이용해도 된다. 금속막(66A)으로는, 통상 구리가 사용되지만, 구리 대신에 금, 은 또는 백금 등과 같이 도금에 의한 퇴적이 가능하며 저 저항의 금속을 이용하는 것이 바람직하다.
다음에, 도 14의 (d)에 나타내는 바와 같이, CMP법으로, 금속막(66A)의 불필요한 부분 즉 패턴(62c) 상에 노출된 부분을 제거하면, 오목부(65)의 내부에 금속막(66A)으로 이루어지는 플러그 또는 상층 금속배선(66B)이 형성된다.
제 6 실시형태에서는, 압력부재(63)의 압력면에 형성된 볼록부(64)가 기둥형(도트형)이면, 패턴(62C)에 홀로 이루어지는 오목부(65)가 형성되며, 볼록부(64)가 라인형이면, 패턴(62C)에 배선 홈으로 이루어지는 오목부(65)가 형성되므로, 싱글 다마신법으로, 패턴(62C)에 플러그 또는 상층 금속배선(66B)을 형성할 수 있다.
도시는 생략하지만, 상술한 각 공정을 반복 실시하면, 각 층에, 패턴(62C)으로 이루어지는 층간절연막과 플러그 또는 상층 금속배선(66B)을 갖는 다층배선구조를 형성할 수 있다.
제 6 실시형태에 의하면, 글로벌 단차를 갖지 않는 패턴(62C)으로 이루어지는 층간절연막을 형성할 수 있기 때문에, 막 스트레스의 국부적인 집중을 완화시킬 수 있으므로, 다층배선의 신뢰성이 향상한다.
또 리소그래피 기술에 의해, 패턴(62C)으로 이루어지는 층간절연막 상에 마스크패턴을 형성할 경우에는, 단차에 기인하는 초점심도 마진의 저하를 억제할 수 있다. 이로써, 종래에 비해 가공마진(process window)을 증대시킬 수 있으므로, 고정밀 반도체장치를 제조할 수 있다.
여기서, 제 6 실시형태에 있어서, 유동성 막(62A)으로, 소성공정에서 탈가스가 많은 막을 이용할 경우에는, 제 1 실시형태보다 제 2 실시형태의 소성공정을 이 용하는 편이 효과적이다. 통상의 유동성 막(62A)일 경우, 프리베이킹에 의한 막 중의 잔류용매농도를 제어할 수 있으므로, 소성공정에서 탈가스는 거의 발생하지 않지만, 막 조성에 따라서는 비교적 고온에서 가열되는 소성공정에서 탈가스가 많은 경우가 있다. 이러한 경우에는 제 1 실시형태의 소성공정을 이용하면, 패턴(62C)에 균일성 또는 안정성의 문제가 생기므로, 제 2 실시형태의 소성공정을 이용하는 것이 바람직하다.
특히 패턴(62C)이 다공질막일 경우에는 제 2 실시형태의 소성공정이 효과적이다. 다공질막일 경우, 고체화공정에서 막의 기본구조 대부분이 형성되며, 그 후의 소성공정에서 공극을 형성하기 위해 첨가된 공극형성용 물질이 증발하므로, 압력부재(63)를 고체막(62B)으로부터 분리시킨 상태에서 소성하는 제 2 실시형태의 소성공정이 적합하다. 더욱이 다공질막이라도, 고체화공정에서, 막의 기본골격 형성과 함께 공극형성용 물질의 증발을 실행하는 재질을 이용할 경우에는, 제 1 실시형태의 소성공정을 이용해도 양호한 패턴(62C)이 얻어진다.
또 제 6 실시형태에서는, 패턴(62C)을 반도체장치의 절연막으로서 이용하므로, 고체화공정에서의 가열온도(제 1 온도)는 약 150℃∼300℃가 바람직하며, 소성공정에서의 가열온도(제 2 온도)는 약 350℃∼450℃가 바람직하다.
(제 7 실시형태)
이하, 제 7 실시형태에 관한 반도체장치의 제조방법에 대하여, 도 15의 (a)∼(d) 및 도 16의 (a)∼(d)를 참조하면서 설명한다.
도시는 생략하지만, 반도체기판 상에 층간절연막을 형성한 후, 이 층간절연 막 상부에 하층의 매입배선을 형성한 후, 하층 매입배선 및 층간절연막 상에 확산방지막을 형성함으로써, 반도체기판 상에 층간절연막, 하층 매입배선 및 확산방지막을 갖는 기판(71)을 형성한다. 기판(71)의 형상은 평면형상으로 한정되지 않는다.
다음에 도 15의 (a)에 나타내는 바와 같이, 제 1 실시형태와 마찬가지로, 회전도포법, 미시적분사법 또는 회전롤러법 등으로, 기판(71) 상 전면에 걸쳐 액상 또는 겔 상태의 유동성을 갖는 절연성물질을 공급하여 절연성을 갖는 유동성 막(72A)을 형성한다. 유동성 막(72A)으로는, 제 1 실시형태에서 설명한 바와 같은 절연막, 즉 유기막, 무기막, 유기무기 혼성막 또는 다공질막 등을 이용할 수 있다.
다음으로 도 15의 (b)에 나타내는 바와 같이, 라인 상에 도트가 점재하여 이루어지는 볼록부(74)를 갖는 압력면을 구비한 압력부재(73)를 유동성 막(72A)의 표면에 닿게 한 후, 압력부재(73)에 압력을 가해 유동성 막(72A)의 표면에 볼록부(74)를 전사시켜 오목부를 형성함과 동시에 오목부를 제외한 영역을 평탄화한다.
다음, 도 15의 (c)에 나타내는 바와 같이, 기판(71) 나아가 유동성 막(72A)을 제 1 온도(T1)로 가열하여, 절연성물질에 열화학반응을 일으킴으로써 유동성 막(72A)을 고체화시켜, 오목부를 갖는 고체막(72B)을 형성한다. 여기서, 고체화공정으로는, 제 1∼제 4 실시형태 중 어느 한 실시형태의 유동성 막(72A) 성질에 적합한 방법을 선택하면 된다.
다음에, 도 15의 (d)에 나타내는 바와 같이, 제 1 및 제 2 실시형태와 마찬가지로, 고체막(72B)을 제 1 온도(T1)보다 높은 제 2 온도(T2)로 가열함으로써, 고 체막(72B)이 소성되어 이루어지는 패턴(72C)을 형성한다. 다음, 패턴(72C)의 온도를 약 100℃에서 실온 정도까지의 온도범위로 내린 후, 압력부재(73)를 패턴(72C)으로부터 분리시킴과 동시에, 패턴(72C)의 온도를 최종적으로 실온으로 내린다. 이와 같이 하면, 도 16의 (a)에 나타내는 바와 같이, 배선 홈(75a)과 이 배선 홈(75a) 밑에 점재하는 홀(75b)로 이루어지는 오목부(75)를 갖는 동시에 이 오목부(75)를 제외한 영역이 평탄한 패턴(72C)이 얻어진다.
다음으로 도 16의 (b)에 나타내는 바와 같이, 패턴(72C)에 드라이에칭에 의한 에치백 처리를 실시한다. 이와 같이 하면, 패턴(72C)에서 오목부(75)의 저부에 존재하는 잔존부는 에치백 처리에 의해 제거되므로, 배선 홈(75a)과 홀(75b)이 일체화된 오목부(75)가 형성된다.
다음에, 상술한 확산방지막(도시 생략)에 이방성 드라이에칭을 실시하여, 확산방지막 밑에 형성된 하층 금속배선(도시 생략)의 상면을 노출시킨다. 상술한 에치백 처리와 확산방지막에 대한 드라이에칭에 의해, 하층의 금속배선은 배선 홈(75a)과 홀(75b)로 이루어지는 오목부(75)에 노출된다.
다음으로, 도 16의 (c)에 나타내는 바와 같이, 오목부(75)가 형성된 패턴(72C) 상 전면에 걸쳐 오목부(75)가 충전되도록 금속막(76A)을 퇴적시킨다. 통상, 금속막(76A)을 퇴적시키기 전에, 스퍼터링 또는 CVD 등으로 오목부(75) 위에 Ta 또는 TaN로 이루어지는 배리어메탈층을 퇴적시켜둔다.
다음에, 도 16의 (d)에 나타내는 바와 같이, CMP로, 금속막(76A)의 불필요한 부분 즉 패턴(72c) 상에 노출된 부분을 제거하면, 오목부(75)의 내부에 금속막 (76A)으로 이루어지는 플러그 또는 상층의 금속배선(76B) 및 플러그(76C)가 형성된다.
제 7 실시형태에서는, 압력부재(73)의 압력면에 형성된 볼록부(74)가 라인 및 도트로 이루어지므로, 패턴(72C)에 배선 홈(75a)과 홀(75b)로 이루어지는 오목부(75)가 형성되므로, 듀얼 다마신법으로, 상층의 금속배선(76B) 및 플러그(76C)를 형성할 수 있다.
도시는 생략하지만, 상술한 각 공정을 반복 실시하면, 각 층에, 패턴(72C)으로 이루어지는 층간절연막, 상층의 금속배선(76B) 및 플러그(76C)를 갖는 다층배선구조를 형성할 수 있다.
본 발명은 패턴형성방법, 및 반도체장치의 제조방법에 유용하다.

Claims (32)

  1. 유동성을 갖는 물질로 이루어지는 유동성 막을 형성하는 공정과,
    압력면에 오목부 및 볼록부 중 적어도 한쪽을 갖는 압력부재의 상기 압력면을 상기 유동성 막에 눌러, 상기 오목부 및 볼록부 중 적어도 한쪽을 상기 유동성 막에 전사하는 공정과,
    상기 압력면을 상기 유동성 막에 누른 상태에서 상기 유동성 막을 제 1 온도로 가열하여, 상기 오목부 및 볼록부 중 적어도 한쪽이 전사된 상기 유동성 막을 고체화함으로써 고체막을 형성하는 공정과,
    상기 고체막을 상기 제 1 온도보다 높은 제 2 온도로 가열하여, 상기 고체막을 소성함으로써, 소성된 상기 고체막으로 이루어지는 패턴을 형성하는 공정을 구비하는 것을 특징으로 하는 패턴형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 온도는 약 150℃∼약 300℃인 것을 특징으로 하는 패턴형성방법.
  3. 제 1 항에 있어서,
    상기 제 2 온도는 약 350℃∼약 450℃인 것을 특징으로 하는 패턴형성방법.
  4. 제 1 항에 있어서,
    상기 유동성을 갖는 물질은, 절연성물질인 것을 특징으로 하는 패턴형성방법.
  5. 제 1 항에 있어서,
    상기 유동성을 갖는 물질은, 액상 또는 겔 상태인 것을 특징으로 하는 패턴형성방법.
  6. 제 1 항에 있어서,
    상기 유동성 막을 형성하는 공정은, 회전하는 기판 상에 상기 유동성을 갖는 물질을 공급함으로써, 상기 유동성 막을 상기 기판 상에 형성하는 공정을 포함하는 것을 특징으로 하는 패턴형성방법.
  7. 제 1 항에 있어서,
    상기 유동성 막을 형성하는 공정은, 기판 상에 상기 유동성을 갖는 물질을 공급한 후, 상기 기판을 회전시킴으로써, 상기 유동성 막을 상기 기판 상에 형성하는 공정을 포함하는 것을 특징으로 하는 패턴형성방법.
  8. 제 1 항에 있어서,
    상기 유동성 막을 형성하는 공정은, 회전하는 기판 상에 상기 유동성을 갖는 물질을 분사상태 또는 분무상태로 공급함으로써, 상기 유동성 막을 상기 기판 상에 형성하는 공정을 포함하는 것을 특징으로 하는 패턴형성방법.
  9. 제 1 항에 있어서,
    상기 유동성 막을 형성하는 공정은, 미소한 분사구를 갖는 노즐과 기판을 평면방향으로 상대이동 시키면서, 상기 유동성을 갖는 물질을 상기 분사구로부터 상기 기판 상으로 공급함으로써, 상기 유동성 막을 상기 기판 상에 형성하는 공정을 포함하는 것을 특징으로 하는 패턴형성방법.
  10. 제 1 항에 있어서,
    상기 유동성 막을 형성하는 공정은, 롤러의 표면에 부착한 상기 유동성을 갖는 물질을 상기 롤러를 회전시키면서 상기 기판 상에 공급함으로써, 상기 유동성 막을 상기 기판 상에 형성하는 공정을 포함하는 것을 특징으로 하는 패턴형성방법.
  11. 제 1 항에 있어서,
    상기 유동성 막을 형성하는 공정과 상기 오목부 및 볼록부 중 적어도 한쪽을 상기 유동성 막에 전사하는 공정과의 사이에, 상기 유동성 막의 주연부를 선택적으로 제거하는 공정을 추가로 구비하는 것을 특징으로 하는 패턴형성방법.
  12. 제 11 항에 있어서,
    상기 유동성 막의 주연부를 선택적으로 제거하는 공정은, 상기 유동성 막을 회전시키면서 상기 유동성 막의 주연부에, 상기 유동성을 갖는 물질을 용해시키는 용액을 공급함으로써 실시되는 것을 특징으로 하는 패턴형성방법.
  13. 제 11 항에 있어서,
    상기 유동성 막의 주연부를 선택적으로 제거하는 공정은, 상기 유동성 막의 주연부에 광을 조사시켜 개질시킨 후, 개질된 상기 주연부를 제거함으로써 실시되는 것을 특징으로 하는 패턴형성방법.
  14. 제 1 항에 있어서,
    상기 유동성 막은 기판 상에 형성되며,
    상기 오목부 및 볼록부 중 적어도 한쪽을 상기 유동성 막에 전사하는 공정은, 상기 기판의 표면과 상기 압력면 사이의 복수 거리를 측정하는 동시에, 상기 복수의 거리가 균등해지도록 상기 압력면으로 상기 유동성 막을 누르는 공정을 포함하는 것을 특징으로 하는 패턴형성방법.
  15. 제 1 항에 있어서,
    상기 유동성 막은 기판 상에 형성되며,
    상기 오목부 및 볼록부 중 적어도 한쪽을 상기 유동성 막에 전사하는 공정은, 상기 기판이 탑재된 스테이지의 표면과 상기 압력면 사이의 복수 거리를 측정하는 동시에, 상기 복수의 거리가 균등해지도록 상기 압력면으로 상기 유동성 막을 누르는 공정을 포함하는 것을 특징으로 하는 패턴형성방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 복수의 거리를 측정하는 공정은, 측정부위의 단위면적당 정전용량을 계측함으로써 실시되는 것을 특징으로 하는 패턴형성방법.
  17. 제 1 항에 있어서,
    상기 압력부재의 압력면은 소수성을 갖는 것을 특징으로 하는 패턴형성방법.
  18. 제 1 항에 있어서,
    상기 유동성을 갖는 물질은 광경화성수지이며,
    상기 고체막을 형성하는 공정은, 상기 유동성 막에 광을 조사하는 공정을 포함하는 것을 특징으로 하는 패턴형성방법.
  19. 제 1 항에 있어서,
    상기 유동성을 갖는 물질은, 유기재료, 무기재료, 유기무기 혼성재료, 광경화성수지 또는 감광성수지인 것을 특징으로 하는 패턴형성방법.
  20. 제 1 항에 있어서,
    상기 패턴은 다공질막인 것을 특징으로 하는 패턴형성방법.
  21. 제 1 항에 있어서,
    상기 패턴을 형성하는 공정은, 상기 압력면을 상기 고체막에 누른 상태에서 상기 고체막을 상기 제 2 온도로 가열하는 공정을 포함하는 것을 특징으로 하는 패턴형성방법.
  22. 제 1 항에 있어서,
    상기 패턴을 형성하는 공정은, 상기 압력면을 상기 고체막으로부터 분리시킨 상태에서 상기 고체막을 상기 제 2 온도로 가열하는 공정을 포함하는 것을 특징으로 하는 패턴형성방법.
  23. 유동성을 갖는 절연성물질로 이루어지는 유동성 막을 형성하는 공정과,
    압력면에 볼록부를 갖는 압력부재의 상기 압력면을 상기 유동성 막에 눌러, 상기 볼록부를 상기 유동성 막에 전사하는 공정과,
    상기 압력면을 상기 유동성 막에 누른 상태에서 상기 유동성 막을 제 1 온도로 가열하여, 상기 볼록부가 전사된 상기 유동성 막을 고체화함으로써 고체막을 형성하는 공정과,
    상기 고체막을 상기 제 1 온도보다 높은 제 2 온도로 가열하여, 상기 고체막을 소성함으로써, 소성된 상기 고체막으로 이루어지는 동시에 상기 볼록부와 대응하는 형상의 오목부를 갖는 패턴을 형성하는 공정과,
    상기 오목부에 금속재료를 매입시켜, 상기 금속재료로 된 금속배선 및 플러그 중 적어도 1 개를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 제 1 온도는 약 150℃∼약 300℃인 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 제 2 온도는 약 350℃∼약 450℃인 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 23 항에 있어서,
    상기 유동성을 갖는 물질은 광경화성수지이며,
    상기 유동성 막을 고체화하는 공정은, 상기 유동성 막에 광을 조사하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 23 항에 있어서,
    상기 유동성을 갖는 물질은, 유기재료, 무기재료, 유기무기 혼성재료, 광경화성수지 또는 감광성수지인 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제 23 항에 있어서,
    상기 패턴을 형성하는 공정은, 상기 압력면을 상기 고체막에 누른 상태에서 상기 고체막을 상기 제 2 온도로 가열하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제 23 항에 있어서,
    상기 패턴을 형성하는 공정은, 상기 압력면을 상기 고체막으로부터 분리시킨 상태에서 상기 고체막을 상기 제 2 온도로 가열하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제 23 항에 있어서,
    상기 패턴은 다공질막인 것을 특징으로 하는 반도체장치의 제조방법.
  31. 제 23 항에 있어서,
    상기 패턴의 비유전율은 약 4 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제 23 항에 있어서,
    상기 패턴을 형성하는 공정보다 후이며 상기 금속배선 또는 상기 플러그 중 적어도 1 개를 형성하는 공정보다 전에,
    상기 패턴에 있어서 상기 오목부의 저부에 존재하는 잔존부를 에칭으로 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940169B1 (ko) * 2008-03-07 2010-02-03 삼성전기주식회사 경화 수지층을 형성하는 인쇄회로기판의 제조방법
KR101248862B1 (ko) * 2009-03-27 2013-03-29 한양대학교 산학협력단 액체 유동층을 매개로 하는 나노 전사 롤 투 롤 인쇄법을 이용한 미세 패턴 형성 방법

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7658772B2 (en) * 1997-09-08 2010-02-09 Borealis Technical Limited Process for making electrode pairs
US7140102B2 (en) * 2001-09-02 2006-11-28 Borealis Technical Limited Electrode sandwich separation
TW200507175A (en) * 2003-06-20 2005-02-16 Matsushita Electric Ind Co Ltd Pattern forming method, and manufacturing method for semiconductor device
JP2006310678A (ja) * 2005-05-02 2006-11-09 Ricoh Opt Ind Co Ltd 微細表面構造形成用基板、微細表面構造物品の製造方法及びその製造方法で製造された微細表面構造物品
KR101107474B1 (ko) * 2005-06-07 2012-01-19 엘지디스플레이 주식회사 소프트몰드와 이를 이용한 패턴방법
KR101229100B1 (ko) * 2005-06-10 2013-02-15 오브듀캇 아베 중간 스탬프를 갖는 패턴 복제
WO2007030527A2 (en) * 2005-09-07 2007-03-15 Toppan Photomasks, Inc. Photomask for the fabrication of a dual damascene structure and method for forming the same
JP2007088374A (ja) * 2005-09-26 2007-04-05 Dainippon Screen Mfg Co Ltd 半導体装置の製造方法
FR2893018B1 (fr) * 2005-11-09 2008-03-14 Commissariat Energie Atomique Procede de formation de supports presentant des motifs, tels que des masques de lithographie.
JP2007329276A (ja) 2006-06-07 2007-12-20 Tokyo Ohka Kogyo Co Ltd ナノインプリントリソグラフィによるレジストパターンの形成方法
DE102006030267B4 (de) 2006-06-30 2009-04-16 Advanced Micro Devices, Inc., Sunnyvale Nano-Einprägetechnik mit erhöhter Flexibilität in Bezug auf die Justierung und die Formung von Strukturelementen
WO2008005087A2 (en) * 2006-06-30 2008-01-10 Advanced Micro Devices, Inc. A nano imprint technique with increased flexibility with respect to alignment and feature shaping
US8025829B2 (en) * 2006-11-28 2011-09-27 Nanonex Corporation Die imprint by double side force-balanced press for step-and-repeat imprint lithography
JP2008192281A (ja) 2007-01-12 2008-08-21 Ricoh Co Ltd パターン及びその形成方法
US8460256B2 (en) 2009-07-15 2013-06-11 Allegiance Corporation Collapsible fluid collection and disposal system and related methods
US9889239B2 (en) 2007-03-23 2018-02-13 Allegiance Corporation Fluid collection and disposal system and related methods
AU2008232360A1 (en) 2007-03-23 2008-10-02 Allegiance Corporation Fluid collection and disposal system having internchangeable collection and other features and methods relating thereof
US20100108639A1 (en) * 2007-03-30 2010-05-06 Pioneer Corporation Imprinting mold and method of producing imprinting mold
US8026170B2 (en) * 2007-09-26 2011-09-27 Sandisk Technologies Inc. Method of forming a single-layer metal conductors with multiple thicknesses
US8466068B2 (en) * 2007-12-31 2013-06-18 Sandisk 3D Llc Methods and apparatus for forming memory lines and vias in three dimensional memory arrays using dual damascene process and imprint lithography
US20100301449A1 (en) * 2007-12-31 2010-12-02 Sandisk 3D Llc Methods and apparatus for forming line and pillar structures for three dimensional memory arrays using a double subtractive process and imprint lithography
US8747092B2 (en) 2010-01-22 2014-06-10 Nanonex Corporation Fast nanoimprinting apparatus using deformale mold
CN102673288B (zh) * 2012-03-16 2015-02-25 文裕华 一种压纹膜的堆积凸纹印刷工艺
FR3000598B1 (fr) * 2012-12-27 2016-05-06 Commissariat Energie Atomique Procede ameliore de realisation d'une structure de reprise de contact
US8871639B2 (en) * 2013-01-04 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US10105883B2 (en) 2013-03-15 2018-10-23 Nanonex Corporation Imprint lithography system and method for manufacturing
US10108086B2 (en) 2013-03-15 2018-10-23 Nanonex Corporation System and methods of mold/substrate separation for imprint lithography
JP7299685B2 (ja) * 2018-10-11 2023-06-28 キヤノン株式会社 膜形成装置、膜形成方法および物品製造方法
CN109240041B (zh) * 2018-11-19 2020-06-26 京东方科技集团股份有限公司 拼接式压印模板及其制备方法和母模板
JP7414680B2 (ja) * 2020-09-17 2024-01-16 キオクシア株式会社 インプリント方法、インプリント装置、及び膜形成装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06267943A (ja) * 1993-03-15 1994-09-22 Hitachi Ltd 半導体装置の製造方法
JPH07121914A (ja) * 1993-10-20 1995-05-12 Canon Inc 光記録媒体用基板シートの製造方法及びそれに用いられるロールスタンパーの製造方法
US5772905A (en) 1995-11-15 1998-06-30 Regents Of The University Of Minnesota Nanoimprint lithography
US6017776A (en) * 1997-04-29 2000-01-25 Micron Technology, Inc. Method of attaching a leadframe to singulated semiconductor dice
JP2000194142A (ja) 1998-12-25 2000-07-14 Fujitsu Ltd パタ―ン形成方法及び半導体装置の製造方法
JP2001252927A (ja) * 2000-03-10 2001-09-18 Nippon Sheet Glass Co Ltd 所定表面形状を有する物品の製造方法および成形型
US6660362B1 (en) * 2000-11-03 2003-12-09 Kimberly-Clark Worldwide, Inc. Deflection members for tissue production
JP3927768B2 (ja) * 2000-11-17 2007-06-13 松下電器産業株式会社 半導体装置の製造方法
JP2003077807A (ja) * 2001-09-04 2003-03-14 Matsushita Electric Ind Co Ltd モールド、モールドの製造方法、および、パターン形成方法
ES2270091T3 (es) * 2002-11-11 2007-04-01 Sig Technology Ltd. Cierre abisagrado de garantia para botellas y recipientes de contenidos fluidos sellados por una pelicula.
KR100496259B1 (ko) * 2003-02-17 2005-06-17 삼성전자주식회사 다마신 공정을 이용한 배선 및 그 형성 방법, 이를포함하는 반도체 소자 및 그 제조 방법
US20050191860A1 (en) * 2003-06-20 2005-09-01 Matsushita Electric Industrial Co., Ltd. Method for forming semiconductor device
TW200503167A (en) * 2003-06-20 2005-01-16 Matsushita Electric Ind Co Ltd Manufacturing method of semiconductor device
TW200507175A (en) * 2003-06-20 2005-02-16 Matsushita Electric Ind Co Ltd Pattern forming method, and manufacturing method for semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940169B1 (ko) * 2008-03-07 2010-02-03 삼성전기주식회사 경화 수지층을 형성하는 인쇄회로기판의 제조방법
KR101248862B1 (ko) * 2009-03-27 2013-03-29 한양대학교 산학협력단 액체 유동층을 매개로 하는 나노 전사 롤 투 롤 인쇄법을 이용한 미세 패턴 형성 방법

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