KR20050120072A - Alignment mark in semiconductor device and method for aligning substrate using the same - Google Patents
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Abstract
본 발명은 반도체 소자의 얼라인 마크 및 그를 이용한 얼라인 방법에 관한 것으로, 보다 자세하게는 다양한 크기의 마크를 형성한 후 후속 공정에 의한 손상 또는 변형이 최소화된 마크를 선택하여 정렬함으로써 정렬 에러를 최소화할 수 있는 반도체 소자의 얼라인 마크 및 그를 이용한 얼라인 방법에 관한 것이다.The present invention relates to an alignment mark of a semiconductor device and an alignment method using the same, and more particularly, to form a mark of various sizes, and then to select and align a mark that minimizes damage or deformation by a subsequent process to minimize alignment errors. The alignment mark of the semiconductor element which can be performed, and the alignment method using the same.
본 발명의 상기 목적은 라인 앤 스페이스 패턴의 얼라인 마크에 있어서, 상기 라인의 폭이 소정값을 가지는 제 1 마크, 상기 소정값보다 특정비율 만큼 작은 라인폭을 가지는 제 2 마크 및 상기 소정값보다 특정비율 만큼 큰 라인폭을 가지는 제 3 마크를 포함한 다수 개의 마크로 구성되는 것을 특징으로 하는 반도체 소자의 얼라인 마크에 의해 달성된다.The above object of the present invention is an alignment mark of a line-and-space pattern, the first mark having a width of a line having a predetermined value, a second mark having a line width smaller by a specific ratio than the predetermined value, and the predetermined value. It is achieved by an alignment mark of a semiconductor device, characterized by consisting of a plurality of marks including a third mark having a line width as large as a specific ratio.
따라서, 본 발명의 반도체 소자의 얼라인 마크 및 그를 이용한 얼라인 방법은 다양한 크기의 마크를 형성하고 후속 공정에 의한 손상 또는 변형이 최소화된 마크를 선택하여 정렬함으로써 정렬 에러를 최소화하여 오버레이 정확도를 향상시키고 반도체 소자의 수율을 향상시킴과 동시에 정렬 불가에 따른 신규 마스크 제작 비용을 절감할 수 있는 효과가 있다.Therefore, the alignment mark of the semiconductor device of the present invention and the alignment method using the same improve the overlay accuracy by minimizing the alignment error by forming marks of various sizes and selecting and aligning marks with minimal damage or deformation caused by subsequent processes. In addition, it is possible to improve the yield of the semiconductor device and at the same time reduce the cost of manufacturing a new mask due to misalignment.
Description
본 발명은 반도체 소자의 얼라인 마크 및 그를 이용한 얼라인 방법에 관한 것으로, 보다 자세하게는 다양한 크기의 마크를 형성한 후 후속 공정에 의한 손상 또는 변형이 최소화된 마크를 선택하여 정렬함으로써 정렬 에러를 최소화할 수 있는 반도체 소자의 얼라인 마크 및 그를 이용한 얼라인 방법에 관한 것이다.The present invention relates to an alignment mark of a semiconductor device and an alignment method using the same, and more particularly, to form a mark of various sizes, and then to select and align a mark that minimizes damage or deformation by a subsequent process to minimize alignment errors. The alignment mark of the semiconductor element which can be performed, and the alignment method using the same.
근래에 컴퓨터와 같은 정보 매체의 급속한 발전에 따라 반도체 소자 제조 기술도 비약적으로 발전하고 있다. 상기 반도체 소자는 집적도, 미세화, 동작속도 등을 향상시키는 방향으로 기술이 발전하고 있다. 이에 따라 집적도 향상을 위한 리소그래피 기술과 같은 미세 가공 기술에 대한 요구 특성 또한 엄격해지고 있다.In recent years, with the rapid development of information media such as computers, semiconductor device manufacturing technology is also rapidly developing. The semiconductor device has been developed in the direction of improving the degree of integration, miniaturization, operating speed and the like. As a result, requirements for microfabrication techniques, such as lithography techniques for improved integration, are becoming more stringent.
리소그래피 기술은 마스크 상에 형성된 패턴을 기판으로 전사하는 사진 기술로서 반도체 소자의 미세화 및 고집적화를 주도하는 핵심 기술이다. 일반적으로, 리소그래피 공정은 감광막을 도포하는 단계, 소프트베이크(softbake)하는 단계, 정렬 및 노광하는 단계, 노광후베이크(PEB : Post Exposure Bake)하는 단계 및 현상하는 단계를 포함하는 일련의 공정을 거쳐 수행된다.Lithography technology is a photographic technology for transferring a pattern formed on a mask to a substrate, and is a core technology that leads to miniaturization and high integration of semiconductor devices. In general, the lithography process involves a series of processes including applying a photoresist, softbake, align and expose, post exposure bake (PEB), and develop. Is performed.
상기 노광을 위한 노광장치에는 스테퍼(stepper), 스캐너(scanner) 등이 존재한다. 1990년대 이후 많이 사용되고 있는 스테퍼는 하나의 샷(shot)을 노광한 후 기판을 X축, Y축으로 하나의 샷만큼 이동하여 다음 샷을 노광하는 방식으로 통상, 5 ~ 6 인치 정도의 마스크 사이즈를 가지며 샷 영역을 한정하기 때문에 균일도가 좋으며 스테퍼의 투영렌즈를 통과한 빛은 그 크기가 1/5로 축소되어 기판에 노광되는 것이 보통이다. 스캐너는 필드 내 슬릿을 이용하여 노광을 함으로써 보다 균일도를 향상시키고 칩 사이즈의 대형화에 대응 가능한 대형 필드를 구현할 수 있다는 장점 때문에 최근에 많이 사용되고 있다. 통상, 6인치 정도의 마스크 사이즈를 가지며 1/4 축소 노광을 한다.In the exposure apparatus for the exposure, a stepper, a scanner, and the like exist. Steppers, which have been widely used since the 1990s, typically expose a mask size of about 5 to 6 inches by exposing one shot and then moving the substrate by one shot on the X and Y axes to expose the next shot. It has good uniformity because it limits the shot area, and the light passing through the projection lens of the stepper is usually reduced to 1/5 and exposed to the substrate. Scanners have been used in recent years because of the advantage that the exposure by using the slits in the field to improve the uniformity and to implement a large field that can cope with the increase in chip size. Typically, a mask size of about 6 inches and a quarter reduction exposure.
상기 노광장치로 노광을 하기 전에 마스크와 기판의 위치를 확인하는 정렬을 수행하여 마스크 상의 패턴이 기판 상에 정확하게 형성되도록 한다. 마스크와 기판의 위치가 일치하지 않을 경우에는 기판이 놓인 스테이지를 X축, Y축 및 θ(회전축) 등으로 구동시켜 상기 정렬을 위한 위치를 보정한 다음 노광을 수행한다. 상기 정렬을 위해 기판 상의 소정 영역에 형성되는 마크를 얼라인 마크(alignment mark)라 한다.Prior to exposure with the exposure apparatus, alignment is performed to confirm the position of the mask and the substrate so that the pattern on the mask is accurately formed on the substrate. If the position of the mask and the substrate do not match, the stage on which the substrate is placed is driven by X, Y, and θ (rotation axis) to correct the position for alignment and then perform exposure. A mark formed in a predetermined area on the substrate for the alignment is called an alignment mark.
오버레이 정확도란 적층 구조를 가지는 소자에서 이전 단계와 현재 단계 사이의 층간 정렬상태를 나타내는 지수로서 공정 진행 중의 에러, 마스크 자체의 에러 및 시스템 에러 등에 영향을 받는다. 일반적으로, 오버레이 측정패턴 및 얼라인 마크는 칩 사이를 분할하는 스크라이브 레인(scribe lane) 내에 형성한다.Overlay accuracy is an index indicating interlayer alignment between a previous step and a current step in a device having a stacked structure, and is influenced by errors in the process, errors in the mask itself, and system errors. In general, overlay measurement patterns and alignment marks are formed in scribe lanes that divide between chips.
도 1은 종래 기술에 의한 얼라인 마크의 평면도이다.1 is a plan view of an alignment mark according to the prior art.
일반적으로, 도 1에 도시된 바와 같이, 얼라인 마크는 그 폭(W) 및 주기(P)가 일정한 라인 앤 스페이스(line and space) 패턴을 양각((A), (B)) 또는 음각((C), (D))으로 형성하여 사용하고 있다. 기판 상에 X축 방향의 정렬을 위한 X 마크((A), (C))와 Y축 방향의 정렬을 위한 Y 마크((B), (D))를 스크라이브 레인 내에 형성하게 된다. 얼라인 마크 센서를 이용하여 상기 X 마크((A), (C)) 및 Y 마크((B), (D))로 구성되는 얼라인 마크가 제어부에 입력된 소정의 위치에 배열되어 있는지를 파악한 후 마스크에 대한 위치 보정을 수행한 후 노광을 하게 된다.In general, as shown in FIG. 1, an align mark is an embossed ((A), (B)) or engraved (line and space) pattern with a constant width (W) and period (P). (C) and (D)) and used. On the substrate, X marks (A) and (C) for alignment in the X-axis direction and Y marks (B) and (D) for alignment in the Y-axis direction are formed in the scribe lane. Whether an alignment mark composed of the X marks (A) and (C) and Y marks (B) and (D) is arranged at a predetermined position input to the control unit by using an alignment mark sensor After the identification, the position correction is performed on the mask and then exposed.
증착하는 배선 수가 늘어남에 따라 요철이나 굴곡이 증가하여 반도체 소자의 고집적화를 저해하는 요인으로 대두되고 있다. 따라서 고밀도의 배선 구조를 형성하기 위해서는 절연막 또는 금속막의 평탄화가 필요하며 상기 평탄화를 위한 공정으로 화학적기계적 연마(Chemical Mechanical Polishing, 이하 CMP)를 많이 사용하고 있다. CMP 공정은 연마 패드를 왕복 운동시키면서 슬러리를 주입하는 연마 방식으로 상기 슬러리 입자가 기판에 압력을 가해 기판 표면을 깎아내게 되는데 이때 얼라인 마크도 손상 또는 변형이 발생한다. 또한, 금속물질 증착 후 실시하는 에치백 공정에서도 얼라인 마크가 손상되거나 마크 주변에 금속물질이 남게 되어 측정오차가 발생하거나 심할 경우에는 정렬을 할 수 없는 경우도 발생한다.As the number of wirings to be deposited increases, unevenness and curvature increase, which is becoming a factor that hinders high integration of semiconductor devices. Therefore, in order to form a high-density wiring structure, planarization of an insulating film or a metal film is required, and chemical mechanical polishing (CMP) is frequently used as a process for the planarization. The CMP process is a polishing method in which a slurry is injected while reciprocating the polishing pad, and the slurry particles pressurize the substrate to scrape off the surface of the substrate. In addition, in the etch back process performed after the deposition of the metal material, the alignment mark may be damaged or the metal material may be left around the mark, which may result in misalignment.
도 2는 CMP 공정에서의 얼라인 마크 손상을 설명하기 위한 단면도로서, 하부층에서 형성된 얼라인 마크(1)가 금속막(2) 증착 후 실시하는 CMP 공정에서 손상된 모습(1a)을 일례로서 나타낸 것이다.FIG. 2 is a cross-sectional view for explaining alignment mark damage in the CMP process, and shows an example in which the alignment mark 1 formed in the lower layer is damaged in the CMP process performed after the deposition of the metal film 2 as an example. .
상기와 같은 얼라인 마크의 손상, 변형 또는 이물질 등에 의한 정렬 에러는 얼라인 마크의 크기, 형태 및 양각 또는 음각인지에 따라 그 정도가 달라진다. 그러나 종래의 공정에서는 그 크기가 일정한 얼라인 마크를 사용하기 때문에 양각, 음각 및 형태가 다른 마크를 사용하여도 얼라인이 되지 않는 경우가 발생하고 있다.The degree of alignment error due to the damage, deformation, or foreign matter of the alignment mark may vary depending on the size, shape, and whether the alignment mark is embossed or engraved. However, in the conventional process, since alignment marks having a constant size are used, alignment does not occur even when marks having different embossed, intaglio, and shapes are used.
상기와 같은 문제를 해결하기 위해 대한민국 공개특허 제2001-0005118호는 얼라인 마크를 노광장비의 해상력 근처에서 작은 패턴으로 잘게 나누어 형성하여 측정장비의 해상력보다 훨씬 작게 함으로써 종래의 얼라인 마크와 동일하게 하나의 패턴으로 인식할 수 있는 얼라인 마크를 개시하고 있다. 그러나, 상기와 같은 얼라인 마크가 제대로 기능하기 위해서는 금속 또는 기타의 공정 진행 물질로 패턴의 틈을 갭필(gap fill)시켜야 하는데 미세한 패턴을 갭필하는 것이 용이하지 않고 미세한 패턴에 의한 광 간섭에 의해 측정 오차가 발생하기 쉽다는 문제가 있다.In order to solve the above problems, Korean Patent Laid-Open Publication No. 2001-0005118 is formed by dividing an alignment mark into small patterns near the resolution of an exposure apparatus, so that the alignment mark is much smaller than the resolution of a measurement apparatus. The alignment mark which can be recognized by one pattern is disclosed. However, in order for such an alignment mark to function properly, a gap fill of a pattern must be gap filled with a metal or other processing material, and it is not easy to gap fill a fine pattern, and it is measured by optical interference due to a fine pattern. There is a problem that errors are likely to occur.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로 다양한 크기의 마크를 형성한 후 후속 공정에 의한 손상이 최소화된 마크를 선택하여 정렬함으로써 정렬 에러를 최소화할 수 있는 반도체 소자의 얼라인 마크 및 그를 이용한 얼라인 방법을 제공하는 데 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, and after forming the mark of various sizes, by selecting and aligning the mark is minimized damage by the subsequent process, the alignment error of the semiconductor device can be minimized It is an object of the present invention to provide an in mark and an alignment method using the same.
본 발명의 상기 목적은 라인 앤 스페이스 패턴의 얼라인 마크에 있어서, 상기 라인의 폭이 소정값을 가지는 제 1 마크, 상기 소정값보다 특정비율 만큼 작은 라인폭을 가지는 제 2 마크 및 상기 소정값보다 특정비율 만큼 큰 라인폭을 가지는 제 3 마크를 포함한 다수 개의 마크로 구성되는 것을 특징으로 하는 반도체 소자의 얼라인 마크에 의해 달성된다.The above object of the present invention is an alignment mark of a line-and-space pattern, the first mark having a width of a line having a predetermined value, a second mark having a line width smaller by a specific ratio than the predetermined value, and the predetermined value. It is achieved by an alignment mark of a semiconductor device, characterized by consisting of a plurality of marks including a third mark having a line width as large as a specific ratio.
본 발명의 상기 목적은 라인 앤 스페이스 패턴을 이용한 반도체 소자의 얼라인 방법에 있어서, 상기 라인의 폭이 소정값을 가지는 제 1 마크, 상기 소정값보다 특정비율 만큼 작은 라인폭을 가지는 제 2 마크 및 상기 소정값보다 특정비율 만큼 큰 라인폭을 가지는 제 3 마크를 포함한 다수 개의 마크를 기판 상에 형성하는 단계 및 상기 다수 개의 마크 중 손상, 변형 또는 오염이 가장 적은 마크를 선택하여 기판을 정렬하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 얼라인 방법에 의해서도 달성된다.The object of the present invention is to align a semiconductor device using a line-and-space pattern, comprising: a first mark having a line width having a predetermined value, a second mark having a line width smaller by a specific ratio than the predetermined value; Forming a plurality of marks on the substrate including a third mark having a line width larger than the predetermined value by a specific ratio, and aligning the substrate by selecting a mark having the least damage, deformation, or contamination among the plurality of marks It is also achieved by an alignment method of a semiconductor device comprising a.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 3은 본 발명에 의한 얼라인 마크의 평면도이다.3 is a plan view of an alignment mark according to the present invention.
도 3의 (A), (B), (C), (D)는 각각 양각의 X 마크, 양각의 Y 마크, 음각의 X 마크, 음각의 Y 마크를 나타낸 것이다. 상기 X 마크((A), (C))는 X축 정렬을 위한 마크이고 상기 Y 마크((B), (D))는 Y축 정렬을 위한 마크이다. 각각의 X 마크((A), (C)) 또는 Y 마크((B), (D))는 적어도 세 종류의 크기가 다른 마크를 포함하고 있다. 양각의 마크((A), (B))을 기준으로 설명하면, 본 발명의 얼라인 마크는 그 폭이 W1이고 피치가 P1인 라인 앤 스페이스 패턴의 제 1 마크, 상기 제 1 마크(10)의 라인폭(W1)보다 특정비율 만큼 작은 라인폭(W2)을 가지며 그 피치가 P2인 라인 앤 스페이스 패턴의 제 2 마크 및 상기 제 1 마크(10)의 라인 폭(W1)보다 특정비율 만큼 큰 라인폭(W3)을 가지며 그 피치가 P3인 라인 앤 스페이스 패턴의 제 3 마크를 포함한 적어도 세 종류 이상의 마크로 이루어진다. 상기 특정비율은 10% 내지 30%, 보다 바람직하게는 20%가 되도록 한다.(A), (B), (C), and (D) of FIG. 3 respectively show an embossed X mark, an embossed Y mark, an intaglio X mark, and an intaglio Y mark. The X marks (A) and (C) are marks for X-axis alignment and the Y marks (B) and (D) are marks for Y-axis alignment. Each X mark (A), (C) or Y mark (B), (D) includes at least three kinds of different marks. Referring to the embossed marks (A) and (B), the alignment mark of the present invention is a first mark of a line and space pattern having a width of W1 and a pitch of P1, and the first mark 10. A second width of the line-and-space pattern having a line width W2 smaller than the line width W1 by a specific ratio and a pitch larger than the line width W1 of the first mark 10 by a specific ratio. It consists of at least three or more kinds of marks including the third mark of the line and space pattern having the line width W3 and the pitch of P3. The specific ratio is 10% to 30%, more preferably 20%.
상기 피치(P1, P2, P3)는 동일한 값을 가지거나 서로 다른 값을 가질 수도 있다. 또한, 양각의 마크만으로 얼라인 마크를 구성하는 방법, 음각의 마크만으로 얼라인 마크를 구성하는 방법 및 양각과 음각을 혼합하여 얼라인 마크를 구성하는 방법 등이 가능하다.The pitches P1, P2, and P3 may have the same value or different values. In addition, a method of forming an alignment mark using only an embossed mark, a method of forming an alignment mark using only an intaglio mark, and a method of forming an alignment mark by mixing an embossment with an intaglio may be used.
도 3에 도시된 바와 같은 얼라인 마크를 기판 상의 스크라이브 레인에 형성한 후 후속 공정, 예를 들어 CMP 공정이나 금속물질 증착 후의 에치백 공정 등을 진행한다. 이후, 하부층의 식각 또는 이온주입과 같은 추가적인 공정을 진행하기 위해 기판 상에 감광막을 도포하고 노광하여 패터닝한다.After forming the alignment mark as shown in FIG. 3 in the scribe lane on the substrate, a subsequent process such as a CMP process or an etch back process after deposition of a metal material is performed. Thereafter, a photoresist film is coated on the substrate and exposed by patterning in order to proceed with an additional process such as etching the lower layer or implanting ions.
상기 노광 전, 얼라인 마크 측정 장치에 의해 얼라인 마크의 위치를 얻어낸 후 기판과 마스크를 정렬하게 된다. 얼라인 마크 측정 장치는 광원, 예를 들어 헬륨-네온 레이저(He-Ne laser)에서 송출된 빛이 소정의 광학계를 통과한 후 기판에 도달하여 얼라인 마크를 비추고 반사된 빛을 씨씨디(CCD : Charge Coupled Device) 카메라와 같은 디텍터를 통해 그 위치를 계측하게 된다. 상기 계측은 입사광이 얼라인 마크에 존재하는 단차에 의해 산란되는 원리와 두 개의 서로 다른 물질간의 반사율의 차이를 이용하는 것인데, 얼라인 마크의 형성 후 진행된 CMP 공정이나 금속물질 증착 후의 에치백 공정과 같은 후속 공정에 의해 얼라인 마크는 손상, 변형되거나 이물 등에 의해 오염되게 된다. Before the exposure, the alignment mark measurement apparatus obtains the alignment mark position, and then the substrate and the mask are aligned. The alignment mark measuring device is a light source, for example, a light emitted from a helium laser (He-Ne laser) passes through a predetermined optical system to reach the substrate to illuminate the alignment mark and reflect the reflected light (CCD : Charge Coupled Device) The position is measured by a detector such as a camera. The measurement is based on the principle that the incident light is scattered by the step difference present in the alignment mark and the difference in reflectance between two different materials. Subsequent processes cause the alignment marks to be damaged, deformed or contaminated by foreign matter.
상기와 같은 원인에 의한 정렬 에러의 발생 정도는 얼라인 마크의 크기에 따라 다르게 발생한다. 따라서, 크기가 다양한 마크를 형성하여 손상, 변형 또는 오염이 가장 적은 마크를 선택하여 기판을 정렬하고 노광을 수행함으로써 정렬 에러를 최소화하고 오버레이 정확도를 향상시켜 반도체 소자의 수율을 향상시킬 수 있다. 또한, 정렬이 전혀 이루어지지 않을 경우 불가피하게 신규 마스크를 제작해야 하는데 다양한 크기의 마크를 제작함으로써 마스크의 제작 비용을 절감할 수 있다.The degree of occurrence of the alignment error due to the above causes occurs differently depending on the size of the alignment mark. Therefore, by forming marks having various sizes, selecting marks having the least damage, deformation, or contamination, aligning the substrate and performing exposure, thereby minimizing alignment errors and improving overlay accuracy, thereby improving yield of semiconductor devices. In addition, if the alignment is not made at all, it is inevitable to manufacture a new mask, by manufacturing the mark of various sizes can reduce the manufacturing cost of the mask.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to preferred embodiments as described above, it is not limited to the above-described embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 반도체 소자의 얼라인 마크 및 그를 이용한 얼라인 방법은 다양한 크기의 마크를 형성하고 후속 공정에 의한 손상 또는 변형이 최소화된 마크를 선택하여 정렬함으로써 정렬 에러를 최소화하여 오버레이 정확도를 향상시키고 반도체 소자의 수율을 향상시킴과 동시에 정렬 불가에 따른 신규 마스크 제작 비용을 절감할 수 있는 효과가 있다.Therefore, the alignment mark of the semiconductor device of the present invention and the alignment method using the same improve the overlay accuracy by minimizing the alignment error by forming marks of various sizes and selecting and aligning marks with minimal damage or deformation caused by subsequent processes. In addition, it is possible to improve the yield of the semiconductor device and at the same time reduce the cost of manufacturing a new mask due to misalignment.
도 1은 종래 기술에 의한 얼라인 마크의 평면도.1 is a plan view of an alignment mark according to the prior art.
도 2는 CMP 공정에서의 얼라인 마크 손상을 설명하기 위한 단면도.2 is a cross-sectional view for explaining alignment mark damage in a CMP process.
도 3은 본 발명에 의한 얼라인 마크의 평면도.3 is a plan view of an alignment mark according to the present invention;
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- 2004-06-18 KR KR1020040045272A patent/KR20050120072A/en not_active Application Discontinuation
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