KR20050095721A - ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체 발광소자 및 그제조방법 - Google Patents
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Abstract
ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체 발광소자 및 그 제조방법에 관해 개시한다. 개시된 반도체 발광소자의 p형 전극은, p형 GaN 계 화합물 반도체층 상의 은 또는 은 합금으로 이루어진 제1 전극층과, 상기 제1 전극층 상의 {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 어느 하나로 형성된 제2 전극층을 구비한다.
Description
본 발명은 III - V 족 GaN 계 화합물 반도체 발광소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 저항값이 낮고 광투과도가 높은 p형 전극층을 구비한 III - V 족 GaN 계 화합물 반도체 발광소자 및 그 제조방법에 관한 것이다.
질화갈륨(GaN)계 화합물 반도체를 이용한 발광다이오드(light emitting diode: LED)는 반도체층과 전극 간에 고품질의 오믹접촉을 형성하는 것이 매우 중요하다. p형 GaN 반도체층에 대한 오믹콘택층으로서는 니켈(Ni)을 기본으로 하는 금속박막구조, 즉 니켈(Ni)/금(Au)의 투명금속박막이 사용될 수 있다(USP 5,877,558; USP 6,008,539 참조).
니켈(Ni)을 기본으로 하는 금속박막은 산소(O2) 분위기에서 열처리되었을 때 10-3～10-4Ωcm2 정도의 낮은 비접촉저항을 갖는 오믹접촉을 형성하는 것으로 알려져 있다. 이러한 낮은 비접촉저항에 따르면, 500℃-600℃의 산소(O2) 분위기에서 열처리시 질화갈륨(GaN)과 니켈(Ni)의 계면에 p형 반도체 산화물인 니켈 산화물(NiO)이 섬(island) 모양의 금(Au)박막 사이와 그 위에 형성됨으로써 쇼트키 장벽의 높이(Schottky barrier height : SBT)가 감소된다. 따라서 쇼트키장벽의 높이 감소에 의해, 질화갈륨(GaN) 표면 부근에 다수 캐리어(major carrier)인 홀(hole)을 용이하게 공급하여 질화갈륨계 표면 부근에서의 실효 캐리어 농도(effective carrier concentration)가 증가된다. 한편, 니켈(Ni)/금(Au)을 p형 질화갈륨계 반도체층에 접촉시킨 후, 열처리하면 Mg-H 금속 간 화합물(complex)을 제거하여 반도체층 표면에서 마그네슘(Mg) 도판트(dopant) 농도를 증가시키는 재활성화(reactivation) 가 발생하며 이를 통해서 반도체층 표면에서 이러한 실효 캐리어 농도가 1019/cm3 이상으로 높아짐으로써 반도체층과 전극층(산화 니켈) 사이에 터널링 전도를 일으켜 오믹전도 특성을 보이게 된다.
그러나, 니켈(Ni)/금(Au) 금속박막의 경우, 금(Au)은 전도성을 향상시켜 낮은 접촉저항을 유도하지만, 상대적으로 낮은 광 흡수율로 인해 광투과도를 낮추는 문제가 있다. 따라서, 고출력, 고휘도를 갖는 질화갈륨 반도체 발광소자의 구현을 위해서 광투과도가 높은 새로운 오믹접촉 물질이 요구된다.
본 발명의 목적은 질화갈륨계 반도체 층에 대해 광투과도가 향상된 오믹접촉계(Ohmic contact metal system)를 구비한 반도체 발광소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 발광소자를 제조하는 방법을 제공하는 것이다.
본 발명의 한 유형에 따른 반도체 발광소자는,
기판, 상기 기판 상에 형성된 n형 GaN 계 화합물 반도체층, 상기 n형 GaN 계 화합물 반도체층의 제1 영역 상에 순차적으로 적층된 활성층, p형 GaN 계 화합물 반도체층 및 p형 전극, 상기 n형 GaN 계 화합물 반도체층 상에서 상기 제1 영역과 이격되게 형성된 n형 전극을 구비하며,
상기 p형 전극은, 상기 p형 GaN 계 화합물 반도체층 상의 은 또는 은 합금으로 이루어진 제1 전극층; 및
상기 제1 전극층 상의 {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 어느 하나로 형성된 제2 전극층;을 구비한다.
상기 제1 전극층은 0.1 nm ~ 500 nm 두께로 형성되는 것이 바람직하다.
또한, 상기 제1 금속층 및 제2 금속층은 산화분위기에서 열처리되어서 각각의 적어도 일부는 산화물 형태로 형성될 수 있다.
상기 기판은 투광재료이며, 사파이어로 이루어진 것이 바람직하다.
본 발명의 다른 유형에 따른 반도체 발광소자는,
기판, 상기 기판 상에 형성된 n형 GaN 계 화합물 반도체층, 상기 n형 GaN 계 화합물 반도체층의 제1 영역 상에 순차적으로 적층된 활성층, p형 GaN 계 화합물 반도체층 및 p형 전극을, 상기 n형 GaN 계 화합물 반도체층 상에서 상기 제1 영역과 이격되게 형성된 n형 전극을 구비하는 반도체 발광소자에 있어서,
상기 p형 전극은, 상기 p형 GaN 계 화합물 반도체층 상의 은 또는 은 합금으로 이루어진 제1 전극층;
상기 제1 전극층 상의 Ni 또는 Ni-alloy로 형성된 제2 전극층; 및
상기 제2 전극층 상에서 {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 어느 하나로 형성된 제3 전극층;을 구비한다.
본 발명의 또 다른 유형에 따른 반도체 발광소자의 제조방법은,
기판 상에 n형 GaN 계 화합물 반도체층, 활성층, p형 GaN 계 화합물 반도체층을 순차적으로 적층하는 제1 단계;
상기 p형 화합물 반도체층 및 상기 활성층을 순차적으로 패터닝하여 상기 n형 화합물 반도체의 일부를 노출시키는 제2 단계;
상기 n형 화합물 반도체층의 노출된 부분에 n형 전극을 형성하는 제3 단계;
패터닝된 상기 p형 화합물 반도체층 상에 은 또는 은합금으로 이루어진 제1 금속층을 형성하는 제4 단계;
상기 제1 금속층 상에 {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 어느 하나로 이루어진 제2 전극층을 형성하는 제5 단계; 및
상기 제5 단계의 결과물을 열처리하는 제6 단계;를 구비하는 것을 특징으로 한다.
상기 제3 단계 및 제4 단계는 전자빔 증착 또는 열증착을 하는 것이 바람직하다.
상기 제6 단계는 200 ℃ ~ 700 ℃에서 10초 ~ 2 시간 열처리하는 것이 바람직하다.
상기 제6 단계는 산소분위기에서 열처리하는 것이 바람직하다.
본 발명의 또 다른 유형에 따른 반도체 발광소자의 제조방법은,
기판 상에 n형 GaN 계 화합물 반도체층, 활성층, p형 GaN 계 화합물 반도체층을 순차적으로 적층하는 제1 단계;
상기 p형 화합물 반도체층 및 상기 활성층을 순차적으로 패터닝하여 상기 n형 화합물 반도체의 일부를 노출시키는 제2 단계;
상기 n형 화합물 반도체층의 노출된 부분에 n형 전극을 형성하는 제3 단계;
패터닝된 상기 p형 화합물 반도체층 상에 은 또는 은합금으로 이루어진 제1 금속층을 형성하는 제4 단계;
상기 제1 금속층 상에 니켈 또는 니켈 합금(Ni-alloy)으로 이루어진 제2 전극층을 형성하는 제5 단계;
상기 제2 전극층 상에 {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 어느 하나로 이루어진 제3 전극층을 형성하는 제6 단계; 및
상기 제6 단계의 결과물을 열처리하는 제7 단계;를 구비한다.
III - V 족 GaN 계 화합물 반도체가 제공된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 III - V 족 GaN 계 화합물 반도체 및 그 제조방법을 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명에 제1 실시예에 따른 GaN 계 III-V 족 반도체 LED의 한 실시예를 보이는 개략적 단면도이다.
도 1을 참조하면, 본 발명의 발광소자는 투명기판(10) 상에 제1 화합물 반도체층(12)을 구비한다. 제1 화합물 반도체층(12)은 n형 III-V족 화합물 반도체층, 예를 들면 n-GaN층인 것이 바람직하나, 다른 화합물 반도체층일 수 있다. 제1 화합물 반도체층(12)은 제1 영역(R1)과 제2 영역(R2)으로 구분할 수 있다. 제1 영역(R1) 상에 p형 및 n형 캐리어의 재결합에 의해서 광, 예컨대 청색 또는 녹색광이 이 방출되는 활성층(14)이 적층되어 있다. 활성층(14) 상에 제2 화합물 반도체층(16)이 적층되어 있다. 제2 화합물 반도체층(16)은 p형 III-V족 화합물 반도체층, 예를 들면 p-GaN층인 것이 바람직하나, 다른 화합물 반도체층일 수 있다.
제2 화합물 반도체층(16) 상에는 본 발명의 특징부인 p형 전극(20)이 형성되어 있다. 상기 p형 전극(20)은 은(Ag) 또는 은 합금으로 이루어진 제1 전극층(22)과, 상기 제1 전극층(22) 상의 제2 전극층(24)으로 이루어져 있다. 상기 제2 전극층(24)으로는, {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 하나로 형성된다.
상기 제1 전극층(22) 및 제2 전극층(24)은 각각 0.1 nm ~ 200 nm 두께로 형성될 수 있으며, 바람직하게는 5 nm 정도로 형성된다.
상기 투명기판(10)은, 사파이어로 형성되는 것이 바람직하다.
한편, 상기 제1 화합물 반도체층(16) 상의 제2 영역(R2) 상에는 n형 전극(30)이 형성되어 있다.
한편, 상기 제1 금속층(22) 및 제2 금속층(24)은 산화분위기에서 열처리되어서 각각의 적어도 일부는 산화물 형태로 형성될 수 있다.
상기 p형 전극(20) 및 n형 전극(30)에 광방출에 필요한 임계 전압 이상의 전압이 인가되면 활성층(14)로부터 광이 방출된다. 활성층(14)로부터 방출된 광의 일부(L1)는 p형 전극(20)을 통해서 방출되며, 투명기판(10)을 향해 방출된 광(L2)은 투명기판(10)의 하부에 배치되는 미도시된 플레이트에서 반사되어서 p형 전극(20)을 향해 진행된다.
이하에서는 본 발명의 제1 실시예에 따른 전극의 제조방법을 도면을 참조하여 상세하게 설명한다.
도 2를 참조하면, 투명한 사파이어 기판(10) 상에 제1 화합물 반도체층(12)을 형성한다. 제1 화합물 반도체층(12)은 n형 GaN층으로 형성하는 것이 바람직하나, 다른 화합물 반도체층으로 형성할 수 있다. 제1 화합물 반도체층(12) 상으로 활성층(14) 및 제2 화합물 반도체층(16)을 순차적으로 형성한다. 제2 화합물 반도체층(16)은 p형 GaN층으로 형성할 수 있으나, 다른 화합물 반도체층으로도 형성할 수 있다. 제2 화합물 반도체층(16) 상에 제1 감광막 패턴(PR1)을 형성한다. 제1 감광막 패턴(PR1)은 n형 전극(30)과 p형 전극(20)이 형성될 영역을 한정한다.
도 2 및 도 3을 함께 참조하면, 제1 감광막 패턴(PR1)을 식각 마스크로 사용하여 제2 화합물 반도체층(16) 및 활성층(14)을 순차적으로 식각한다. 이때, 상기 식각은 제1 화합물 반도체층(12)이 노출될 때까지 실시하는 것이 바람직하나, 제1 화합물 반도체층(12)의 일부가 제거될 때까지 실시해도 무방하다. 이후, 제1 감광막 패턴(PR1)을 제거한다. 상기 식각에서 노출된 제1 화합물 반도체층(12)의 소정 영역 상에 n형 전극(30)을 형성한다. n형 전극(30)은 아래에서 설명하는 후속 공정들이 진행된 후에 형성할 수도 있다.
도 4를 참조하면, n형 전극(30)이 형성된 결과물 상에 n형 전극(30)을 덮고 제2 화합물 반도체층(16)의 대부분이 노출되는 제2 감광막 패턴(PR2)을 형성한다. 제2 감광막 패턴(PR2)은 p형 전극(30)이 형성될 영역을 한정한다. 제2 감광막 패턴(PR2) 상으로 제2 화합물 반도체층(16)의 노출된 전면과 접촉되는 제1 금속층(22)을 전자빔 증착 또는 열적 증착을 하여 형성한다. 제1 금속층(22)은 은(Ag) 또는 은 합금으로 형성한다. 또한, 제1 금속층(22)은 0.1 nm∼ 200 nm의 두께로 형성할 수 있으나, 5 nm 정도의 두께로 형성하는 것이 바람직하다.
계속해서, 제1 금속층(22) 상에 제2 금속층(24)을 전자빔 증착 또는 열적 증착을 하여 형성한다. 제2 금속층(24)은 {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 어느 하나로 형성된다. 제2 금속층(24)은 0.1 nm∼ 200 nm의 두께로 형성할 수 있으나, 5 nm 정도의 두께로 형성하는 것이 바람직하다.
이어서, 제2 감광막 패턴(PR2)을 리프트 오프(lift-off)한다. 이 과정에서 제2 감광막 패턴(PR2) 상에 순차적으로 적층된 제1 금속층(22) 및 제2 금속층(24)도 함께 제거된다. 이렇게 해서, 도 5에 도시된 것과 같이 제2 화합물 반도체층(16) 상에 p형 전극(20)으로 사용되는 제1 금속층(22) 및 제2 금속층(24)이 형성된다.
이어서, 패터닝이 완료된 결과물을 공기 또는 산화 분위기 하에서 200 ~ 700 ℃ 에서 10초 내지 2시간 동안 열처리(annealing)하여 오믹접촉 형성을 이용한 p형 전극(20)을 p형 반도체층(16)의 표면에 형성한다.
한편, n형 전극(30)은 제2 감광막 패턴(PR2)을 제거한 후에 형성할 수도 있다.
도 6은 본 발명의 제1실시예에 따른 p형 전극(Ag/Ni)과 종래 기술의 p형 전극(Ni/Au) 사이의 광흡수도를 나타낸 그래프이다. 각 전극은 두 개의 층으로 형성되어 있으며, 각 층은 각각 5 nm 두께로 증착되었다. 또한, 각 전극은 550 ℃에서 1분간 공기(Air) 분위기 하에서 열처리하여 그 특성을 비교하였다. 도 7에서 보면, 400~800 nm 파장에서 Ag/Ni 전극의 광흡수도가 Ni/Au 전극 보다 현저하게 낮은 것을 알 수 있다.
도 7은 본 발명의 제1실시예에 따른 p형 전극(Ag/Ni)과 종래 기술의 p형 전극(Ni/Au) 사이의 광투과도를 나타낸 그래프이다. 각 전극은 두 개의 층으로 형성되어 있으며, 각 층은 각각 5 nm 두께로 증착하였다. 또한, 각 전극은 550 ℃에서 1분간 공기(Air) 분위기 하에서 열처리하여 그 특성을 비교하였다. 도 8에서 보면, Ag/Ni 전극은 300 ~ 800 nm 의 넓은 파장대에서 90% 이상의 높은 광투과도를 보여주고 있다. 460 nm 파장에서 보면, Ag/Ni 전극 및 Ni/Au 전극의 광투과도가 각각 94%, 76%로 현저하게 차이가 발생된다.
도 8은 4 ~ 5 x 1022/cm3의 캐리어 농도를 갖는 p형 GaN 상부에 은(Ag)/니켈(Ni)을 각각 5 nm 두께로 증착시킨 후 열처리 전(as-deposited)과 공기(Air) 분위기에서 열처리(annealing)한 시료의 전기적 측정 결과를 나타낸 그래프이다. 도 8에서 보면, 열처리 전(as-deposited)의 전류-전압 특성( I-V characteristics)과 비교하여 450 ℃, 550 ℃에서 각각 1분간 열처리한 시료의 전류-전압 특성( I-V characteristics)의 오믹 특성이 양호한 것을 알 수 있다. 이는 열처리 과정에서 Ag 및 Ni 의 일부가 산화물로 되어서 저항이 낮아진 때문으로 해석된다.
도 9는 본 발명에 제2 실시예에 따른 GaN 계 III-V 족 반도체 LED의 개략적 단면도이며, 제1 실시예의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 9를 참조하면, 본 발명의 제2 실시예에 따른 발광소자는 투명기판(110) 상에 n-GaN층(112)이 형성되어 있다. 상기 n-GaN층(112)은 제1 영역(R1)과 제2 영역(R2)으로 구분되어 있다. 제1 영역(R1) 상에 활성층(114) 및 p-GaN층(116)이 순차적으로 적층되어 있다.
상기 p-GaN층(116) 상에는 본 발명의 특징부인 p형 전극(120)이 형성되어 있다. 상기 p형 전극(120)은 은(Ag) 또는 은 합금으로 이루어진 제1 전극층(122)과, 상기 제1 전극층(122) 상의 제2 전극층(124)과, 상기 제2 전극층(124) 상의 제3 전극층(126)으로 이루어져 있다. 상기 제2 전극층(124)은, Ni 또는 Ni-alloy가 형성된다. 상기 제3 전극층(126)은 {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 어느 하나로 형성된다.
상기 제1 전극층(122), 제2 전극층(124) 및 제3 전극층(126)은 각각 0.1 nm ~ 200 nm 두께로 형성될 수 있으며, 바람직하게는 5 nm 정도로 형성된다.
상기 투명기판(110)은, 사파이어로 형성되는 것이 바람직하다.
한편, 상기 n-GaN층(116) 상의 제2 영역(R2) 상에는 n형 전극(130)이 형성되어 있다.
제2 실시예의 발광소자의 제조방법을 제1 실시예의 발광소자의 제조방법과 도 9를 참조하여 설명한다.
사파이어 기판(110) 상에 n-GaN층(112), 활성층(114) 및 p-GaN층(116)을 형성하는 과정과, 이들을 역순으로 식각하는 과정과, n-GaN의 노출된 영역 상에 n형 전극(130)을 형성하는 과정과, 도 4의 감광막 패턴(PR2) 형성과 제1 금속층(122)을 형성하는 과정은 제1 실시예와 동일하게 진행한다.
이어서, 제1 금속층(122) 상에 제2 금속층(124) 및 제3 금속층(126)을 순차적으로 증착한다. 여기서, 제2 전극층(124)은 Ni 또는 Ni-alloy가 형성되며, 제3 전극층(126)은 {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 어느 하나로 형성된다.
이어서, 제2 감광막 패턴(PR2)을 제거한다. 이 과정에서 제2 감광막 패턴(PR2) 상에 순차적으로 적층된 제1 금속층(122) 및 제2 금속층(124)도 함께 제거된다. 이렇게 해서, 도 9에 도시된 것과 같이 제2 화합물 반도체층(16) 상에 p형 전극으로 사용되는 제1 금속층(122), 제2 금속층(124) 및 제3 금속층(126)이 형성된다.
이어서, 패터닝이 완료된 결과물을 공기 분위기 하에서 200 ~ 700 ℃ 에서 10초 내지 2시간 동안 열처리하여 오믹접촉 형성을 이용한 p형 전극(120)을 p형 반도체층(16)의 표면에 형성한다.
도 10은 4 ~ 5 x 1022/cm3의 캐리어 농도를 갖는 p형 GaN 상부에 은(Ag)/니켈(Ni)/루테늄(Ru)을 각각 3~4 nm 두께로 증착시킨 후, 열처리 전(as-deposited)과 공기(Air) 분위기에서 열처리(annealing)한 시료의 전기적 측정 결과를 나타낸 그래프이다. 도 9에서 보면, 열처리 전(as-deposited)의 전류-전압 특성( I-V characteristics)과 비교하여 330, 450 ℃, 550 ℃에서 각각 1분간 열처리한 시료의 전류-전압 특성( I-V characteristics)의 오믹 특성이 현저하게 양호한 것을 알 수 있다.
도 11 및 도 12는 4 ~ 5 x 1022/cm3의 캐리어 농도를 갖는 p형 GaN 상부에 은/니켈/루테늄을 증착시킨 후, 열처리 전(as-deposited)과 산소 분위기에서 열처리 후(annealed)의 계면에 전극 성분들의 확산 및 반응을 알고자 AES(Auger Electron Spectroscopy) depth profiles 결과를 나타낸 그래프이다.
도 11을 참조하면, p형 전극의 깊이가 깊어짐에 따라서 루테늄이 감소하고 니켈 및 은이 증가하였다가 감소한다. 스퍼터링 시간이 더 길어지면 p형 GaN의 성분이 나타남을 볼 수 있다.
도 12를 참조하면, 열처리과정에서 루테늄 및 니켈은 각각 산화되면서 위치가 역전되어서 p형 전극의 표면으로부터 니켈 옥사이드 및 루테늄 옥사이드가 형성되며, 은도 일부는 산화된 것으로 보인다. 이러한 산화물들은 광의 투과도를 향상시킨다.
본 발명에 따른 발광소자는 종래의 니켈(Ni)/금(Au)과 같이 낮은 저항을 보이면서도 광투과도가 향상된 p형 전극을 포함한다. 또한, 고품위 오믹접촉 특성을 보여준다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.
도 1은 본 발명의 제1 실시예에 따른 GaN 계 III-V 족 화합물 반도체 발광소자의 한 실시예를 개략적으로 보여주는 단면도이다.
도 2 내지 도 5는 도 1의 반도체 발광소자의 제조방법을 단계별로 보여주는 단면도이다.
도 6은 본 발명의 제1실시예에 따른 발광소자의 p형 전극(Ag/Ni)과 종래 기술의 p형 전극(Ni/Au)의 광흡수도를 나타낸 그래프이다.
도 7은 본 발명의 제1실시예에 따른 p형 전극(Ag/Ni)과 종래 기술의 p형 전극(Ni/Au)의 광투과도를 나타낸 그래프이다.
도 8은 본 발명의 제1실시예에 따른 발광소자의 p형 전극 은(Ag)/니켈(Ni)을 p형 GaN 상부에 각각 5 nm 두께로 증착시킨 후, 열처리 전(as-deposited)과 공기(Air) 분위기에서 열처리(annealing)한 후의 전기적 측정 결과를 나타낸 그래프이다.
도 9는 본 발명의 제2 실시예에 따른 GaN 계 III-V 족 화합물 반도체 발광소자의 한 실시예를 개략적으로 보여주는 단면도이다.
도 10은 상부에 은(Ag)/니켈(Ni)/루테늄(Ru)을 각각 3~4 nm 두께로 증착시킨 후, 열처리 전(as-deposited)과 공기(Air) 분위기에서 열처리(annealing)한 후의 전기적 측정 결과를 나타낸 그래프이다.
도 11 및 도 12는 p형 GaN 상부에 은/니켈/루테늄을 증착시킨 후, 열처리 전(as-deposited)과 산소 분위기에서 열처리 후(annealed)의 계면에 전극 성분들의 확산 및 반응을 보여주는 AES depth profiles 결과를 나타낸 그래프이다.
*도면의 주요 부분에 대한 부호설명*
10,110: 기판 12,112: n형 GaN
14,114: 활성층 16,116: p형 GaN
20,120: p형 전극 22,122: 제1 전극층
24,124: 제2 전극층 126: 제3 전극층
30,130: n형 전극
Claims (20)
- 기판, 상기 기판 상에 형성된 n형 GaN 계 화합물 반도체층, 상기 n형 GaN 계 화합물 반도체층의 제1 영역 상에 순차적으로 적층된 활성층, p형 GaN 계 화합물 반도체층 및 p형 전극, 상기 n형 GaN 계 화합물 반도체층 상에서 상기 제1 영역과 이격되게 형성된 n형 전극을 구비하는 반도체 발광소자에 있어서,상기 p형 전극은, 상기 p형 GaN 계 화합물 반도체층 상의 은 또는 은 합금으로 이루어진 제1 전극층; 및상기 제1 전극층 상의 {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 어느 하나로 형성된 제2 전극층;을 구비하는 것을 특징으로 하는 반도체 발광소자.
- 제 1 항에 있어서,상기 제1 전극층은 0.1 nm ~ 500 nm 두께로 형성된 것을 특징으로 하는 반도체 발광소자.
- 제 1 항에 있어서,상기 제1 금속층 및 제2 금속층은 산화분위기에서 열처리되어서 각각의 적어도 일부는 산화물 형태로 형성된 것을 특징으로 하는 반도체 발광소자.
- 제 1 항에 있어서,상기 기판은 투광재료인 것을 특징으로 하는 반도체 발광소자.
- 제 4 항에 있어서,상기 기판은 사파이어로 이루어진 것을 특징으로 하는 반도체 발광소자.
- 기판, 상기 기판 상에 형성된 n형 GaN 계 화합물 반도체층, 상기 n형 GaN 계 화합물 반도체층의 제1 영역 상에 순차적으로 적층된 활성층, p형 GaN 계 화합물 반도체층 및 p형 전극을, 상기 n형 GaN 계 화합물 반도체층 상에서 상기 제1 영역과 이격되게 형성된 n형 전극을 구비하는 반도체 발광소자에 있어서,상기 p형 전극은, 상기 p형 GaN 계 화합물 반도체층 상의 은 또는 은 합금으로 이루어진 제1 전극층;상기 제1 전극층 상의 Ni 또는 Ni-alloy로 형성된 제2 전극층; 및상기 제2 전극층 상에서 {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 어느 하나로 형성된 제3 전극층;을 구비하는 것을 특징으로 하는 반도체 발광소자.
- 제 6 항에 있어서,상기 제1 전극층은 0.1 nm ~ 500 nm 두께로 형성된 것을 특징으로 하는 반도체 발광소자.
- 제 6 항에 있어서,상기 제1 금속층, 제2 금속층 및 제3 금속층은 산화분위기에서 열처리되어서 각각의 적어도 일부는 산화물 형태로 형성된 것을 특징으로 하는 반도체 발광소자.
- 제 6 항에 있어서,상기 기판은 투광재료인 것을 특징으로 하는 반도체 발광소자.
- 제 9 항에 있어서,상기 기판은 사파이어로 이루어진 것을 특징으로 하는 반도체 발광소자.
- 기판 상에 n형 GaN 계 화합물 반도체층, 활성층, p형 GaN 계 화합물 반도체층을 순차적으로 적층하는 제1 단계;상기 p형 화합물 반도체층 및 상기 활성층을 순차적으로 패터닝하여 상기 n형 화합물 반도체의 일부를 노출시키는 제2 단계;상기 n형 화합물 반도체층의 노출된 부분에 n형 전극을 형성하는 제3 단계;패터닝된 상기 p형 화합물 반도체층 상에 은 또는 은합금으로 이루어진 제1 금속층을 형성하는 제4 단계;상기 제1 금속층 상에 {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 어느 하나로 이루어진 제2 전극층을 형성하는 제5 단계; 및상기 제5 단계의 결과물을 열처리하는 제6 단계;를 구비하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제 11 항에 있어서,상기 제1전극층은 0.1 nm ~ 500 nm 두께로 형성되는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제 11 항에 있어서,상기 제3 단계 및 제4 단계는 전자빔 증착 또는 열증착을 하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제 11 항에 있어서,상기 제6 단계는 200 ℃ ~ 700 ℃에서 10초 ~ 2 시간 열처리하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제 13 항에 있어서,상기 제6 단계는 산소분위기에서 열처리하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 기판 상에 n형 GaN 계 화합물 반도체층, 활성층, p형 GaN 계 화합물 반도체층을 순차적으로 적층하는 제1 단계;상기 p형 화합물 반도체층 및 상기 활성층을 순차적으로 패터닝하여 상기 n형 화합물 반도체의 일부를 노출시키는 제2 단계;상기 n형 화합물 반도체층의 노출된 부분에 n형 전극을 형성하는 제3 단계;패터닝된 상기 p형 화합물 반도체층 상에 은 또는 은합금으로 이루어진 제1 금속층을 형성하는 제4 단계;상기 제1 금속층 상에 니켈 또는 니켈 합금(Ni-alloy)으로 이루어진 제2 전극층을 형성하는 제5 단계;상기 제2 전극층 상에 {Ni, Ni-alloy, Zn, Zn-alloy, Cu, Cu-alloy, Ru, Ir, Rh} 중 적어도 어느 하나로 이루어진 제3 전극층을 형성하는 제6 단계; 및상기 제6 단계의 결과물을 열처리하는 제7 단계;를 구비하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제 16 항에 있어서,상기 제1전극층은 0.1 nm ~ 500 nm 두께로 형성되는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제 16 항에 있어서,상기 제3 단계 내지 제5 단계는 전자빔 증착 또는 열증착을 하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제 11 항에 있어서,상기 제7 단계는 200 ℃ ~ 700 ℃에서 10초 ~ 2 시간 열처리하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제 19 항에 있어서,상기 제7 단계는 산소분위기에서 열처리하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
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Patent event date: 20100913 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20100625 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |