KR20050063030A - Method forming contact plug of semiconductor device - Google Patents
Method forming contact plug of semiconductor device Download PDFInfo
- Publication number
- KR20050063030A KR20050063030A KR1020030094083A KR20030094083A KR20050063030A KR 20050063030 A KR20050063030 A KR 20050063030A KR 1020030094083 A KR1020030094083 A KR 1020030094083A KR 20030094083 A KR20030094083 A KR 20030094083A KR 20050063030 A KR20050063030 A KR 20050063030A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- substrate
- insulating film
- gate electrodes
- semiconductor device
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 반도체 소자의 콘택 플러그 형성방법을 개시한다. 개시된 본 발명은, 트렌치형의 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 게이트 전극들을 형성하는 단계; 상기 게이트 전극들 사이의 기판 부분에 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극들을 포함함 기판 전면 상에 스페이서 절연막을 형성하는 단계; 상기 기판 결과물 상에 HDP CVD 공정에 따라 층간절연막 형성함과 동시에 게이트 전극 측벽을 제외한 기판 및 게이트 전극 상부면 상에 형성된 스페이서 절연막 부분을 식각하는 단계; 및 상기 층간절연막을 식각하여 소오드/드레인 영역을 노출시켜서 콘택홀을 형성하고 콘택홀 내에 도전막을 매립시키는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, HDP CVD 공정을 이용하여 층간절연막을 형성함과 동시에 식각비가 낮은 절연막을 제거할 수 있으므로, SAC 공정으로 인해 발생하는 반도체 기판의 손실을 최소화하여 누설전류 및 접합의 변형을 방지할 수 있어 반도체 소자의 리프레쉬 특성을 향상시킬 수 있다.Disclosed is a method for forming a contact plug of a semiconductor device of the present invention. Disclosed is a semiconductor device including a trench type device isolation film; Forming gate electrodes on the semiconductor substrate; Forming a source / drain region in a portion of the substrate between the gate electrodes; Forming a spacer insulating film on a front surface of the substrate including the gate electrodes; Etching the spacer insulating layer formed on the substrate and the gate electrode upper surface except for the gate electrode sidewall while forming an interlayer dielectric layer on the substrate resultant by an HDP CVD process; And etching the interlayer insulating film to expose a cathode / drain region to form a contact hole, and filling a conductive film in the contact hole. According to the present invention, since the interlayer insulating film is formed by using the HDP CVD process and the insulating film having a low etching rate can be removed, the loss of the semiconductor substrate generated by the SAC process can be minimized to prevent leakage current and deformation of the junction. It is possible to improve the refresh characteristics of the semiconductor device.
Description
본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 보다 상세하게는, HDP CVD 공정을 이용하여 층간절연막을 형성함과 동시에 식각비가 낮은 절연막을 제거함으로써 SAC 공정으로 인해 발생하는 기판의 손실을 최소화하여 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.The present invention relates to a method for forming a contact plug of a semiconductor device, and more particularly, to form an interlayer insulating film using an HDP CVD process and to remove an insulating film having a low etching ratio, thereby minimizing a loss of a substrate caused by a SAC process. The present invention relates to a method for forming a contact plug of a semiconductor device capable of improving the refresh characteristics of the device.
반도체 소자의 고집적화가 진행됨에 따라, 한정된 셀 면적, 또는, 칩 면적 내에 더 많은 패턴들을 집적시키기 위한 다양한 기술들이 제안되고 있다. 그런데, 반도체 소자의 고집적화는 패턴의 크기 감소는 물론, 콘택홀의 크기 감소도 함께 요구되기 때문에, 반도체 기판과 비트라인 및 반도체 기판과 캐패시터 사이를 연결하는 콘택홀의 형성에 어려움을 겪고 있다. As the integration of semiconductor devices proceeds, various techniques for integrating more patterns within a limited cell area or chip area have been proposed. However, since high integration of semiconductor devices requires not only the size of the pattern but also the size of the contact holes, it is difficult to form contact holes connecting the semiconductor substrate and the bit line and the semiconductor substrate and the capacitor.
이에 따라, 최근에는 반도체 기판과 비트라인 및 반도체 기판과 캐패시턴간의 콘택 안정성을 확보하기 위한 여러 가지 방법들이 제안되고 있으며, 한 예로서, 자기 정렬 콘택(Self Aligned Contact : 이하, SAC) 기술이 제안되었다. 상기 SAC 기술은 게이트 전극의 형성과 비트라인의 형성 및 캐패시터의 형성을 각각 수행하는 통상적인 반도체 집적 기술과는 달리, 게이트 전극들을 형성한 상태에서, 수 개의 게이트 전극들을 모두 노출시키는 콘택홀을 형성하고, 그런다음, 게이트 전극들 사이에 플러그용 폴리를 매립시켜, 반도체 기판과 비트라인 및 반도체 기판과 캐패시터 사이의 콘택 안정성을 확보한다.Accordingly, recently, various methods for securing contact stability between a semiconductor substrate and a bit line, and a semiconductor substrate and a capacitor have been proposed. As an example, a self aligned contact (SAC) technology Proposed. Unlike the conventional semiconductor integrated technology in which the gate electrode is formed, the bit line is formed, and the capacitor is formed, the SAC technique forms a contact hole exposing all of the gate electrodes in the state where the gate electrodes are formed. Then, the plug poly is embedded between the gate electrodes to ensure contact stability between the semiconductor substrate and the bit line and between the semiconductor substrate and the capacitor.
도 1a 내지 도 1d는 종래 SAC 기술을 이용한 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device using a conventional SAC technology.
도 1a에 도시된 바와 같이, 트랜치형의 소자분리막들(3)이 구비된 반도체 기판(1) 상에 질화막 재질의 하드 마스크막(5)을 이용한 식각 공정을 통해 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 이루어진 게이트 전극들(7)을 형성한다. 그 다음, 상기 게이트 전극들(7) 사이의 기판 부분에 소오스/드레인 영역(미도시)을 형성한 후에 상기 결과물의 전면 상에 스페이서를 형성하기 위해 절연막(9)을 형성한다.As shown in FIG. 1A, a polysilicon layer and a tungsten silicide layer are stacked by an etching process using a hard mask layer 5 made of nitride, on a semiconductor substrate 1 having trench type device isolation layers 3. Gate electrodes 7 having a structure are formed. Next, after forming a source / drain region (not shown) in the portion of the substrate between the gate electrodes 7, an insulating film 9 is formed to form a spacer on the entire surface of the resultant.
이어서, 도 1b에 도시된 바와 같이, 상기 기판 결과물 전면 상에 층간절연막(11)을 형성한 후, CMP 공정으로 상기 층간절연막(11)의 표면을 평탄화시킨다. Subsequently, as shown in FIG. 1B, after forming the interlayer insulating film 11 on the entire surface of the substrate resultant, the surface of the interlayer insulating film 11 is planarized by a CMP process.
그 다음, 도 1c에 도시된 바와 같이, 상기 기판(1)의 소오드 및 드레인 영역(미도시)에 콘택을 형성하기 위한 마스크 패턴(13)을 형성한다.Next, as shown in FIG. 1C, a mask pattern 13 for forming a contact is formed in the source and drain regions (not shown) of the substrate 1.
이어서, 도 1d에 도시된 바와 같이, 상기 마스크 패턴(13)을 이용한 사진식각공정으로 상기 층간절연막(11)을 식각한 후에 절연막(9)을 식각하여 콘택홀(15)을 형성하고, 콘택홀(15) 내에 도전막을 매립하여 콘택 플러그(17)를 형성한다.Subsequently, as shown in FIG. 1D, after the interlayer insulating layer 11 is etched by the photolithography process using the mask pattern 13, the insulating layer 9 is etched to form the contact hole 15, and then the contact hole. A conductive film is embedded in the 15 to form the contact plug 17.
상기 SAC 기술을 이용한 종래 기술에 따른 반도체 소자의 제조방법은, 제한된 면적에 많은 소자들을 연결(Interconnection)하기 위해 디멘젼(Dimension)의 축소는 불가피하며, 이를 위해 인접하고 있는 다른 패턴의 손상을 최소화 하는 SAC 식각의 사용이 필수적이다.In the method of manufacturing a semiconductor device according to the prior art using the SAC technology, it is inevitable to reduce the dimensions in order to interconnect a large number of devices in a limited area, thereby minimizing damage of other adjacent patterns. The use of SAC etching is essential.
그러나, SAC 식각은 식각비의 차이를 이용하는 방법이므로 식각비가 낮은 물질로 보호하고자 하는 패턴을 감싸야 하는데, 이러한 패턴을 감싸기 위해서는 원하지 않는 영역도 증착의 특성으로 인해 식각비가 낮은 물질로 감싸지게 된다.However, SAC etching is a method of using the difference in the etch rate, so the pattern to protect with a low etch rate is to be wrapped, in order to cover such a pattern, the undesired region is also wrapped with a low etch rate due to the characteristics of the deposition.
또한, SAC 식각을 진행하면서 식각비가 낮은 물질을 제거하기 위해서는 추가로 식각에 사용되는 가스를 바꾸어 식각을 진행하거나 또는 식각비가 낮은 물질이 제거되지 않아 식각영역이 감소되어 콘택 저항이 높아지게 된다. 이때, 콘택 저항이 높아지는 것을 막기 위해 추가로 식각을 진행하는 경우, 도 1d의 'A'와 같이 반도체 기판이 손상을 받게 된다. In addition, in order to remove the material having a low etch rate while the SAC is being etched, the gas used for the etching is additionally changed or the material having the low etch rate is not removed, thereby reducing the etching area, thereby increasing the contact resistance. In this case, when the etching is further performed to prevent the contact resistance from increasing, the semiconductor substrate is damaged as shown by 'A' of FIG. 1D.
반도체 기판의 손실이 과다할 경우에는 접합(Junction)과 콘택의 간격이 좁아짐으로 인해 누설전류가 증가하며, 콘택을 형성하기 위해 불순물을 함유한 폴리 실리콘을 증착하는 경우에는 불순물의 확산으로 인해 접합의 변형이 일어나게 되므로, 디램소자의 리프레쉬 특성이 열화되는 문제점이 발생하게 된다.If the loss of the semiconductor substrate is excessive, the leakage current increases due to the narrow gap between the junction and the contact.In the case of depositing polysilicon containing impurities to form the contact, the diffusion of impurities causes Since deformation occurs, a problem arises in that the refresh characteristics of the DRAM device are deteriorated.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, SAC 공정으로 인해 발생하는 반도체 기판의 손실을 최소화하여 반도체 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, to provide a method for forming a contact plug of a semiconductor device that can improve the refresh characteristics of the semiconductor device by minimizing the loss of the semiconductor substrate caused by the SAC process. There is a purpose.
상기 목적을 달성하기 위한 본 발명은, 트렌치형의 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 게이트 전극들을 형성하는 단계; 상기 게이트 전극들 사이의 기판 부분에 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극들을 포함함 기판 전면 상에 스페이서 절연막을 형성하는 단계; 상기 기판 결과물 상에 HDP CVD 공정에 따라 층간절연막 형성함과 동시에 게이트 전극 측벽을 제외한 기판 및 게이트 전극 상부면 상에 형성된 스페이서 절연막 부분을 식각하는 단계; 및 상기 층간절연막을 식각하여 소오드/드레인 영역을 노출시켜서 콘택홀을 형성하고 콘택홀 내에 도전막을 매립시키는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object, providing a semiconductor substrate having a trench type device isolation film; Forming gate electrodes on the semiconductor substrate; Forming a source / drain region in a portion of the substrate between the gate electrodes; Forming a spacer insulating film on a front surface of the substrate including the gate electrodes; Etching the spacer insulating layer formed on the substrate and the gate electrode upper surface except for the gate electrode sidewall while forming an interlayer dielectric layer on the substrate resultant by an HDP CVD process; And etching the interlayer insulating film to expose a cathode / drain region to form a contact hole, and filling a conductive film in the contact hole.
여기에서, 상기 절연막을 형성하는 단계와 상기 층간절연막을 형성하는 단계 사이에 측벽 보호용 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming an oxide film for protecting the sidewall between the forming of the insulating layer and the forming of the interlayer insulating layer.
상기 측벽보호용 산화막은 100Å미만의 두께로 형성하는 것을 특징으로 한다.The sidewall protection oxide film is formed to a thickness of less than 100Å.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 각 공정별 단면도이다. 2A through 2D are cross-sectional views of respective processes for describing a method of forming a contact plug of a semiconductor device according to an embodiment of the present invention.
도 2a에 도시된 바와 같이, 트랜치형의 소자분리막들(23)이 구비된 반도체 기판(21) 상에 질화막 재질의 하드 마스크막(25)을 이용한 식각 공정을 통해 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 이루어진 게이트 전극들(27)을 형성한다. 그 다음, 상기 게이트 전극들(27) 사이의 기판 부분에 소오스/드레인 영역(미도시)을 형성한 후에 상기 게이트 전극들(27)을 포함한 기판 전면 상에 스페이서 절연막(29)을 형성한다.As shown in FIG. 2A, a polysilicon layer and a tungsten silicide layer are laminated through an etching process using a hard mask layer 25 made of a nitride film on a semiconductor substrate 21 having trench isolation device isolation layers 23. Gate electrodes 27 having a structure are formed. Next, after forming a source / drain region (not shown) in a portion of the substrate between the gate electrodes 27, a spacer insulating layer 29 is formed on the entire surface of the substrate including the gate electrodes 27.
이어서, 도 2b에 도시된 바와 같이, 상기 기판 결과물 상에 HDP CVD(High Density Plasma Chemical Vapor Deposition) 공정을 사용하여 층간절연막(31)을 형성함과 동시에 게이트 전극(27) 측벽을 제외한 기판(21) 및 게이트 전극(27) 상부면 상에 형성된 스페이서 절연막(29) 부분을 식각한다. 그 다음, 상기 층간절연막(31)의 표면을 CMP 공정으로 평탄화시킨다. Subsequently, as shown in FIG. 2B, the interlayer dielectric layer 31 is formed on the substrate resultant using a high density plasma chemical vapor deposition (HDP CVD) process and the substrate 21 except for the sidewalls of the gate electrode 27 is formed. ) And portions of the spacer insulating layer 29 formed on the upper surface of the gate electrode 27 are etched. Then, the surface of the interlayer insulating film 31 is planarized by a CMP process.
여기에서, HDP CVD 공정의 특징은 증착과 식각을 동시에 수행하는 것이며, 이는 증착되는 면의 각도에 따라 증착되는 양과 식각되는 양의 차이를 가지게 된다. 즉, 스페이서 절연막이 식각되는 기판 및 게이트 전극 상부면은 증착되는 양보다 식각되는 양이 많게 된다.Here, the characteristic of the HDP CVD process is to perform the deposition and etching at the same time, which will have a difference between the amount of deposition and the amount of etching depending on the angle of the surface to be deposited. That is, the substrate and the gate electrode upper surface on which the spacer insulating layer is etched are more etched than the amount of deposition.
이어서, 도 2c에 도시된 바와 같이, 상기 기판(21)의 소오드 및 드레인 영역에 콘택을 형성하기 위한 마스크 패턴(33)을 형성한다.Subsequently, as shown in FIG. 2C, a mask pattern 33 for forming a contact is formed in the source and drain regions of the substrate 21.
이어서, 도 2d에 도시된 바와 같이, 상기 마스크 패턴(33)을 이용한 사진식각공정으로 상기 층간절연막(31)을 식각하여 소오드/드레인 영역을 노출시켜서 콘택홀(33)을 형성하고, 콘택홀(33) 내에 도전막을 매립시켜서 콘택 플러그(35)를 형성한다. 여기에서, 콘택 플러그(35)를 형성하기 위해 식각 공정을 진행하여도 'A'와 같이 반도체 기판(21)에 손실은 발생하지 않는다. Subsequently, as shown in FIG. 2D, the interlayer insulating layer 31 is etched by using a photolithography process using the mask pattern 33 to expose a cathode / drain region to form a contact hole 33, and to form a contact hole. A conductive plug is embedded in the 33 to form the contact plug 35. Here, even when the etching process is performed to form the contact plug 35, no loss occurs in the semiconductor substrate 21 as in 'A'.
그리고, 상기 층간절연막(31)을 HDP CVD 공정에 따라 증착함에 있어서 갭필(Gap Fill) 특성을 증가시키기 위해 식각비(Etch Rate)를 높이는 경우에 스페이서 절연막(29)의 하부와 측벽에도 손실이 발생할 수 있다.When the interlayer insulating layer 31 is deposited by the HDP CVD process, a loss occurs in the lower portion and the sidewall of the spacer insulating layer 29 when the etching rate is increased to increase the gap fill property. Can be.
상기와 같이, 스페이서 절연막(29)의 하부와 측벽에 발생하는 손실은 방지하지 하기 위해 도 3에 도시된 바와 같이, 상기 절연막(29)을 형성한 후에 기판 결과물 상에 측벽 보호용 산화막(31)을 형성할 수 있다. 도 3은 본 발명의 다른 실시예로써 스페이서 절연막(29) 형성 후 측벽 보호용 산화막(31)이 형성된 영역에서의 콘택 플러그(37)가 형성된 상태를 보여주는 공정 단면도이다. 여기에서, 측벽 보호용 산화막(31)의 두께는 100Å미만으로 형성한다.As described above, in order to prevent the loss occurring in the lower portion and the sidewall of the spacer insulating layer 29, as shown in FIG. 3, after forming the insulating layer 29, the sidewall protection oxide layer 31 is formed on the substrate. Can be formed. 3 is a cross-sectional view illustrating a state in which a contact plug 37 is formed in a region in which a sidewall protective oxide film 31 is formed after forming a spacer insulating layer 29. Here, the thickness of the sidewall protection oxide film 31 is formed to be less than 100 GPa.
또한, 본 발명은 상기 기판 결과물 상에 스페이서의 두께를 조절하기 위해 스페이서 산화막을 형성한 후에 스페이서 절연막을 형성할 수 있다. 여기에서, 스페이서 절연막은 질화막으로 형성할 수 있으며, 스페이서 산화막과 스페이서 절연막의 합이 필요한 스페이서의 두께가 되며, 스페이서 산화막은 필요한 스페이서의 두께에서 50~100Å 뺀 나머지 두께로 형성된다.In addition, the present invention may form a spacer insulating film after forming a spacer oxide film to control the thickness of the spacer on the substrate product. Here, the spacer insulating film may be formed of a nitride film, the sum of the spacer oxide film and the spacer insulating film is required to be the thickness of the spacer, and the spacer oxide film is formed to have a thickness remaining by subtracting 50 to 100 μm from the required thickness of the spacer.
상기와 같이, 본 발명은 HDP CVD 공정의 특징인 층간절연막을 형성함과 동시에 게이트 전극 측벽을 제외한 기판 및 게이트 전극 상부면 상에 형성된 스페이서 절연막 부분을 식각함으로써 SAC 공정으로 인해 발생하는 반도체 기판의 손실을 최소화할 수 있다. 또한, 접합과 콘택의 간격이 좁아짐으로 인해 발생하는 누설전류를 방지할 수 있으며, 콘택을 형성하기 위해 폴리실리콘을 증착하는 경우 불순물의 확산으로 인해 일어나는 접합 변형 등의 문제점을 개선할 수 있다.As described above, the present invention provides a loss of the semiconductor substrate caused by the SAC process by forming an interlayer insulating film, which is a feature of the HDP CVD process, and etching the substrate except the gate electrode sidewall and the spacer insulating film formed on the top surface of the gate electrode. Can be minimized. In addition, leakage current generated due to a narrow gap between the junction and the contact can be prevented, and when polysilicon is deposited to form the contact, problems such as deformation of the junction caused by diffusion of impurities can be improved.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가질 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto. Those skilled in the art may have many modifications and variations without departing from the spirit of the present invention. I will understand.
이상에서와 같이, 본 발명은 HDP CVD 공정을 이용하여 층간절연막을 형성함과 동시에 식각비가 낮은 절연막을 제거할 수 있으므로, SAC 공정으로 인해 발생하는 반도체 기판의 손실을 최소화하여 누설전류 및 접합의 변형을 방지할 수 있어 반도체 소자의 리프레쉬 특성을 향상시킬 수 있다. As described above, the present invention can form an interlayer insulating film by using the HDP CVD process and at the same time remove the insulating film having a low etching rate, thereby minimizing the loss of the semiconductor substrate caused by the SAC process to modify the leakage current and the junction. Can be prevented to improve the refresh characteristics of the semiconductor device.
도 1a 내지 도 1d는 종래 SAC 기술을 이용한 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 공정 단면도.1A to 1D are cross-sectional views illustrating a method of forming a contact plug of a semiconductor device using a conventional SAC technology.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 공정 단면도.2A to 2D are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device according to an embodiment of the present invention.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 공정 단면도.3 is a cross-sectional view illustrating a method for forming a contact plug of a semiconductor device according to another exemplary embodiment of the present disclosure.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
21 : 반도체 기판 23 : 소자분리막21 semiconductor substrate 23 device isolation film
25 : 하드 마스크막 27 : 게이트 전극25 hard mask film 27 gate electrode
29 : 스페이서 절연막 31 : 층간절연막29 spacer insulating film 31 interlayer insulating film
33 : 콘택홀 35 : 콘택 플러그33: contact hole 35: contact plug
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030094083A KR20050063030A (en) | 2003-12-19 | 2003-12-19 | Method forming contact plug of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030094083A KR20050063030A (en) | 2003-12-19 | 2003-12-19 | Method forming contact plug of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050063030A true KR20050063030A (en) | 2005-06-28 |
Family
ID=37254918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030094083A KR20050063030A (en) | 2003-12-19 | 2003-12-19 | Method forming contact plug of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050063030A (en) |
-
2003
- 2003-12-19 KR KR1020030094083A patent/KR20050063030A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7033908B2 (en) | Methods of forming integrated circuit devices including insulation layers | |
| US8623727B2 (en) | Method for fabricating semiconductor device with buried gate | |
| US20150214234A1 (en) | Semiconductor device and method for fabricating the same | |
| KR20110077969A (en) | Method of fabricating a landing plug contact in semiconductor memory device | |
| KR20040057485A (en) | Method for fabricating semiconductor device | |
| KR20090035145A (en) | Semiconductor device and method for manufacturing the same | |
| KR100906646B1 (en) | Semiconductor memory device and method for manufacturing the same | |
| KR20050063030A (en) | Method forming contact plug of semiconductor device | |
| KR20080100548A (en) | Method for forming contact in semiconductor device | |
| KR20010048350A (en) | Method for fabricating a semiconductor device | |
| KR100780614B1 (en) | Method for fabricating semiconductor device | |
| KR20010008589A (en) | Method of forming bit-line of semiconductor device utilized damascene process | |
| KR100521417B1 (en) | Method for fabricating semiconductor device | |
| KR100772680B1 (en) | Method for fabricating semiconductor device | |
| KR100881749B1 (en) | Method for fabrication of semiconductor device | |
| KR20030003306A (en) | Method for fabricating a landing plug of semiconductor device | |
| KR20040079171A (en) | Method for manufacturing semiconductor device | |
| KR100925026B1 (en) | Method for manufacturing semiconductor device | |
| KR100743998B1 (en) | Method for manufacturing semiconductor memory device | |
| KR20080024365A (en) | Method of fabricating the gate in semiconductor device | |
| KR20060036845A (en) | Method of fabricating a semiconductor device for reducing capacitance between bit lines and semiconductor device fabricated thereby | |
| KR20080062011A (en) | Method of manufacturing semiconductor device | |
| KR20000045931A (en) | Method of manufacturing semiconductor device | |
| KR20030003307A (en) | Method for fabricating a landing plug of semiconductor device | |
| KR20040039592A (en) | Method of manufacturing a capacitor of a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |