KR20050020752A - 이중 모드 고전압 파워서플라이 회로 - Google Patents

Abstract

본 발명에 따른 이중 모드 고전압 파워서플라이 회로는 비휘발성 메모리 회로(46)의 메모리 블록들이 내부 고전압 전하 펌프(20)로부터의 제1 모드에서 프로그램되는지 또는 이 내부 고전압 전하 펌프에 병렬 연결된 외부 고전압 파워서플라이로부터의 제2 모드에서 프로그램되는지의 여부를 결정하는 내부 고전압 스위치(30)를 통해서 연결된 외부 고전압(V_PP)을 이용한다. 이중 모드 고전압 파워서플라이 회로가 내부 전하 펌프(20) 고전압(V_M)만을 이용하여 제1 모드에서 동작되고 있는 경우에는 1회에 1 또는 2 비트만을 프로그래밍하는 저전원 저속력 모드에서 동작하지만 다이 상의 전하 펌프 영역을 작게 할 수 있다. 외부 파워서플라이 고전압을 이용할 수 있는 제2 모드에서 동작되고 있는 경우에는 8 개 또는 이상의 비트가 동시에 기록될 수 있고, 따라서 내부 전하 펌프의 사이즈를 확대시킬 필요 없이 고속 프로그래밍 모드가 가능해지며, 그 결과, 다이 영역을 확대하는 데 필요한 추가의 공간과 비용을 제거할 수 있다.

Description

이중 모드 고전압 파워서플라이 회로{DUAL MODE HIGH VOLTAGE POWER SUPPLY FOR PROVIDING INCREASED SPEED IN PROGRAMMING DURING TESTING OF LOW VOLTAGE NON-VOLATILE MEMORIES}

본 발명은 일반적으로 비휘발성 메모리 집적회로 장치에 관한 것이며, 특히 이러한 장치의 프로그래밍 속도 향상에 관한 것이다.

비휘발성 메모리 장치는 로직 시스템, 예컨대 마이크로프로세서의 반도체 집적회로 산업에 사용되고, 메모리 기판 또는 고체 상태 하드디스크와 같은 기억 소자를 만드는데 사용된다. 종래의 비휘발성 또는 플래시 메모리 장치는 복수 개의 메모리 섹터에 전형적으로 구성되는 복수 개의 메모리 셀을 포함한다. 각 메모리 섹터 내에는 메모리 셀들이 복수 개의 로우(row)와 복수 개의 칼럼(column)으로 이루어진 어레이로 배열되어 있다. 복수 개의 워드선은 메모리 셀의 각 로우에 결합되고, 복수 개의 비트선은 메모리 셀의 각 칼럼에 결합된다. 각 메모리 셀은 1 개의 비트를 기억할 수 있다. 종래의 비휘발성 메모리의 동작 기간 중에, 메모리 셀은 비휘발성 메모리가 종래의 임베디드형 프로그램 모드에 있을 때 연결되는 개개의 비트선을 통해서 전류를 고전압 파워서플라이에서 그 메모리 셀의 드레인으로 공급함으로써 프로그램된다.

2.7 V 이하에서 동작하는 초저전압 플래시 비휘발성 메모리의 출현으로, 온칩 전압 체배기 전하 펌프(on-chip voltage multiplier charge pump)에 의해서 점유되는 다이 영역(die area)은 과도하게 커지고 있다. 이하에서 이 전하 펌프 사이즈 증가의 이유에 대해 설명한다.

n-스테이지 전하 펌프의 개방 회로 전압 V_MO는 수학식 1로 근사된다.

여기서, n은 스테이지의 수이고, V_DD는 파워서플라이의 전압이며, V_TH는 전하 펌프 체인에서의 NMOS 트랜지스터의 평균 임계 전압이다.

도 4에는 현재의 전하 펌프(20)가 도시되어 있다. 내부 전하 펌프(20)는 입력 단자(22)에서 저전압 V_DD를 수신하고 출력 단자(24)에서 프로그래밍 전압 V_M을 출력한다. 다이오드 연결된 복수 개의 NMOS 트랜지스터(215)는 입력 단자(22)와 출력 단자(24) 사이에 직렬 연결되어 있다. 각 다이오드 트랜지스터(215) 사이에는 노드(230)가 있다. 클록 신호 CLK는 클록 입력 단자(28)에 공급되고, 인버터(223)에 의해서 반전되어 반전 클록 신호 (221)를 제공한다. 반전 클록 신호(221)는 다시 제2 인버터(225)에 의해서 반전되어 클록 신호(212)를 제공한다. 커패시터(219)는 각 노드(230)와 클록 신호들(212, 221) 중 하나 사이에 연결된다. 교번 노드(alternating node)(N1, N3, N5)는 커패시터들(219) 중 하나를 통해서 클록 신호선(212)에 연결되고, 다른 노드(N2, N4, N6)는 하나의 커패시터(219)를 통해서 반전 클록 신호선(221)에 연결된다.

도 4에서, 내부 노드(230)에는 도면 부호 N_k(k=1,2...6)가 부여되어 있다. 노드 N_k의 평균 전압은 수학식 2이다.

노드 N_k에서 NMOS 트랜지스터의 평균 임계 전압 은 평균 노드 전압 에 의해서 제공되는 기판 바이어스에 의해서 영향을 받는다. 수학식 3은 의 증가에 따른 기판 바이어스의 영향에 관한 근사식이다.

여기서 는 기판 바이어스가 0일 때의 임계 전압이고, 는 기판 바이어스 계수이며 Φ_B는 빌트인 기판 (벌크) 전압이다. 통상의 값은 다음과 같다.

NMOS 네이티브 트랜지스터의 경우(인핸스먼트용의 주입이 없음)

수학식 1에서 V_MO와 에 대해 시행착오식으로 반복 계산하면 n=8÷10 스테이지에 대해서 의 대표적인 값이 나온다. 도 5는 전하 펌프의 개방 회로 전압 V_MO(515) 대 파워서플라이 전압 V_DD(519)의 그래프이다. 부하가 있는 상태에서는 V_M은 수학식 4의 근사 형태를 가진다.

여기서, T는 클록 주기이고 C는 커패시터 값이다.

열전자(hot electron) 주입 메카니즘에 의해서 부여되는 바와 같이 가 이어야 한다고 가정하면, 전하 펌프의 전류 용량은 이면 수학식 5이다.

도 5로부터, 전류 용량(515)은 V_DD의 값(519)이 낮으면 극적으로 감소한다.

또한, 프로그래밍 셀 전류(플래시 열전자 주입 메카니즘)이 I_{PRG CELL}≒200㎂라고 가정하면 동시에 프로그램 가능한 비트수(q), 즉 메모리 셀은 수학식 6∼8이 된다.

C=100㎊이고 T=100㎱라고 가정하고 앞서 가정한 다른 수치를 가지는 수학식 8을 이용하면, 다음의 결과를 얻는다.

n=10

V_Mnomial=10V

I_{PRG CELL}=200㎂

C=100㎊

T=100㎱

표 1의 제2 열에서는 제1 열에서 나타낸 파워서플라이의 다양한 전압값 V_DD에 기초하여 커패시터가 100㎊일 때 1회에 프로그램 가능한 비트수를 나타낸다. 표 1의 제3 열은 프로그래밍 레이트가 제1 열의 파워서플라이 전압(V_DD)의 각 값에 대해서 1회에 8비트로 고정된 경우에 상응하는 커패시터 값을 나타낸다.

VDD(V)	q 비트 (C=1OO㎊인 경우)	C (㎊) (1회에 8 비트인 경우)
5.0	[12.5] 12	64
4.5	[10] 10	80
4.0	[7.5] 7	107
3.5	[5] 5	160
3.0	[2.5] 2	320
2.5	[0] 0	∞

([]은 정수부)

표 1에서 관찰되는 결과는 다음과 같다. V_DD=3V일 때에는, C=100㎊을 취하여 1회에 2비트만을 기록할 수도 있고, C=320㎊을 취하여 1회에 8비트를 기록할 수도 있다. 비교의 목적상, V_DD=4.5V일 때에는, C=100㎊을 취하여 1회에 10비트를 기록할 수도 있고, C=80㎊을 취하여 1회에 8비트를 기록할 수도 있다. 따라서, 1회에 8비트를 기록할 수 있고, 또한 내부 전압을 V_DD=4.5V에서 V_DD=3V로 낮추기 위해서는, 전하 펌프 커패시터의 영역이 과도하게 큰 400%(320㎊/80㎊)만큼 확대되어야 한다.

종래 기술에서, 플래시 비휘발성 메모리의 프로그래밍 속도를 증가시키는 시도가 진행되어 왔다. Javanifard 등에게 허여된 미국 특허 제5,663,918호는 내부 파워서플라이를 가지는 집적회로를 개시하고 있는데, 이 집적회로는 외부 파워서플라이 전압과 집적회로 중의 나머지 회로부에 전압을 공급하는 내부 파워서플라이 중 하나를 선택하는 회로부를 포함하고 있다. 이 집적회로는 외부 전압 레벨을 검출하는 전압 검출 회로와, 이 검출된 외부 전압에 응답하여 외부 공급 전압과 내부 파워서플라이 중 하나를 선택하는 제어 회로를 구비한다. 이 특허는 내부 전하 펌프로부터 구동되는 동작 공급 전압과 외부 파워서플라이의 상호 배타적인 이용을 설명하고 있다. 또한, 조정 방법은 전압 제어 오실레이터에 의한 전하 펌프 빈도수 제어에 기초하고 있다.

Roohparvar에게 허여된 미국 특허 제6,014,332호는 프로그래밍에 이용 가능한 전원을 측정함으로써 단일 기록 동작에 얼마나 많은 메모리 셀이 프로그램될 수 있는 지를 결정하는 회로를 포함하는 플래시 메모리를 개시하고 있다.

도 1은 본 발명의 이중 모드 고전압 파워서플라이 회로의 블록도이다.

도 2는 메모리 블록을 프로그래밍하기 위한 프로그래밍 신호의 타이밍도이다.

도 3은 본 발명의 이중 모드 고전압 파워서플라이 회로에 사용되는 외부 전압 스위치의 전기적인 개략도이다.

도 4는 본 발명에 사용되며 종래 기술에서 알려진 전하 펌프 회로의 전기적인 개략도이다.

도 5는 도 4의 전하 펌프의 개방 회로 전압과 저전압 파워서플라이 V_DD간의 관계를 도시하는 그래프이다.

본 발명의 목적은 플래시 메모리가 저전압 파워서플라이로 동작되는 경우에 전하 펌프의 사이즈를 확대하지 않고서도 플래시 비휘발성 메모리의 프로그래밍 속도를 향상시키는 이중 모드 파워서플라이를 제공하는 데 있다.

본 발명의 다른 목적은 보다 많은 량의 메모리 셀을 동시에 프로그램하기 위해서, 저전압 파워서플라이 V_DD로부터 구동되는 내부 전하 펌프만을 이용하여 프로그램하는 제1 모드와, 외부 고전압 파워서플라이와 함께 연계하여 내부 전하 펌프를 이용해서 프로그램하는 제2 모드를 가지는 이중 모드 고전압 파워서플라이를 제공하는 데 있다.

상기 목적은 비휘발성 메모리 회로의 메모리 블록들이 내부 전하 펌프에 의해서 생성된 내부 고전압에 의해서 프로그램되는지 또는 이 내부 전하 펌프 고전압과 함께 연계하여 외부 파워서플라이 고전압에 의해서 프로그램되는지의 여부를 결정하는 외부 고전압 스위치를 구비하는 이중 모드 고전압 파워서플라이 회로에 의해서 달성된다. 다이 영역을 작게 유지하기 위해서 이중 모드 고전압 파워서플라이 회로가 내부 전하 펌프 고전압에서만 동작되고 있는 경우에는 1 개 또는 2 개의 비트만이 동시에 프로그램된다. 이것이 제1 동작 모드이다. 그러나, 외부 파워서플라이 고전압이 이용가능한 경우에는 8 개 또는 그 이상의 비트가 동시에 기록될 수 있으므로, 수율은 4 배 이상 높아진다. 저속 프로그래밍 모드에서 고속 프로그래밍 모드로의 스위칭은 명령어에 의해서 지시될 수도 있고, 외부 전압의 검출에 기초하여 플래시 메모리 자체에 의해서 자동으로 실행될 수도 있다.

이중 모드 고전압 파워서플라이 회로는 내부 전하 펌프에 공급되는 일정한 주파수 클록을 턴온시키거나 턴오프시킴으로써, 또, 고속 프로그래밍 모드에서는 외부 전압 스위치를 턴온시키거나 턴오프시킴으로써 프로그래밍 전압을 조정하는 수단으로서 히스테리시스 비교 회로를 이용하는 것을 포함한다. (제2 전원 전압은 외부용이지만, 그의 분배를 제어하는 스위치는 내부용이다.) 이 프로그래밍 전압값이 비휘발성 메모리 셀의 전체 성능(데이터 유지 능력과 셀의 내구성 모두에 관한 성능)에서 매우 중요하므로, 히스테리시스 비교 회로에 의해서 구성된 이 피드백 루프는 내부 전하 펌프로부터의 프로그래밍 전압을 외부 파워서플라이에 의해서 일치시킬 수 있다.

도 1에는 본 발명의 이중 모드 고전압 파워서플라이 회로(15)가 도시되어 있다. 내부 전하 펌프(20)는 입력 단자(22)에서 정상의 파워서플라이 저전압 V_DD을 수신한다. 전하 펌프(20)는 클록 단자(28)에서 타이밍 신호 CHP-CLK를 수신한다. 접지 단자(26)는 신호 그라운드에 연결된다. 내부 전하 펌프는 출력 단자(24)에서 프로그래밍 전압 V_M을 출력한다. 탱크 커패시터(44)는 프로그래밍 전압 출력 단자(24)와 신호 그라운드 사이에 연결된다. 프로그래밍 전압 V_M은 공통 노드(29)에 공급되고, 이어서 복수 개의 메모리 블록(46)을 프로그램하는데 사용된다. 각 메모리 블록(46)은 프로그래밍 전압 V_M을 수신하는 입력 단자(45)와 프로그래밍 제어 신호를 수신하는 프로그래밍 제어 단자(42)를 가지는 메모리 블록 스위치(44)에 연결된다.

파워서플라이 회로(15)의 타이밍은 클록 신호(72)를 생성하는 온칩 오실레이터(70)로부터 발생된다. 클록 신호(72)는 출력(52)을 생성하는 플립플롭 회로(50)의 클록 단자(58)에 공급된다. 플립플롭 회로(50)의 출력(52)과 클록 신호(52)는 AND 게이트(80)에 입력되고, AND 게이트(80)의 출력은 전하 펌프(20)를 위한 CHP-CLK 클록 타이밍 신호이다.

이중 모드 고전압 파워서플라이 회로(15)는 또한, 분배기 및 히스테리시스 전압 비교 회로(60)를 포함한다. 히스테리시스 전압 비교 회로(60)는 기준 단자(62)에서 기준 전압 V_ref를 수신하고, 입력 단자(66)에서 프로그래밍 전압 V_M도 수신한다. 히스테리시스 전압 비교 회로(60)의 출력은 이네이블 출력 단자(64)에서 출력되는 아날로그 이네이블 신호 EN_O이다. 아날로그 이네이블 신호 EN_O는 플립플롭 회로(50)의 데이터 입력으로서 공급된다.

외부 전압 스위치(30)는 저전압 파워서플라이 V_DD만이 사용되고 1 개 또는 2 개의 비트만이 동시에 프로그램되는 통상의 저속 프로그래밍 모드에서 프로그래밍이 수행되고 있는 지의 여부 또는, 고전압 파워서플라이 V_PP가 저전압 파워서플라이 V_DD와 함께 연계하여 사용되고 8 개 이상의 비트가 1회에 프로그램되는 통상의 고속 프로그래밍 모드에서 프로그래밍이 수행되고 있는 지의 여부를 결정한다. 외부 전압 스위치(30)는 입력 단자(38)에서 고전압 V_PP를 수신하고, 이네이블 단자(33)에서 제1 이네이블 신호 EN를 수신한다. 제1 이네이블 신호 EN는 플립플롭 회로(50)의 출력으로부터 도출된다. 제2 이네이블 단자(36)에서는 외부 전압 스위치가 외부 전압 스위치(30)를 활성 또는 비활성시키는데 사용되는 고속 프로그램 이네이블 신호 FAST-PEN를 수신한다. 접지 단자(37)는 신호 그라운드에 연결된다. 외부 전압 스위치(30)는 또한, 저전압 파워서플라이 V_DD를 수신하는 단자(35)를 구비한다. 외부 전압 스위치(30)는 공통 노드(29)에서 전하 펌프(24)의 출력과 결합하는 출력 단자(39)에서 프로그래밍 전압을 출력한다.

내부 전하 펌프(20)는 도 4를 참고하여 설명한 종래 기술의 현재 전하 펌프를 이용하여 구현될 수도 있고, 당해 기술 분야에 알려진 등가의 수단에 의해서 구현될 수도 있다. 마찬가지로, 히스테리시스 전압 비교 회로(60)는, 결과로서 얻은 프로그램 전압이 내부 전압값으로 조정되는 한, 공지된 히스테리시스 전압 비교 회로를 이용하여 구현될 수 있다. 히스테리시스 전압 비교 회로(60)의 원하는 결과는 프로그래밍 전압이 외부 파워서플라이에 의해서 일치될 수 있도록 레귤레이터가 온(ON) 상태일 때 일정한 내부 부하 라인이다. AND 게이트(80)는 완전한 클록 사이클을 제공하기 위해서 내부 전하 펌프(20)에 공급하는 클록을 출력시키는 기능을 한다. AND 게이트(80)가 없으면, 도 2에 관하여 설명한 2상(相) 순환 전하 펌프가 적절하게 적용하지 않을 것이다. 플립플롭 회로(50)는 클록의 상승단(positive edge)에서만 변하는 이네이블 신호 EN를 생성하기 위해서 히스테리시스 전압 비교 회로(60)의 출력 아날로그 이네이블 신호 EN_O을 반올림한다. 이와 같이 하여, 내부 전하 펌프(20)는 신호 CHP-CLK를 통해서 클록 CLK 신호와 반전 클록 CLK 신호를 항상 양의 펄스(positive pulse)의 쌍으로 수신하게 된다.

도 2를 참조하면, 고속 프로그램 이네이블 신호 FAST-PEN(110)은 외부 전압 스위치(30)를 이네이블(작동)시키는데 사용되며, 프로그램 제어 블록(40)의 행태를 변경시키는 데에도 사용된다. 도 2를 참조하면, 프로그램 선택 신호 PS0(100) 내지 PS7(107)은 메모리 블록 스위치(44)를 이네이블시켜서 고전압 프로그래밍 신호 V_M을 메모리 블록들(46)(메모리 블록 0-7) 중 하나에 연결시킨다. 각 메모리 블록(46)은 플래시 메모리에 기억된 어떤 바이트의 한 비트에 대응한다. 도 2에 도시되어 있는 바와 같이, 고속 프로그램 이네이블 신호(100)가 활성되지 않는 경우[즉, 저전압], 이중 모드 고전압 파워서플라이는 저전압 V_DD에 의해서 구동되는 내부 전하 펌프를 사용할 뿐인 저속 프로그래밍 모드에서 동작하여 프로그래밍을 행한다. 이 경우, 각 어드레스에서, 1회에 2 개의 비트만이 프로그램된다. 제1 바이트의 데이터(130)의 경우에는, 프로그램 선택 신호 PS7(107) 및 PS6(106)이 동시에 프로그래밍을 위해서 활성되고, 제1 쌍의 신호 PS5(105) 및 PS4(104)가 프로그래밍을 종료한 후에 다음 쌍인 프로그램 선택 신호 PS5(105) 및 PS4(104)가 활성되는 것을 알 수 있다. 이 동작은 모든 메모리 블록이 제1 어드레스 addr0(130)에서 프로그램될 때까지 계속된다. 다음 어드레스 addr1(140)에서, 회로는 1회에 2 개의 비트가 프로그램되도록 여전히 저속 프로그래밍 모드로 동작하고 있다.

그 다음 어드레스 addr2(150)에서, 고속 프로그램 이네이블 신호(110)가 활성된다[즉, 고전압]. 도 2에 도시되어 있는 바와 같이, 고속 프로그래밍 모드에서, 모든 프로그램 선택 신호(PS0-PS7)(100-107)가 동시에 활성된다. 이 동작에 의해서, 8 개의 메모리 블록 전부는 1회에 프로그램될 수 있다. 이 고속 프로그래밍 모드는 고속 프로그램 이네이블 신호(110)가 그 다음 어드레스들 addr3(160)과 addr4(170)에서 활성되는 동안 계속된다. 이들 어드레스 각각에서, 이중 모드 고전압 파워서플라이는 1회에 8 비트 또는 그 이상이 프로그램될 수 있는 고속 프로그래밍 모드 상태에 있다.

고속 프로그래밍 모드 기간 중에, 내부 전하 펌프 회로는 외부 전압 파워서플라이가 온 상태인 경우에도 동작되고 있다. 이 상태는 고속 프로그래밍 모드에서 테스트 중일 때 내부 전하 펌프에 의해서 생기는 노이즈의 수준이 적어도, 정상 동작의 저속 프로그래밍 모드에서와 같은 수준을 유지하는 것이다. 이것이 사실이 아니라면, 테스트는 너무 디바이스 노이즈 성능에 지향하는 것이 될 것이다. 내부 고전압과 추가적으로 외부 고전압을 제어함에 있어서 모든 경우에 동일한 레귤레이터를 사용하면, 테스트가 최대 부하 정상 동작을 나타내는 것을 더욱 보증하게 된다.

도 3에는 외부 고전압 파워 스위치(30)의 세부가 도시되어 있다. 이 외부 고전압 파워 스위치(30)는 외부 파워서플라이 고전압 V_PP를 수신하는 입력 단자(38)와, 프로그래밍 전압 V_M이 출력되는 출력 단자(39)를 포함한다. 스위치 저항(308)은 입력 단자(38)에 연결되고, 스위치 저항(308)과 저전압 파워 단자 V_DD(35) 사이에 연결된 다이오드 연결의 NMOS 트랜지스터(302)와 직렬로 배치되어 있다. 한 쌍의 PMOS 트랜지스터(304, 306)는 다이오드(302)와 스위치 저항(308) 사이에 상호 결합되도록 연결되어 있다. 고전압 이네이블 라인 HVEN(330)은 상기 PMOS 트랜지스터쌍 중 제1 PMOS 트랜지스터(304)의 드레인 단자에 연결되어 있다. NAND 게이트(320)는 제1 입력 단자(33)에서 제1 이네이블 신호 EN1을 수신하고 제2 입력 단자(36)에서 제2 이네이블 신호 EN2를 수신한다. NAND 게이트(320)는 단자(325)에서 게이트 출력을 내보낸다. NAND 게이트의 출력은 고전압 이네이블 라인(330)에 연결된 드레인 단자와 그라운드(37)에 연결된 소스 단자를 구비하는 NMOS 트랜지스터(318)의 게이트 단자에 연결된다. NAND 게이트의 출력(325)은 인버터(316)에도 입력되며, 인버터(316)의 출력은 제2 NMOS 트랜지스터(314)의 게이트 단자에 공급된다. NMOS 트랜지스터(314)는 그라운드에 연결된 소스 단자와 제2 PMOS 트랜지스터(306)의 드레인 단자에 연결된 드레인 단자를 구비한다. 고전압 이네이블 라인(330)은 NMOS 트랜지스터(312)의 게이트 단자에 연결된다. NMOS 트랜지스터(312)는 통과 트랜지스터이며, 통과 저항(310)을 통해 드레인 단자에서 입력 단자(38)에 연결된다. 통과 트랜지스터(312)의 소스 단자는 출력 단자(39)에 연결된다.

2 개의 PMOS 트랜지스터(304, 306)가 상호 결합하여, 고전압 이네이블 라인(330)에서 최대 입력 전압 레벨을 재기억하는 양의 루프(positive loop)를 제공한다. 단자(35)에서의 공급 저전압 V_DD는 단자(38)에서 공급되는 외부 공급 고전압 V_PP보다 매우 작기 때문에, 2 개의 트랜지스터(318, 314)의 게이트 단자에 있는 NAND 게이트(320) 및 인버터(316)가 제공하는 내부 공급 전압 드라이브는 2 개의 트랜지스터(304, 306)의 게이트 단자에서 제공되는 외부 공급 고전압 드라이브를 상대하기에 불충분할 수 있다. 이 때문에, 총 전류는 스위칭 기간 중에 트랜지스터(306)와 트랜지스터(314) 사이에서 2 개의 트랜지스터(318, 304)를 통과하여 흐르므로 스위치 저항(308)은 2 개의 트랜지스터(304, 306)의 소스 단자에 연결된 노드에서 전압을 강하시킬 것이다.

노드 N_TOP(381)의 전압은 다이오드 연결된 트랜지스터(302)에 의해서 공급 저전압 V_DD보다 약간 적은 값으로 제한된다. 그 결과, 스위칭 시간은 노드 N_TOP 전압의 전체 붕괴(full collapse)에 비해서 단축된다. 스위치 저항(308)은 트랜지스터(318 또는 314)가 2 개의 PMOS 트랜지스터(304, 306)를 통해서 전류를 스위칭/토글링할 수 있도록 하기 위해서 노드 N_TOP의 전압을 저전압 V_DD 레벨까지 강하시킬 수 있도록 충분히 커야 한다. 스위칭 후, 전류는 스위치 저항(308)을 통과하고, 따라서 고전압 이네이블 라인 HVEL(330)의 전압은 [입력 단자(38) 상에서와 같은] 최대 외부 고전압 V_PP 또는 전부 그라운드 전위로 향하는 것 중 어느 하나로 향한다. 이와 같이 하여, 통과 트랜지스터 M_PASS(312)는 완전히 턴온되거나 턴오프된다. 통과 저항(310)은 내부 전하 펌프의 출력 임피던스의 크기 정도에 일치하여야 한다.

도 1을 참조하면, 히스테리시스 전압 비교 회로(60)는 전하 펌프(20)를 턴온시키거나 턴오프시키기 위해서 프로그래밍 전압 V_M의 리플(ripple)에 기초하여 작용한다. 전하 펌프(20)는 전압 발생기보다는 전류 발생기에 더 가까운 기능을 행한다. 이 때문에, 외부 공급 전압 V_PP 스위치(30)의 직렬 임피던스가 너무 낮으면, 탱크 커패시터 C_TANK(44)에서 외부 공급 전압 V_PP에 의해 생성된 과잉 리플 때문에, 피드백 조정 루프는 적절하게 작용하지 않을 것이다. 전하 펌프 출력 임피던스는 전술한 수학식 4로부터 유도되는 수학식 10으로 주어진다.

수학식 9의 수치를 이용하면 이 수학식 10의 결과는 다음과 같이 된다.

외부 공급 전압 V_PP의 목적은 내부 전하 펌프의 전류 용량을 증가시키는 것이다. 내부 전하 펌프가 1회에 2 비트를 공급할 수 있다고 가정하면, 8 비트를 프로그램하기 위해서, 외부 공급 전압 V_PP는 나머지 6 비트에 대한 공급을 수행하여야 하므로, 수학식 11이 된다.

외부 공급 전압 V_PP 부하 라인을 내부 전하 펌프 부하 라인과 일치시키기 위해서, 외부 공급 전압 V_PP는 프로그래밍 전압 V_MO에 거의 같을 필요가 있다. 이러한 계산에 의해서, 통과 트랜지스터 M_PASS(312)는 통과 저항 R_PASS(310)의 저항치에 포함되는 직렬 저항치를 갖는다.

본 발명의 이중 모드 고전압 파워서플라이 아키텍쳐는 저속의 직렬 액세스를 가지는 저전압 플래시 메모리를 테스트하는 동안에 외부 파워서플라이 고전압과 함께 내부 전하 펌프 전압으로부터 고속의 병행 프로그래밍을 가능하게 한다. 이중 모드 파워서플라이 회로는 또한, 저속의 저전류 직렬 프로그래밍 모드에서 프로그램하는 것을 가능하게 하여, 내부 전하 펌프가 실리콘 다이 상에서 상당히 작은 여역으로 될 수 있게 한다.

Claims (11)

1. 저전압 비휘발성 메모리를 테스트하는 동안의 프로그래밍 시에 고속도를 제공하는 이중 모드 고전압 파워서플라이 회로로서,

   입력측에서 외부 파워서플라이 저전압(V_DD)을 수신하고 출력측에서 프로그래밍 고전압(V_M)을 생성하는 전하 펌프로서, 이 전하 펌프는 타이밍 신호를 수신하기 위한 클록 입력을 가지는 것인 상기 전하 펌프와;

   제1 입력 단자, 제2 입력 단자, 출력 단자 및 복수 개의 이네이블 입력을 구비하는 외부 고전압 스위치로서, 이 외부 고전압 스위치는 상기 제1 입력 단자에서 외부 파워서플라이 고전압(V_PP)을 수신하고 상기 제2 입력 단자에서 외부 파워서플라이 저전압(V_DD)을 수신하며 상기 출력 단자에서 상기 프로그래밍 고전압(V_M)을 출력하고, 상기 복수 개의 이네이블 입력 중 제1 이네이블 입력에 공급되는 고속 프로그램 이네이블 신호에 의해서 활성되거나 비활성되는 것인 상기 외부 고전압 스위치와;

   복수 개의 비휘발성 메모리 블록으로서, 각 비휘발성 메모리 블록은 상기 프로그래밍 전압을 수신하기 위해서 공통의 프로그래밍 노드에 연결된 프로그래밍 입력 단자를 가지는 메모리 블록 스위치에 연결되고, 각 메모리 블록 스위치는 상기 메모리 블록 스위치를 활성시키거나 비활성시키기 위한 신호를 수신하는 제어 입력 단자를 구비하며, 각 비휘발성 메모리 블록은 개개의 메모리 블록 스위치가 활성될 때 상기 프로그래밍 전압에 의해서 프로그램되는 것인 상기 복수 개의 비휘발성 메모리 블록과;

   상기 고속 프로그램 이네이블 신호를 수신하기 위한 입력 단자와, 상기 메모리 스위치의 제어 입력 단자들에 연결된 복수 개의 출력 단자를 구비하는 프로그래밍 제어부와;

   상기 전하 펌프에 대한 타이밍 신호를 발생하는 타이밍 신호 발생 수단

   을 포함하고,

   상기 이중 모드 고전압 파워서플라이는 상기 외부 고전압 스위치가 비활성된 때에는 제1 프로그래밍 모드로 동작하며, 상기 이중 모드 고전압 파워서플라이는 상기 외부 고전압 스위치가 활성된 때에는 제2 프로그래밍 모드로 동작하는 것인 이중 모드 고전압 파워서플라이 회로.
2. 제1항에 있어서, 상기 타이밍 신호 발생 수단은,

   클록 신호를 제공하는 오실레이터 회로와;

   상기 프로그래밍 전압을 조정하는 분배기 및 히스테리시스 전압 비교 회로로서, 이 분배기 및 히스테리시스 전압 비교 회로는 신호 입력측에서 상기 프로그래밍 전압을 수신하고 기준 입력측에서 기준 전압을 수신하며 출력 단자에서 아날로그 이네이블 신호를 출력하는 것인 상기 분배기 및 히스테리시스 전압 비교 회로와;

   클록 단자에서 상기 클록 신호를 수신하고 데이터 단자에서 상기 아날로그 이네이블 신호를 수신하며 출력 단자에서 타이밍 이네이블 신호를 출력하는 플립플롭 회로와;

   제1 입력 단자에서 상기 클록 신호를 수신하고 제2 입력 단자에서 상기 타이밍 이네이블 신호를 수신하며 출력 단자에서 상기 타이밍 신호를 출력하는 로직 게이트

   를 포함하는 것인 이중 모드 고전압 파워서플라이 회로.
3. 제2항에 있어서, 상기 타이밍 이네이블 신호는 상기 외부 고전압 스위치의 상기 복수 개의 이네이블 입력 중 제2 이네이블 입력에 공급되는 것인 이중 모드 고전압 파워서플라이 회로.
4. 제2항에 있어서, 상기 프로그래밍 고전압은 제1 프로그래밍 모드와 제2 프로그래밍 모드 모두에서 동일한 최대 부하 라인을 출력하도록 상기 히스테리시스 비교 회로에 의해서 조정되는 값을 가지는 것인 이중 모드 고전압 파워서플라이 회로.
5. 제4항에 있어서, 상기 전하 펌프는 동작 클록 주파수와 출력 임피던스를 가지며, 상기 동작 클록 주파수와 출력 임피던스는 모두 일정한 것인 이중 모드 고전압 파워서플라이 회로.
6. 제5항에 있어서, 상기 출력 임피던스와 상기 프로그래밍 전압은 내부 통과 저항 및 상기 외부 전압 스위치를 매개로 하여 상기 외부 파워서플라이 고전압에 의해서 일치되는 것인 이중 모드 고전압 파워서플라이 회로.
7. 제1항에 있어서, 상기 비휘발성 메모리 블록을 프로그램하기 위한 상기 프로그래밍 고전압은 상기 외부 전압이 비활성된 때에 상기 전하 펌프로부터 발생되는 것인 이중 모드 고전압 파워서플라이 회로.
8. 제7항에 있어서, 상기 복수 개의 비활성 메모리 블록 중 2 개의 비활성 메모리 블록은 동시에 프로그램되는 것인 이중 모드 고전압 파워서플라이 회로.
9. 제1항에 있어서, 상기 비휘발성 메모리 블록을 프로그램하기 위한 상기 프로그래밍 고전압은 상기 외부 전압 스위치가 활성된 때에 상기 외부 파워서플라이 고전압과 상기 전하 펌프 모두로부터 발생되는 것인 이중 모드 고전압 파워서플라이 회로.
10. 제9항에 있어서, 상기 복수 개의 비휘발성 메모리 블록 중 적어도 8 개의 비휘발성 메모리 블록은 동시에 프로그램되는 것인 이중 모드 고전압 파워서플라이 회로.
11. 제1항에 있어서, 상기 외부 전압 스위치는,

    상기 제2 입력 단자에 연결된 다이오드와;

    상기 제1 입력 단자에 연결된 스위치 저항과;

    상기 다이오드와 상기 스위치 저항 사이에 상호 결합되도록 연결된 한 쌍의 PMOS 트랜지스터로서, 고전압 이네이블 라인이 상기 한 쌍의 PMOS 트랜지스터 중 하나의 PMOS 트랜지스터의 드레인 단자에서 출력되는 것인 상기 한 쌍의 PMOS 트랜지스터와;

    상기 복수 개의 이네이블 입력을 수신하고 출력 단자에서 제1 게이트 출력을 출력하는 제1 로직 게이트와;

    상기 고전압 이네이블 라인에 연결된 드레인 단자와 그라운드 전위에 연결된 소스 단자를 구비하며 게이트 단자에서 상기 제1 게이트 출력을 수신하는 제1 NMOS 트랜지스터와;

    입력 단자에서 상기 제1 게이트 출력을 수신하고 출력 단자에서 제2 게이트 출력을 출력하는 제2 로직 게이트와;

    상기 한 쌍의 PMOS 트랜지스터 중 다른 PMOS 트랜지스터의 드레인 단자에 연결된 드레인 단자와 그라운드 전위에 연결된 소스 단자를 구비하며 게이트 단자에서 상기 제2 게이트 출력을 수신하는 제2 NMOS 트랜지스터와;

    상기 고전압 이네이블 라인에 연결된 게이트 단자와, 상기 제2 입력 단자에 연결된 드레인 단자와, 상기 출력 단자에 연결된 소스 단자를 구비하는 통과 트랜지스터와;

    상기 통과 트랜지스터의 드레인 단자와 상기 제2 입력 단자 사이에 직렬 연결된 통과 저항

    을 구비하는 것인 이중 모드 고전압 파워서플라이 회로.