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KR20040093255A - Ａｌｄ에 의한 금속 박막 형성 방법, 란탄 산화막 형성방법 및 반도체 소자의 고유전막 형성 방법 - Google Patents

Ａｌｄ에 의한 금속 박막 형성 방법, 란탄 산화막 형성방법 및 반도체 소자의 고유전막 형성 방법 Download PDF

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KR20040093255A
KR20040093255A KR1020030025533A KR20030025533A KR20040093255A KR 20040093255 A KR20040093255 A KR 20040093255A KR 1020030025533 A KR1020030025533 A KR 1020030025533A KR 20030025533 A KR20030025533 A KR 20030025533A KR 20040093255 A KR20040093255 A KR 20040093255A
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박인성
여재현
이윤정
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Abstract

산소결핍 금속 산화막과 금속 산화막을 차례로 형성하는 2단계 ALD 증착 공정에 의하여 금속 산화물로 이루어지는 고유전막을 형성하는 방법에 관하여 개시한다. 본 발명에서는 유기금속 화합물로 이루어지는 제1 반응물을 사용하는 ALD 공정에 의하여 반도체 기판상에 화학양론적인 양보다 적은 산소 함량을 가지는 금속 산화물로 이루어지는 산소결핍 금속 산화막을 형성한다. 상기 제1 반응물과 산화제로 이루어지는 제2 반응물을 사용하는 ALD 공정에 의하여 상기 산소결핍 금속 산화막 위에 금속 산화막을 형성한다. 본 발명에 따른 방법에 의하여 란탄 산화막을 형성하기 위하여 ALD 공정에 의하여 La2Ox(x < 3) 조성을 가지는 제1 란탄 산화막을 형성한 후, 그 위에 La2O3조성을 가지는 제2 란탄 산화막을 형성한다. 란탄 소스로서 알콕사이드 계열의 유기금속 화합물을 사용하는 것이 유리하다.

Description

ＡＬＤ에 의한 금속 박막 형성 방법, 란탄 산화막 형성 방법 및 반도체 소자의 고유전막 형성 방법 {Methods of forming metal thin film and lanthanum oxide layer by ALD and method of forming high dielectric constant layer for semiconductor device}
본 발명은 집적 회로의 제조 방법에 관한 것으로, 특히 금속 박막 형성 방법, 란탄 산화막 형성 방법 및 커패시터의 전기적 특성을 향상시키기 위한 반도체 메모리 소자의 고유전막 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 DRAM 소자의 커패시터는 단위 면적당 보다 큰 커패시턴스가 요구되고 있다. 이에 따라, 커패시터의 전극을 스택형, 실린더형, 트렌치형 등으로 입체화하거나, 전극 표면에 반구형 그레인을 형성함으로써 전극의 표면적을 증가시키는 방법, 유전막 두께를 얇게 하는 방법, 높은 유전 상수를 가지는 고유전 물질 또는 강유전 물질을 유전막으로 사용하는 방법 등이 제안되었다. 이들 방법 중, 전극의 표면적을 증가시키는 방법은 이미 그 한계에 도달하였다. 그리고, 유전막 두께를 감소시켜 커패시턴스를 증가시키는 방법은 두께 감소에 따른 커패시컨스의 증가와 함께 누설 전류가 심각하게 증가하게 되어 이 방법 역시 적용하는 데 한계가 있다. 높은 유전 상수를 가지는 물질, 예를 들면 Ta2O5, TiO2, Al2O3, Y2O3, ZrO2, BST ((Ba,Sr)TiO3) 등과 같은 고유전 물질을 유전막으로 사용하는 경우에는, 기존에 전극 물질로서 사용하던 폴리실리콘을 전극으로 사용하기 어렵다. 이는, 유전막의 두께를 감소시키면 터널링의 발생으로 누설 전류가 증가하는문제가 발생되기 때문이다. 또한, 상기 예시된 고유전 물질들은 폴리실리콘과 쉽게 반응하는 문제가 있어 폴리실리콘이 산화되거나 금속 실리케이트가 생성되어 저유전층으로 작용하게 되는 문제가 있다. 이를 방지하기 위하여는 상기 고유전 물질막과 폴리실리콘막과의 사이에 질화막을 개재할 필요가 있다.
커패시터의 단위 면적당 커패시턴스를 증가시키기 위하여 제안된 방법중 하나로서, 다결정 실리콘 대신 일함수 (work function)가 큰 TiN이나 Pt 등과 같은 금속을 전극으로 사용하는 MIM 커패시터가 제안되었다. MIM 커패시터에서는 유전막으로서 산소 친화력이 큰 금속으로부터 얻어진 금속 산화물을 주로 사용한다. MIM 커패시터의 유전막으로서 주로 사용되는 금속 산화물은 예를 들면, Ta2O5, Y2O3, HfO2, Nb2O5, TiO2, BaO, SrO, BST 등이 있다.
최근에는, 유전율이 27 정도로 높고, 약 1000K의 비교적 높은 온도하에서 실리콘과의 열역학적 안정정을 가지는 La2O3가 커패시터의 금속 산화물 유전막 재료로서 많은 잠재적 가능성을 가지는 것으로 평가되고 있다. 지금까지는 La2O3박막을 형성하기 위하여 증발 (evaporation) 또는 CVD (chemical vapor deposition) 방법이 주로 사용되어져 왔다.
그러나, 증발 또는 CVD 방법에 의하여 형성된 La2O3박막을 실제로 집적 회로에 적용하는 데에는 다음과 같은 제약이 따른다. 첫째, La2O3박막을 커패시터의 유전막으로 사용하기 위하여는 높은 단차를 가지는 입체 구조에서도 우수한 단차도포성을 가지고 균일한 두께로 증착되어야 한다. 그러나, 증발법에 의해 형성된 La2O3박막은 단차 도포성이 불량하므로 커패시터의 유전막으로 사용하는 것은 불가능하다. 둘째, La2O3박막의 고유전 특성을 유지하기 위하여는 La2O3박막과 하부 전극과의 사이에 저유전층이 생성되는 것을 억제하여야 한다. 그러나, 전극 물질로서 폴리실리콘이 사용되는 경우, CVD 방법에 의해 La2O3박막을 형성하면 CVD 공정시 적용되는 높은 증착 온도에 의하여 La2O3박막과 실리콘과의 계면에 란탄 실리케이트가 생성될 가능성이 높다. La2O3박막과 폴리실리콘 전극과의 사이에 생성된 란탄 실리케이트는 저유전층으로 작용하여 정전 용량을 감소시킨다.
본 발명의 목적은 상기와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로, 하부 전극과의 계면에 저유전층이 생성되는 것을 억제할 수 있는 금속 박막 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 입체 구조에 의하여 높은 단차를 가지는 하부 전극 위에 우수한 단차 도포성을 가지고 균일한 두께로 형성될 수 있는 란탄 산화막 형성 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 우수한 단차 도포성을 제공하고 저유전층 생성을 억제할 수 있는 방법으로 유전 상수가 큰 란탄 산화막을 형성함으로써 커패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 고유전막 형성 방법을 제공하는 것이다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 고유전막 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 및 도 2b는 각각 본 발명에 따른 고유전막 형성 방법에서 이용되는 ALD 공정에 적용될 수 있는 가스 펄싱 다이어그램이다.
도 3은 ALD 공정에 의하여 형성된 란탄 산화막의 증착 온도에 따른 증착 속도를 평가한 그래프이다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 고유전막 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5는 본 발명의 제2 실시예에 따라 형성된 고유전막의 누설 전류 특성을 평가한 결과를 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 하부 전극, 20: 고유전막, 22: 산소결핍 금속 산화막, 26: 금속 산화막, 110: 반도체 기판, 112: 하부 전극, 120: 제1 유전막, 130: 제2유전막, 132: 산소결핍 금속 산화막, 136: 금속 산화막.
상기 목적을 달성하기 위하여, 본 발명에 따른 금속 박막 형성 방법에서는 유기금속 화합물로 이루어지는 제1 반응물을 사용하는 ALD 공정에 의하여 반도체 기판상에 화학양론적인 양보다 적은 산소 함량을 가지는 금속 산화물로 이루어지는 산소결핍 금속 산화막을 형성한다. 상기 제1 반응물과 산화제로 이루어지는 제2 반응물을 사용하는 ALD 공정에 의하여 상기 산소결핍 금속 산화막 위에 금속 산화막을 형성한다. 바람직하게는, 상기 제1 반응물은 알콕사이드 계열의 금속 산화물로 이루어진다.
상기 산소결핍 금속 산화막을 형성하기 위하여, 먼저 상기 반도체 기판상에 상기 제1 반응물을 공급하여 상기 제1 반응물의 흡착층을 형성하고, 상기 반도체 기판상의 부산물을 퍼지(purge)에 의하여 제거한다. 소정 두께의 상기 산소결핍 금속 산화막이 형성될 때까지 상기 제1 반응물의 흡착층 형성 단계 및 퍼지 단계를 반복한다.
상기 금속 산화막을 형성하기 위하여, 먼저 상기 산소결핍 금속 산화막이 형성된 반도체 기판 위에 상기 제1 반응물을 공급하여 상기 제1 반응물의 화학흡착층 (chemisorbed layer)을 형성한다. 그 후 상기 제1 반응물의 반응 부산물을 제거한다. 상기 제2 반응물을 상기 화학흡착층 위에 공급하여 상기 화학흡착층과 상기 제2 반응물을 화학 반응시킨다. 그 후 상기 제2 반응물의 반응 부산물을 제거한다. 소정 두께의 상기 금속 산화막이 형성될 때까지 상기한 단계들을 반복한다.
본 발명에 따른 금속 박막 형성 방법은 상기 산소결핍 금속 산화막을 어닐링하는 단계를 더 포함할 수 있다. 상기 어닐링은 상기 산소결핍 금속 산화막 형성 직후, 또는 상기 금속 산화막 형성 직후에 행해진다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 란칸 산화막 형성 방법에서는 알콕사이드 계열의 유기금속 화합물로 이루어지는 제1 반응물을 사용하는 ALD 공정에 의하여 반도체 기판상에 La2Ox(x < 3) 조성을 가지는 제1 란탄 산화막을 형성한다. 상기 제1 반응물과 산화제로 이루어지는 제2 반응물을 사용하는 ALD 공정에 의하여 상기 제1 란탄 산화막 위에 La2O3조성을 가지는 제2 란탄 산화막을 형성한다. 상기 제1 반응물로서 알콕사이드 계열의 유기금속 화합물을 사용하는 것이 바람직하다.
상기 또 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 고유전막 형성 방법에서는 반도체 기판상에 제1 금속 산화물로 이루어지는 제1 유전막을 형성한다. 상기 제1 유전막 위에 제2 금속 산화물로 이루어지는 제2 유전막을 형성한다. 상기 제2 유전막을 형성하기 위하여, 먼저 유기금속 화합물로 이루어지는 제1 반응물을 이용한 ALD 공정에 의하여 상기 제1 유전막 위에 화학양론적인 양보다 적은 산소 함량을 가지는 상기 제2 금속 산화물로 이루어지는 산소결핍 금속 산화막을 형성하고, 상기 제1 반응물과 산화제로 이루어지는 제2 반응물을 사용하는 ALD 공정에 의하여 상기 산소결핍 금속 산화막 위에 금속 산화막을 형성한다. 상기 제1 유전막은 Al2O3로 이루어지는 것이 바람직하다.
또한, 상기 또 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 고유전막 형성 방법에서는 반도체 기판상에 금속 산화물로 이루어지는 제1 유전막을 형성한다. 상기 제1 유전막 위에 란탄 산화물로 이루어지는 제2 유전막을 형성한다. 상기 제2 유전막을 형성하기 위하여, 먼저 유기금속 화합물로 이루어지는 제1 반응물을 이용한 ALD 공정에 의하여 상기 제1 유전막 위에 La2Ox(x < 3) 조성을 가지는 제1 란탄 산화막을 형성하고, 상기 제1 반응물과 산화제로 이루어지는 제2 반응물을 사용하는 ALD 공정에 의하여 상기 제1 란탄 산화막 위에 La2O3조성을 가지는 제2 란탄 산화막을 형성한다.
본 발명에 의하면, 반도체 소자의 고유전막을 형성하기 위하여 ALD 공정에 의하여 산소결핍 금속 산화막 및 금속 산화막을 형성하는 2단계 증착 공정을 행한다. 본 발명에 따른 방법에 의하여 얻어진 고유전막은 우수한 단차 피복성을 가지며, 넓은 면적에서도 양호한 균일성을 제공할 뿐 만 아니라 미세 단위 수준의 정밀한 두께 조절이 용이하다. 따라서, 본 발명에 의하면 입체 구조에 의하여 높은 단차를 가지는 하부 전극 위에 우수한 단차 도포성을 가지는 균일한 두께의 고유전막을 형성할 수 있으며, 저유전층 생성을 억제할 수 있는 방법으로 유전 상수가 큰 금속 산화막을 형성함으로써 커패시터의 전기적 특성을 향상시킬 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 고유전막 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에 하부 전극(12)을 형성한다. 상기 하부 전극(12)은 금속 질화물 또는 귀금속으로 이루어질 수 있다. 예를 들면, 상기 하부 전극(12)은 TiN, TaN, WN, Ru, Ir 또는 Pt로 이루어질 수 있다. MIM 구조가 아닌 커패시터를 형성하는 경우, 상기 하부 전극(12)을 도핑된 폴리실리콘으로 형성할 수도 있다. 이 경우에는 상기 하부 전극(12)이 후속의 열처리 공정시 산화되는 것을 방지하기 위하여 상기 하부 전극(20)의 표면을 RTN (rapid thermal nitridation) 처리하여 상기 하부 전극(12) 위에 실리콘 질화막(도시 생략)을 형성한다.
그 후, 유기금속 화합물로 이루어지는 제1 반응물을 사용하는 ALD (atomic layer deposition) 공정에 의하여 상기 하부 전극(12) 위에 산소결핍 금속 산화막(22)을 약 5 ∼ 30Å의 두께로 형성한다. 상기 산소결핍 금속 산화막(22) 형성을 위한 ALD 공정은 약 200 ∼ 350℃의 온도하에서 행하는 것이 바람직하다.
상기 산소결핍 금속 산화막(22)은 화학양론적인 양보다 적은 산소 함량을 가지는 금속 산화물로 이루어진다. 란탄 산화물로 이루어지는 고유전막을 형성하는 경우, 상기 산소결핍 금속 산화막(22)은 La2Ox(x < 3)의 조성을 가지는 란탄 산화막이 형성된다.
란탄 산화물로 이루어지는 상기 산소결핍 금속 산화막(22)을 형성하는 데 있어서, 상기 제1 반응물로서 예를 들면 La(NPMP)3(tris(1-n-propoxy-2-methyl-2-propoxy)lanthanum(III)), La(NPEB)3(tris(2-ethyl-1-n-propoxy-2-butoxy)lanthanum(III)), La(OC2H5)3(lanthanum(III) ethoxide), La(EDMDD)3(tris(6-ethyl-2,2-dimethyl-3,5-decanedionato)lanthanum(III)), La(DPM)3(tris(dipivaloylmethanate)lanthanum(III)), La(TMHD)3(tris(2,2,6,6-tetramethyl-3,5-heptanedionato)lanthanum(III)), La(acac)3(lanthanum(III) acethylacetonate), La(EtCp)3(tris(ethylcyclopentadienyl)lanthanum(III)) 등을 사용한다.
바람직하게는, 상기 제1 반응물은 알콕사이드 계열의 금속 산화물, 예를 들면 La(NPMP)3, La(NPEB)3또는 La(OC2H5)3로 이루어진다. 특히 바람직하게는, 상기 제1 반응물은 La(NPMP)3로 이루어진다. 고체 상태인 La(NPMP)3를 본 발명에 따른 고유전막 형성을 위한 ALD 공정에 사용하기 위하여, 먼저 La(NPMP)3를에틸시클로헥산(ethylcyclohexane)과 같은 용제를 사용하여 용액 상태로 기화기까지 공급한 후, 상기 기화기에서 기화시켜 최종적으로 ALD 공정 챔버에 공급하는 방법을 이용할 수 있다.
상기 산소결핍 금속 산화막(22)은 상기 제1 반응물 만을 메인 소스로 사용하는 ALD 공정에 의하여 형성된다. 즉, 상기 산소결핍 금속 산화막(22)을 형성하기 위한 ALD 공정의 1 사이클은 상기 하부 전극(12)이 형성된 반도체 기판(10)상에 상기 제1 반응물을 공급하여 상기 제1 반응물의 화학흡착층(chemisorbed layer) 및 물리흡착층(physisorbed layer)을 포함하는 흡착층을 형성하는 단계와, 불활성 가스를 이용하여 상기 반도체 기판(10)상의 불필요한 부산물을 제거하기 위한 퍼지 단계를 포함한다. 상기 제1 반응물을 이용한 제1 반응물 흡착 단계 및 불활성 가스를 이용한 퍼지 단계로 이루어지는 1 사이클의 ALD 공정을 복수 회 반복하여 원하는 소정 두께의 상기 산소결핍 금속 산화막(22)을 형성한다.
상기한 바와 같이, 상기 산소결핍 금속 산화막(22)을 형성하는 데 있어서 상기 하부 전극(12)의 산화를 억제하기 위하여 유기금속 화합물로 이루어지는 란탄 소스와 퍼지 가스 만을 사용한다. 즉, 상기 산소결핍 금속 산화막(22) 형성을 위한 증착중에 산화제를 사용하지 않으므로 상기 하부 전극(12)의 산화 현상이 억제된다. 또한, 상기 산소결핍 금속 산화막(22)은 후속의 증착 공정에서 산화제 가스에 대한 확산 방지막으로 작용하여 상기 하부 전극(12)의 산화를 방지할 수 있다.
도 1b를 참조하면, 상기 산소결핍 금속 산화막(22)을 산소 함유 가스 분위기 또는 진공 분위기하에서 어닐링한다. 상기 산소 함유 가스(24)를 이용한 어닐링은상기 산소결핍 금속 산화막(22) 내에 함유되어 있을 가능성이 있는 불순물, 예를 들면 탄소와 같은 불순물을 제거하기 위하여 행하는 것으로, 경우에 따라 생략 가능하다. 또한, 상기 어닐링은 도 1b에 도시한 바와 같이 상기 산소결핍 금속 산화막(22) 형성 직후에 행하지 않고 후속의 고유전막 증착 공정이 완료된 후 행하는 것도 가능하다.
상기 어닐링을 산소 함유 가스 분위기에서 행하는 경우, 산소 함유 가스로서 예를 들면 O2, N2또는 O3를 사용할 수 있다. 상기 어닐링은 약 300 ∼ 800℃의 온도하에서 행하는 것이 바람직하다.
도 1c를 참조하면, 유기금속 화합물로 이루어지는 상기 제1 반응물과 산화제로 이루어지는 제2 반응물을 사용하는 ALD 공정에 의하여 상기 산소결핍 금속 산화막(22) 위에 금속 산화막(26)을 형성한다. 상기 금속 산화막(26) 형성을 위한 ALD 공정은 약 200 ∼ 350℃의 온도하에서 행하는 것이 바람직하다.
란탄 산화물로 이루어지는 고유전막을 형성하는 경우, 상기 금속 산화막(26)은 La2O3의 조성을 가진다. 란탄 산화물로 이루어지는 상기 금속 산화막(26)을 형성하는 데 있어서, 상기 제1 반응물로서 예를 들면 La(NPMP)3, La(NPEB)3, La(OC2H5)3, La(EDMDD)3, La(DPM)3, La(TMHD)3, La(acac)3, La(EtCp)3등을 사용한다. 바람직하게는, 상기 제1 반응물로서 알콕사이드 계열의 금속 산화물을 사용하며, 특히 바람직하게는 상기 제1 반응물로서 La(NPMP)3를 사용한다. 이 경우, 도 1b를 참조하여 이미 설명한 바와 같이, La(NPMP)3를 ALD 공정 챔버에 공급하기 전에 용액 상태로 기화기에 공급하여 기화시킨다. 약 약 200 ∼ 350℃의 비교적 저온에서 ALD 공정에 의하여 형성된 란탄 산화막은 CVD 공정에 의하여 형성된 란탄 산화막과 비슷하거나 그 이상의 우수한 단차 피복 특성을 제공할 수 있으며, 비교적 낮은 온도에서의 증착이 가능하기 때문에 상기 하부 전극(12)과 상기고유전막(20)과의 사이의 계면에 저유전층이 형성되는 것을 억제할 수 있다. 또한, ALD 공정에서는 유기금속 화합물로 이루어지는 상기 제1 반응물과 산화제인 제2 반응물이 공정 챔버 내에 교대로 공급되기 때문에 유기금속 화합물의 기상 반응이 원천적으로 억제되고, 상기 공정 챔버 내로 공급된 반응물간의 표면 반응에 의하여 증착이 이루어지므로 셀프-리미팅 프로세스 (self-limiting process)에 의한 증착이 이루어진다. 따라서, ALD 공정에 의하여 형성된 란탄 산화막은 우수한 단차 피복 특성을 가지고, 넓은 면적에서도 양호한 균일성을 제공하며, 수 Å 수준까지의 정밀한 두께 조절이 가능하다.
상기 산화제를 구성하는 제2 반응물로서 예를 들면 O3, O2, 플라즈마 O2, H2O 또는 N2O를 사용한다. 바람직하게는, 상기 제2 반응물로서 O3를 사용한다. 상기 제2 반응물로서 O3를 사용하는 경우, 상기 금속 산화막(26) 형성을 위한 증착 과정중 막질 내로의 불순물 개입이 억제될 수 있으며, 상기 금속 산화막(26)의 단차 피복 특성이 더욱 향상될 수 있다.
상기 금속 산화막(26)을 형성하기 위한 ALD 공정에서는 상기 제1 반응물 및 제2 반응물을 메인 소스로 사용하며, 여기서 ALD 공정의 1 사이클은 다음 설명하는바와 같은 단계들을 포함한다. 먼저, 상기 산소결핍 금속 산화막(22)이 형성된 반도체 기판(10) 위에 상기 제1 반응물을 공급하여 상기 제1 반응물의 화학흡착층을 형성한다. 그 후, 상기 반도체 기판(10)상에 불활성 가스를 공급하여 상기 제1 반응물의 반응 부산물을 제거하기 위한 퍼지를 행한다. 상기 제1 반응물의 화학흡착층 위에 상기 제2 반응물을 공급하여 상기 제1 반응물의 화학흡착층과 상기 제2 반응물을 화학 반응시킨다. 그 후, 상기 반도체 기판(10)상에 불활성 가스를 공급하여 제2 반응물의 반응 부산물을 제거하기 위한 퍼지를 행한다. 상기한 단계들로 이루어지는 1 사이클의 ALD 공정을 복수 회 반복하여 원하는 소정 두께의 상기 금속 산화막(26)을 형성한다.
도 1b를 참조하여 이미 설명한 바와 같이, 상기 산소결핍 금속 산화막(22) 형성 직후 상기 산소결핍 금속 산화막(22) 내의 불순물 제거를 위한 어닐링 공정을 생략한 경우에는, 도 1d에 도시한 바와 같이 상기 금속 산화막(26)을 형성한 직후 어닐링을 행하여 고유전막(20)을 완성한다. 상기 어닐링에 대한 상세한 사항은 도 1b를 참조하여 설명한 바와 같다.
도 2a 및 도 2b는 각각 본 발명에 따른 고유전막 형성 방법에서 이용되는 ALD 공정에 적용될 수 있는 가스 펄싱 다이어그램이다. 보다 구체적으로, 도 2a는 상기 산소결핍 금속 산화막(22) 형성을 위한 ALD 공정시 적용되는 가스 펄싱 다이어그램이고, 도 2b는 상기 금속 산화막(26) 형성을 위한 ALD 공정시 적용되는 가스 펄싱 다이어그램이다.
도 2a를 참조하면, 상기 산소결핍 금속 산화막(22) 형성을 위한 ALD 공정의1 사이클은 상기 하부 전극(12)이 형성된 반도체 기판(10)상에 상기 제1 반응물을 공급하여 상기 제1 반응물의 흡착층을 형성하는 단계 A와, 상기 제1 반응물의 부산물 제거를 위한 제1 퍼지용 가스, 즉 불활성 가스를 이용하여 퍼지를 행하는 단계 B를 포함한다. 상기 단계 A 및 단계 B를 복수 회 반복하여 소정 두께의 상기 산소결핍 금속 산화막(22)이 형성된다. 여기서, 산화제와 같은 제2 반응물과, 상기 제2 반응물의 부산물 제거를 위하여 사용되는 제2 퍼지용 가스는 전혀 사용되지 않는다.
도 2b를 참조하면, 상기 금속 산화막(26) 형성을 위한 ALD 공정의 1 사이클은 상기 산소결핍 금속 산화막(22)이 형성된 반도체 기판(10) 위에 상기 제1 반응물을 공급하여 상기 제1 반응물의 화학흡착층을 형성하는 단계 C와, 상기 제1 반응물의 부산물 제거를 위한 제1 퍼지용 가스, 즉 불활성 가스를 이용하여 퍼지를 행하는 단계 D와, 상기 제1 반응물의 화학흡착층 위에 상기 제2 반응물을 공급하여 상기 제1 반응물의 화학흡착층과 상기 제2 반응물을 화학 반응시키는 단계 E와, 상기 제2 반응물의 부산물 제거를 위한 제2 퍼지용 가스, 즉 불활성 가스를 이용하여 퍼지를 행하는 단계 F를 포함한다. 상기 단계 C, 단계 D, 단계 E 및 단계 F를 순차적으로 복수 회 반복하여 소정 두께의 상기 금속 산화막(26)이 형성된다.
도 3은 본 발명에 따른 고유전막 형성 방법에 유리하게 적용될 수 있는 란탄 산화막의 ALD 공정에 의한 증착 속도를 증착 온도에 따라 평가한 결과이다.
도 3의 평가를 위하여, 여러 온도 조건하에서 도 2b에 도시한 바와 같은 가스 펄싱 방법에 따라 ALD 공정을 행하여 La2O3막을 형성하였다. 이 때 제1 반응물로서 La(NPMP)3를 사용하고, 제2 반응물로서 O3를 사용하였으며, 제1 퍼지용 가스 및 제2 퍼지용 가스로서 각각 Ar을 사용하였다. ALD 공정의 각 사이클에서 단계 C, 단계 D, 단계 E 및 단계 F는 각각 0.02초, 5초, 5초 및 5초간 행하였고, 총 100 사이클의 증착 공정을 행한 후 얻어진 La2O3막 두께를 측정하였다.
도 3의 결과에서, 200 ∼ 350℃의 증착 온도 범위에서 증착 두께가 완만하게 증가하여, 증착 온도에 따른 증착 속도가 거의 일정한 것을 알 수 있다. 반면, 증착 온도 350℃ 이상에서는 증착 온도가 증가함에 따라 소스 가스가 분해됨으로 인하여 증착 속도가 급격하게 증가한다. 도 3에 나타낸 바와 같은 증착 온도에 따른 증착 속도 경향을 볼 때, 약 350℃ 이하의 증착 온도에서는 ALD 방식에 의한 La2O3막의 증착이 가능한 것을 확인할 수 있다.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 고유전막 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 제2 실시예는 제1 실시예와 대체로 동일하나, 제1 실시예와 다른 점은 하부 전극(112) 위에 산소결핍 금속 산화막(132)을 형성하기 전에 산소결핍 금속 산화막(132) 구성 물질과는 다른 물질인 금속 산화물로 구성되는 제1 유전막(120)을 형성하는 단계를 더 포함한다는 것이다. 이에 대하여 보다 상세히 설명하면 다음과 같다.
도 4a를 참조하면, 도 1a를 참조하여 설명한 바와 같은 방법으로 반도체 기판(110)상에 하부 전극(112)을 형성한다.
그 후, 상기 하부 전극(112) 위에 제1 금속 산화물로 이루어지는 제1 유전막(120)을 형성한다. 상기 제1 유전막(120)은 후속의 유전막 열처리 공정시 상기 하부 전극(112)이 산화되는 것을 방지하기 위한 산소 차단막 역할을 하는 것이다. 특히, 상기 하부 전극(120)이 금속 질화물 또는 귀금속과 같은 금속막으로 이루어진 경우 후속의 유전막 열처리 공정시 발생될 수 있는 상기 하부 전극(112)의 산화가 상기 제1 유전막(120)에 의하여 효과적으로 방지될 수 있다.
상기 제1 유전막(120)은 Al2O3막으로 이루어지는 것이 바람직하다. 상기 제1 유전막(120)은 약 30 ∼ 60Å의 두께로 형성될 수 있다.
상기 제1 유전막(120)은 CVD 또는 ALD 방법으로 형성될 수 있다. 상기 제1 유전막(120)을 Al2O3로 형성하는 경우, 이를 CVD 방법으로 형성하기 위하여, 예를 들면 TMA(trimethyl aluminum) 및 H2O를 사용하여 약 400 ∼ 500℃의 온도 및 약 1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행한다.
상기 제1 유전막(120)을 구성하는 Al2O3막을 ALD 방법으로 형성하는 경우, 제1 반응물로서 TMA를 사용하고 제2 반응물로서 O3를 사용하여 약 250 ∼ 400℃의 온도 및 약 1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행하고, 원하는 두께의 Al2O3막이 얻어질 때까지 상기 증착 공정 및 퍼징(purging) 공정을 반복한다. 상기 Al2O3막 형성을 위한 제1 반응물로서 TMA 외에 AlCl3, AlH3N(CH3)3, C6H15AlO, (C4H9)2AlH, (CH3)2AlCl, (C2H5)3Al 또는 (C4H9)3Al 등을 사용할 수도 있다. 또한, 상기제2 반응물로서 H2O, 또는 플라즈마 N2O, 플라즈마 O2등과 같은 활성화된 산화제를 사용하는 것도 가능하다.
도 4b를 참조하면, 상기 제1 유전막(120) 위에 제2 금속 산화물로 이루어지는 제2 유전막(130)을 형성한다. 상기 제2 금속 산화물은 상기 제1 금속 산화물과는 다른 물질로 이루어지는 것으로, 예를 들면 란탄 산화물로 이루어질 수 있다.
상기 제2 유전막(130)을 형성하기 위하여, 도 1a 내지 도 1d를 참조하여 설명한 바와 같은 방법으로 상기 제1 유전막(120) 위에 산소결핍 금속 산화막(132) 및 금속 산화막(136)을 차례로 형성한다. 상기 산소결핍 금속 산화막(132) 및 금속 산화막(136) 형성을 위한 자세한 사항은 도 1a 내지 도 1d를 참조하여 설명한 바와 같다.
도 5는 본 발명의 제2 실시예에 따라 제1 유전막(120) 및 제2 유전막(130)의 이중막으로 이루어지는 고유전막을 하부 전극(112) 위에 형성한 경우의 누설 전류 특성을 평가한 결과(-●-)를 나타낸 그래프이다.
도 5의 평가를 위하여, TiN으로 이루어지는 하부 전극 위에 Al2O3막으로 이루어지는 제1 유전막을 30Å 두께로 형성하고, 상기 제1 유전막 위에 La2O3막으로 이루어지는 제2 유전막을 30Å의 두께로 형성하였다. 이 때 증착 온도는 300℃로 하였다. 이와 같이 형성된 Al2O3/La2O3이중막 위에 TiN 상부 전극을 형성한 후 포토리소그래피 공정 및 식각 공정을 거쳐 커패시터 구조를 완성하고, 전기적 특성을 평가하였다.
도 5에는 대조예들로서 50Å 두께를 가지는 Al2O3막 만으로 이루어지는 유전막을 형성한 경우(-■-)와, 30Å 두께의 Al2O3막과 30Å 두께의 HfO2막의 이중막으로 이루어지는 유전막을 형성한 경우(-■-)의 전기적 특성 평가 결과를 함께 나타내었다. 각 대조예의 경우, 상기한 조건 외의 다른 조건들은 본 발명의 경우(-●-)와 동일하게 하였다.
도 5의 평가 결과로부터, 본 발명에 따른 방법에 의하여 Al2O3/La2O3이중막으로 이루어지는 고유전막을 형성한 경우, 등가산화막 두께 (Toxeq)가 28.5Å으로 비교적 낮은 값을 가짐으로써 고유전 특성을 충분히 확보한다는 것을 확인하였으며, 테이크오프(take-off) 전압이 약 2.0V로서 Al2O3/HfO2유전막의 경우와 비슷한 양상을 나타내어 양호한 누설 전류 특성을 보이는 것을 알 수 있다.
본 발명에 따르면, 반도체 소자의 고유전막을 형성하는 데 있어서 금속 소스로서 유기금속 화합물 소스를 사용하는 ALD 공정을 이용한다. 특히, 하부 전극과 고유전막과의 계면에 저유전층이 형성되는 것을 최소화하기 위하여 고유전막 증착 초기에 유기금속 화합물, 바람직하게는 알콕사이드 계열의 유기금속 화합물 만을 메인 소스로 사용하는 ALD 공정에 의하여 산소결핍 금속 산화막을 형성한 후, 고유전막 내에 불순물 개입을 억제하고 단차 피복성을 향상시키기 위하여 유기금속 화합물 및 산화제를 메인 소스로 사용하여 상기 산소결핍 금속 산화막 위에 금속 산화막을 형성하는 2단계 증착 공정을 행한다.
본 발명에 따라 ALD 방법에 의하여 증착된 금속 산화막은 CVD 공정에 의하여 형성된 박막과 비교할 때 동등한 수준 이상의 단차 피복성을 가지며, CVD 공정을 이용하는 경우에 비하여 낮은 증착 온도에서의 성막이 가능하므로 하부 전극과 유전막과의 사이에 저유전층이 생성되는 것을 억제할 수 있다. 또한, ALD 공정에서는 금속 소스와 반응물(reactant)이 공정 챔버 내로 교대로 공급되기 때문에 금속 소스의 기상 반응이 원천적으로 억제되며, 공정 챔버 내로 공급된 소스들간의 포화된 표면 반응에 의하여 증착이 이루어지므로 셀프-리미팅 프로세스에 의한 증착이 이루어진다. 따라서, ALD에 의하여 증착된 금속 산화막은 우수한 단차 피복성을 가지며, 넓은 면적에서도 양호한 균일성을 제공할 뿐 만 아니라 미세 단위 수준의 정밀한 두께 조절이 용이하다.
따라서, 본 발명에 의하면 입체 구조에 의하여 높은 단차를 가지는 하부 전극 위에 우수한 단차 도포성을 가지는 균일한 두께의 고유전막을 형성할 수 있으며, 저유전층 생성을 억제할 수 있는 방법으로 유전 상수가 큰 금속 산화막을 형성함으로써 커패시터의 전기적 특성을 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (60)

  1. (a) 유기금속 화합물로 이루어지는 제1 반응물을 사용하는 ALD 공정에 의하여 반도체 기판상에 화학양론적인 양보다 적은 산소 함량을 가지는 금속 산화물로 이루어지는 산소결핍 금속 산화막을 형성하는 단계와,
    (b) 상기 제1 반응물과 산화제로 이루어지는 제2 반응물을 사용하는 ALD 공정에 의하여 상기 산소결핍 금속 산화막 위에 금속 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 박막 형성 방법.
  2. 제1항에 있어서,
    상기 제1 반응물은 알콕사이드 계열의 금속 산화물로 이루어지는 것을 특징으로 하는 금속 박막 형성 방법.
  3. 제1항에 있어서,
    상기 제1 반응물은 란탄을 함유하는 것을 특징으로 하는 금속 박막 형성 방법.
  4. 제3항에 있어서,
    상기 제1 반응물은 La(NPMP)3, La(NPEB)3, La(OC2H5)3, La(EDMDD)3, La(DPM)3, La(TMHD)3, La(acac)3, 및 La(EtCp)3로 이루어지는 군에서 선택되는 것을 특징으로 하는 금속 박막 형성 방법.
  5. 제1항에 있어서, 상기 산소결핍 금속 산화막 형성 단계는
    (a-1) 상기 반도체 기판상에 상기 제1 반응물을 공급하여 상기 제1 반응물의 흡착층을 형성하는 단계와,
    (a-2) 상기 반도체 기판상의 부산물을 퍼지(purge)에 의하여 제거하는 단계와,
    (a-3) 소정 두께의 상기 산소결핍 금속 산화막이 형성될 때까지 상기 단계 (a-1) 및 단계 (a-2)를 반복하는 단계를 포함하는 것을 특징으로 하는 금속 박막 형성 방법.
  6. 제1항에 있어서,
    상기 산소결핍 금속 산화막은 5 ∼ 30Å의 두께로 형성되는 것을 특징으로 하는 금속 박막 형성 방법.
  7. 제1항에 있어서, 상기 금속 산화막을 형성하는 단계는
    (b-1) 상기 산소결핍 금속 산화막이 형성된 반도체 기판 위에 상기 제1 반응물을 공급하여 상기 제1 반응물의 화학흡착층 (chemisorbed layer)을 형성하는 단계와,
    (b-2) 상기 제2 반응물을 상기 화학흡착층 위에 공급하여 상기 화학흡착층과 상기 제2 반응물을 화학 반응시키는 단계와,
    (b-3) 소정 두께의 상기 금속 산화막이 형성될 때까지 상기 단계 (b-1) 및단계 (b-2)를 반복하는 단계를 포함하는 것을 특징으로 하는 금속 박막 형성 방법.
  8. 제7항에 있어서,
    상기 제2 반응물은 O3, O2, 플라즈마 O2, H2O 및 N2O로 이루어지는 군에서 선택되는 것을 특징으로 하는 금속 박막 형성 방법.
  9. 제7항에 있어서,
    상기 제1 반응물의 화학흡착층이 형성된 후 상기 제1 반응물의 반응 부산물을 제거하는 단계와,
    상기 화학흡착층과 상기 제2 반응물을 화학반응시킨 후 상기 제2 반응물의 반응 부산물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 금속 박막 형성 방법.
  10. 제9항에 있어서,
    상기 제1 반응물 및 제2 반응물의 반응 부산물 제거 단계는 각각 불활성 가스를 사용하는 퍼지에 의하여 행해지는 것을 특징으로 하는 금속 박막 형성 방법.
  11. 제1항에 있어서,
    상기 단계 (a) 및 단계 (b)는 각각 200 ∼ 350℃의 온도하에서 행해지는 것을 특징으로 하는 금속 박막 형성 방법.
  12. 제1항에 있어서,
    상기 산소결핍 금속 산화막을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 금속 박막 형성 방법.
  13. 제12항에 있어서,
    상기 어닐링은 상기 단계 (a) 직후, 또는 상기 단계 (b) 직후에 행해지는 것을 특징으로 하는 금속 박막 형성 방법.
  14. 제12항에 있어서,
    상기 어닐링은 300 ∼ 800℃의 온도하에서 행해지는 것을 특징으로 하는 금속 박막 형성 방법.
  15. 제12항에 있어서,
    상기 어닐링은 O2, N2및 O3로 이루어지는 군에서 선택되는 가스 분위기 또는 진공 분위기 하에서 행해지는 것을 특징으로 하는 금속 박막 형성 방법.
  16. (a) 알콕사이드 계열의 유기금속 화합물로 이루어지는 제1 반응물을 사용하는 ALD 공정에 의하여 반도체 기판상에 La2Ox(x < 3) 조성을 가지는 제1 란탄 산화막을 형성하는 단계와,
    (b) 상기 제1 반응물과 산화제로 이루어지는 제2 반응물을 사용하는 ALD 공정에 의하여 상기 제1 란탄 산화막 위에 La2O3조성을 가지는 제2 란탄 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 란탄 산화막 형성 방법.
  17. 제16항에 있어서,
    상기 제1 반응물은 La(NPMP)3, La(NPEB)3및 La(OC2H5)3로 이루어지는 군에서 선택되는 것을 특징으로 하는 란탄 산화막 형성 방법.
  18. 제16항에 있어서, 상기 제1 란탄 산화막 형성 단계는
    (a-1) 상기 반도체 기판상에 상기 제1 반응물을 공급하여 상기 제1 반응물의 흡착층을 형성하는 단계와,
    (a-2) 상기 반도체 기판상의 부산물을 퍼지에 의하여 제거하는 단계와,
    (a-3) 소정 두께의 상기 제1 란탄 산화막이 형성될 때까지 상기 단계 (a-1) 및 (a-2)를 반복하는 단계를 포함하는 것을 특징으로 하는 란탄 산화막 형성 방법.
  19. 제18항에 있어서,
    상기 제1 란탄 산화막은 5 ∼ 30Å의 두께로 형성되는 것을 특징으로 하는란탄 산화막 형성 방법.
  20. 제16항에 있어서, 상기 제2 란탄 산화막을 형성하는 단계는
    (b-1) 상기 제2 란탄 산화막이 형성된 반도체 기판 위에 상기 제1 반응물을 공급하여 상기 제1 반응물의 화학흡착층을 형성하는 단계와,
    (b-2) 상기 제2 반응물을 상기 화학흡착층 위에 공급하여 상기 화학흡착층과 상기 제2 반응물을 화학 반응시키는 단계와,
    (b-3) 소정 두께의 상기 제2 란탄 산화막이 형성될 때까지 상기 단계 (b-1) 및 단계 (b-2)를 반복하는 단계를 포함하는 것을 특징으로 하는 란탄 산화막 형성 방법.
  21. 제20항에 있어서,
    상기 제2 반응물은 O3, O2, 플라즈마 O2, H2O 및 N2O로 이루어지는 군에서 선택되는 것을 특징으로 하는 란탄 산화막 형성 방법.
  22. 제20항에 있어서,
    상기 제1 반응물의 화학흡착층이 형성된 후 상기 제1 반응물의 반응 부산물을 제거하는 단계와,
    상기 화학흡착층과 상기 제2 반응물을 화학반응시킨 후 상기 제2 반응물의반응 부산물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 란탄 산화막 형성 방법.
  23. 제22항에 있어서,
    상기 제1 반응물 및 제2 반응물의 반응 부산물 제거 단계는 각각 불활성 가스를 사용하는 퍼지에 의하여 행해지는 것을 특징으로 하는 란탄 산화막 형성 방법.
  24. 제16항에 있어서,
    상기 단계 (a) 및 단계 (b)는 각각 200 ∼ 350℃의 온도하에서 행해지는 것을 특징으로 하는 란탄 산화막 형성 방법.
  25. 제16항에 있어서,
    상기 제1 란탄 산화막을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 란탄 산화막 형성 방법.
  26. 제25항에 있어서,
    상기 어닐링은 상기 단계 (a) 직후, 또는 상기 단계 (b) 직후에 행해지는 것을 특징으로 하는 란탄 산화막 형성 방법.
  27. 제25항에 있어서,
    상기 어닐링은 300 ∼ 800℃의 온도하에서 행해지는 것을 특징으로 하는 란탄 산화막 형성 방법.
  28. 제25항에 있어서,
    상기 어닐링은 O2, N2및 O3로 이루어지는 군에서 선택되는 가스 분위기 또는 진공 분위기 하에서 행해지는 것을 특징으로 하는 란탄 산화막 형성 방법.
  29. (a) 반도체 기판상에 제1 금속 산화물로 이루어지는 제1 유전막을 형성하는 단계와,
    (b) 상기 제1 유전막 위에 제2 금속 산화물로 이루어지는 제2 유전막을 형성하는 단계를 포함하고,
    상기 제2 유전막을 형성하는 단계는
    (b-1) 유기금속 화합물로 이루어지는 제1 반응물을 이용한 ALD 공정에 의하여 상기 제1 유전막 위에 화학양론적인 양보다 적은 산소 함량을 가지는 상기 제2 금속 산화물로 이루어지는 산소결핍 금속 산화막을 형성하는 단계와,
    (b-2) 상기 제1 반응물과 산화제로 이루어지는 제2 반응물을 사용하는 ALD 공정에 의하여 상기 산소결핍 금속 산화막 위에 금속 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  30. 제29항에 있어서,
    상기 제1 유전막은 Al2O3로 이루어지는 것을 특징으로 하는 고유전막 형성 방법.
  31. 제29항에 있어서,
    상기 제1 유전막은 CVD 또는 ALD 방법으로 형성되는 것을 특징으로 하는 고유전막 형성 방법.
  32. 제29항에 있어서,
    상기 제1 유전막은 30 ∼ 60Å의 두께로 형성되는 것을 특징으로 하는 고유전막 형성 방법.
  33. 제29항에 있어서,
    상기 제1 반응물은 알콕사이드 계열의 금속 산화물로 이루어지는 것을 특징으로 하는 고유전막 형성 방법.
  34. 제29항에 있어서, 상기 단계 (b-1)은
    상기 제1 유전막상에 상기 제1 반응물을 공급하여 상기 제1 반응물의 흡착층을 형성하는 단계와,
    상기 반도체 기판상의 부산물을 제거하기 위하여 퍼지하는 단계와,
    상기 제1 반응물의 흡착층 형성 단계 및 퍼지 단계를 복수 회 반복하는 단계를 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  35. 제29항에 있어서,
    상기 산소결핍 금속 산화막은 5 ∼ 30Å의 두께로 형성되는 것을 특징으로 하는 고유전막 형성 방법.
  36. 제29항에 있어서, 상기 단계 (b-2)는
    상기 산소결핍 금속 산화막이 형성된 반도체 기판 위에 상기 제1 반응물을 공급하여 상기 제1 반응물의 화학흡착층을 형성하는 단계와,
    상기 제2 반응물을 상기 화학흡착층 위에 공급하여 상기 화학흡착층과 상기 제2 반응물을 화학 반응시키는 단계와,
    상기 화학흡착층 형성 단계 및 상기 화학흡착층과 제2 반응물과의 화학 반응 단계를 복수 회 반복하는 단계를 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  37. 제36항에 있어서,
    상기 제2 반응물은 O3, O2, 플라즈마 O2, H2O 및 N2O로 이루어지는 군에서 선택되는 것을 특징으로 하는 고유전막 형성 방법.
  38. 제36항에 있어서,
    상기 제1 반응물의 화학흡착층이 형성된 후 상기 제1 반응물의 반응 부산물을 제거하는 단계와,
    상기 화학흡착층과 상기 제2 반응물을 화학반응시킨 후 상기 제2 반응물의 반응 부산물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  39. 제36항에 있어서,
    상기 제1 반응물 및 제2 반응물의 반응 부산물 제거 단계는 각각 불활성 가스를 사용하는 퍼지에 의하여 행해지는 것을 특징으로 하는 고유전막 형성 방법.
  40. 제29항에 있어서,
    상기 단계 (b-1) 및 단계 (b-2)는 각각 200 ∼ 350℃의 온도하에서 행해지는 것을 특징으로 하는 고유전막 형성 방법.
  41. 제29항에 있어서,
    상기 산소결핍 금속 산화막을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  42. 제41항에 있어서,
    상기 어닐링은 상기 단계 (b-1) 직후, 또는 상기 단계 (b-2) 직후에 행해지는 것을 특징으로 하는 고유전막 형성 방법.
  43. 제41항에 있어서,
    상기 어닐링은 300 ∼ 800℃의 온도하에서 행해지는 것을 특징으로 하는 고유전막 형성 방법.
  44. 제41항에 있어서,
    상기 어닐링은 O2, N2및 O3로 이루어지는 군에서 선택되는 가스 분위기 또는 진공 분위기 하에서 행해지는 것을 특징으로 하는 고유전막 형성 방법.
  45. (a) 반도체 기판상에 금속 산화물로 이루어지는 제1 유전막을 형성하는 단계와,
    (b) 상기 제1 유전막 위에 란탄 산화물로 이루어지는 제2 유전막을 형성하는 단계를 포함하고,
    상기 제2 유전막을 형성하는 단계는
    (b-1) 유기금속 화합물로 이루어지는 제1 반응물을 이용한 ALD 공정에 의하여 상기 제1 유전막 위에 La2Ox(x < 3) 조성을 가지는 제1 란탄 산화막을 형성하는 단계와,
    (b-2) 상기 제1 반응물과 산화제로 이루어지는 제2 반응물을 사용하는 ALD 공정에 의하여 상기 제1 란탄 산화막 위에 La2O3조성을 가지는 제2 란탄 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  46. 제45항에 있어서,
    상기 제1 유전막은 Al2O3로 이루어지는 것을 특징으로 하는 고유전막 형성 방법.
  47. 제45항에 있어서,
    상기 제1 유전막은 CVD 또는 ALD 방법으로 형성되는 것을 특징으로 하는 고유전막 형성 방법.
  48. 제45항에 있어서,
    상기 제1 유전막은 30 ∼ 60Å의 두께로 형성되는 것을 특징으로 하는 고유전막 형성 방법.
  49. 제45항에 있어서,
    상기 제1 반응물은 La(NPMP)3, La(NPEB)3, La(OC2H5)3, La(EDMDD)3, La(DPM)3, La(TMHD)3, La(acac)3, 및 La(EtCp)3로 이루어지는 군에서 선택되는 것을 특징으로 하는 고유전막 형성 방법.
  50. 제45항에 있어서, 상기 단계 (b-1)은
    상기 제1 유전막상에 상기 제1 반응물을 공급하여 상기 제1 반응물의 흡착층을 형성하는 단계와,
    상기 반도체 기판상의 부산물을 제거하기 위하여 퍼지하는 단계와,
    상기 제1 반응물의 흡착층 형성 단계 및 퍼지 단계를 복수 회 반복하는 단계를 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  51. 제45항에 있어서,
    상기 제1 란탄 산화막은 5 ∼ 30Å의 두께로 형성되는 것을 특징으로 하는 고유전막 형성 방법.
  52. 제45항에 있어서, 상기 단계 (b-2)는
    상기 제1 란탄 산화막이 형성된 반도체 기판 위에 상기 제1 반응물을 공급하여 상기 제1 반응물의 화학흡착층을 형성하는 단계와,
    상기 제2 반응물을 상기 화학흡착층 위에 공급하여 상기 화학흡착층과 상기 제2 반응물을 화학 반응시키는 단계와,
    상기 화학흡착층 형성 단계 및 상기 화학흡착층과 제2 반응물과의 화학 반응 단계를 복수 회 반복하는 단계를 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  53. 제52항에 있어서,
    상기 제2 반응물은 O3, O2, 플라즈마 O2, H2O 및 N2O로 이루어지는 군에서 선택되는 것을 특징으로 하는 고유전막 형성 방법.
  54. 제52항에 있어서,
    상기 제1 반응물의 화학흡착층이 형성된 후 상기 제1 반응물의 반응 부산물을 제거하는 단계와,
    상기 화학흡착층과 상기 제2 반응물을 화학반응시킨 후 상기 제2 반응물의 반응 부산물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  55. 제54항에 있어서,
    상기 제1 반응물 및 제2 반응물의 반응 부산물 제거 단계는 각각 불활성 가스를 사용하는 퍼지에 의하여 행해지는 것을 특징으로 하는 고유전막 형성 방법.
  56. 제45항에 있어서,
    상기 단계 (b-1) 및 단계 (b-2)는 각각 200 ∼ 350℃의 온도하에서 행해지는 것을 특징으로 하는 고유전막 형성 방법.
  57. 제45항에 있어서,
    상기 제1 란탄 산화막을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  58. 제57항에 있어서,
    상기 어닐링은 상기 단계 (b-1) 직후, 또는 상기 단계 (b-2) 직후에 행해지는 것을 특징으로 하는 고유전막 형성 방법.
  59. 제57항에 있어서,
    상기 어닐링은 300 ∼ 800℃의 온도하에서 행해지는 것을 특징으로 하는 고유전막 형성 방법.
  60. 제57항에 있어서,
    상기 어닐링은 O2, N2및 O3로 이루어지는 군에서 선택되는 가스 분위기 또는 진공 분위기 하에서 행해지는 것을 특징으로 하는 고유전막 형성 방법.
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