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KR20040092435A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20040092435A
KR20040092435A KR1020040027385A KR20040027385A KR20040092435A KR 20040092435 A KR20040092435 A KR 20040092435A KR 1020040027385 A KR1020040027385 A KR 1020040027385A KR 20040027385 A KR20040027385 A KR 20040027385A KR 20040092435 A KR20040092435 A KR 20040092435A
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KR
South Korea
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wiring
semiconductor
semiconductor chip
semiconductor device
support
Prior art date
Application number
KR1020040027385A
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English (en)
Inventor
노마다까시
스즈끼아끼라
시노기히로유끼
Original Assignee
산요덴키가부시키가이샤
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Publication date
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Abstract

적층형 MCM을 고가의 장치를 이용하지 않고 낮은 제조 비용으로 제조한다. 제1 반도체 장치(100a)의 반도체 칩(1)의 표면에 절연막(2)을 개재하여 제1 배선(3A) 및 제2 배선(3B)이 형성되어 있다. 이들 제1 배선(3A) 및 제2 배선(3B)이 형성된 반도체 칩(1)의 표면에는 제2 배선(3B)을 노출하는 개구부(12)를 포함한 유리 기판(4)이 접착되어 있다. 또한, 제3 배선(9)은 반도체 칩(10)의 이면으로부터 절연막(7)을 개재하여 반도체 칩(1)의 측면에 연장하고, 제1 배선(3A)에 접속되어 있다. 그리고, 제2 배선(3B)에 개구부(12)를 통하여 다른 반도체 장치(100)b)의 도전 단자(11B)가 접속된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 칩의 패키징 기술에 관한 것이다.
최근, 새로운 패키지 기술로서, MCM(Multi Chip Module: 멀티칩 모듈)이 주목받고 있다. MCM은, 하나의 패키지 내에 복수의 반도체 칩을 내장함으로써, 고기능의 모듈을 실현하는 것이다. MCM에는 반도체 칩의 배치 방법에 따라, 많은 종류가 있다. 그 중에서, 복수의 반도체 칩을 적층하여 이루어지는 「적층형 MCM」이 최근 특히 주목받고 있다.
이 적층형 MCM의 구조의 일례를 도 14에 도시한다. 이 적층형 MCM(200)은 반도체 칩(204)을 복수개 적층한 것이다. 반도체 칩(204)을 관통하는 비어홀(205)을 레이저 가공에 의해 형성하고, 그 비어홀(205)의 측면에 배리어 메탈(202)을 스퍼터법이나 CVD법으로 형성한다. 그 후, 구리 도금에 의해, 상기 비어홀(205) 내에 도전 재료를 매립함으로써, 상하에 인접하여 배치된 반도체 칩(204, 204)을 접속하는 배선을 형성한다.
반도체 칩(204) 사이의 절연은, 열가소성 필름(203)을 삽입함으로써 유지된다. 이러한 제조 공정을 반복하여 행함으로써, 복수의 반도체 칩(204)을 적층할 수 있다. 가장 아래가 되는 반도체 칩(204)에는 도전 단자(206)를 부착함으로써 외부 회로와의 접속을 행한다.
이상의 제조 공정에서 적층형 MCM(200)을 제조할 수 있다. 상술한 적층형 MCM은 특허 문헌 1에 개시되어 있다.
[특허 문헌 1]
일본 특개평9-232503호 공보
상술한 적층형 MCM(200)을 제조하기 위해서는, 수십 ㎛ 정도의 직경, 깊이를 갖는 비어홀의 형성, 및 비어홀 내에의 도전 재료의 매립을 행할 필요가 있다. 그결과, 비어홀 가공용의 레이저 가공기, 배리어 메탈 성막용의 배리어 CVD 장치, 비어홀의 매립을 행하기 위한 구리 도금 장치 등, 종래의 반도체의 패키징에서는 사용되고 있지 않은, 고가의 장치가 필요해져, 제조 비용이 비싸진다고 하는 문제가 있었다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 5는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 7은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 8은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 9는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 10은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 11은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 12는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 13은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 14는 종래의 MCM형 반도체 장치의 단면의 모식도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 칩
2, 7 : 절연막
3A : 제1 배선
3B : 제2 배선
4 : 유리 기판
5 : 수지층
8 : 완충 부재
9 : 제3 배선
10 : 보호막
11, 11B : 도전 단자
12 : 개구부
100a : 제1 반도체 장치
100b : 제2 반도체 장치
본 발명의 반도체 장치는, 반도체 칩의 표면에 제1 절연막을 개재하여 제1 배선 및 제2 배선이 형성되어 있다. 이들 제1 및 제2 배선이 형성된 반도체 칩의 표면에는 제2 배선을 노출하는 개구부를 포함하는 지지체가 접착된다. 또한, 제3 배선은 반도체 칩의 이면으로부터 제2 절연막을 개재하여 반도체 칩의 측면으로 연장하여, 제1 배선에 접속되어 있다.
〈실시예〉
다음으로, 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여, 도 1 내지 도 13을 참조하여 설명한다.
우선, 도 1에 도시한 바와 같이 반도체 웨이퍼(1a)를 준비한다. 이 반도체 웨이퍼(1a)는 후술하는 공정에서, 절단되어 복수의 반도체 칩(1)으로 분리된다. 이들 반도체 칩(1)은, 예를 들면 CCD의 이미지 센서나 반도체 메모리의 칩으로, 반도체의 웨이퍼 프로세스에 의해 형성된다. 그 반도체 웨이퍼(1a)의 표면에 절연막(2)을 사이에 두고 복수의 제1 배선(3A), 복수의 제2 배선(3B)을 동시에 형성한다. 제1 배선(3A)은 반도체 웨이퍼(1a)를 복수의 반도체 칩(1)으로 절단 분리하기 위한 경계 S를 두고, 그 양측에 소정의 간극을 두고 형성된다. 경계 S는 다이싱 라인 또는 스크라이브 라인이라고 하는 것이다.
여기서, 제1 배선(3A)은 반도체 칩(1)의 통상의 본딩 패드 위치로부터, 경계 S 부근까지 확장된 패드이다. 또한, 복수의 제2 배선(3B)은 후의 공정에서, 반도체 칩(1) 상에 적층되는 다른 반도체 장치의 도전 단자와 전기적으로 접속되는 도전 패드이다.
계속해서, 제1 배선(3A) 및 제2 배선(3B)이 형성된 반도체 웨이퍼(1a)의 표면에, 지지체인 유리 기판(4)을 에폭시 수지층(5)을 접착제로서 이용하여 접착한다. 또, 여기서는 지지체로서 유리 기판, 접착제로서 에폭시 수지층을 사용하고 있지만, 실리콘 기판이나 플라스틱의 판 외에 테이프 또는 시트 형상의 것을 지지체로서 이용해도 되고, 접착제는 이들 지지체에 대하여 적절한 접착재를 선택하면 된다.
다음으로, 도 2에 도시한 바와 같이 상기 반도체 웨이퍼(1a)의 유리 기판(4)이 접착되어 있지 않은 면, 즉 그 이면을 백그라인드하여, 반도체 웨이퍼(1a)의 두께를 얇게 가공한다. 백그라인드된 반도체 웨이퍼(1a)의 이면은 스크래치가 발생하여, 폭, 깊이가 수㎛ 정도가 되는 요철이 생긴다. 이를 작게 하기 위해서, 절연막(2)의 재료인 실리콘 산화막(이하 SiO2)보다 반도체 웨이퍼(1a)의 재료인 실리콘(이하 Si)에 대하여 높은 선택비를 갖는 실리콘 에칭액을 이용하여 웨트 에칭을 행한다. 그와 같은 실리콘 에칭액으로서는, 예를 들면 불화수소산 2.5%, 질산 50%, 초산 10% 및 물 37.5%의 혼합 용액이 적합하다.
다음으로, 도 3에 도시한 바와 같이 상기 반도체 웨이퍼(1a)의 이면에 대하여, 경계 S를 따라 개구부를 형성한 도시되지 않은 레지스트 패턴을 마스크로 하여, 등방성 에칭을 행한다. 이에 의해, 경계 S의 부분에서 홈이 형성되어, 절연막(2)이 부분적으로 노출된 상태가 된다. 또, 이 에칭은 드라이 에칭, 웨트 에칭 중 어느 에칭으로 행해도 된다. 이 에칭에 의해, 반도체 웨이퍼(1a)는 복수의 반도체 칩(1)으로 절단되지만, 유리 기판(4)에 의해 지지되어, 반도체 웨이퍼(1a)의 형태를 유지하고 있다.
에칭된 반도체 웨이퍼(1a)의 이면에는, 요철, 잔사, 이물이 존재하고, 또한 도 3의 파선 원 a, b로 나타낸 바와 같은 각부가 형성된다. 따라서, 도 4에 도시한 바와 같이 잔사나 이물을 제거하고, 또한 각부를 라운딩 처리하기 위해서 웨트 에칭을 행한다. 이에 의해, 도 3의 파선 원 a, b로 나타낸 바와 같은 각부는 도 4에서 파선 원 a, b로 나타낸 바와 같이 매끄러운 형상으로 된다.
다음으로, 도 5에 도시한 바와 같이 복수의 반도체 칩(1)의 이면, 및 이들의 에칭된 측면에 절연막(7)을 피착한다. 절연막(7)은, 예를 들면 실란 베이스의 산화막이다.
다음으로, 도 6에 도시한 바와 같이 반도체 칩의 이면에 도시하지 않은 레지스트를 도포하여, 패터닝을 행한다. 그 레지스트막을 마스크로 하여, 절연막(7), 절연막(2)을 에칭하여, 제1 배선(3A)의 단부를 노출시킨다.
다음으로, 후에 도전 단자(11)를 형성하는 위치와 중첩되는 위치에 유연성을 갖는 완충 부재(8)를 형성한다. 또, 완충 부재(8)는 도전 단자(11)에 가해지는 힘을 흡수하여, 도전 단자(11)의 접합 시의 스트레스를 완화하는 기능을 갖는 것이지만, 반드시 필요한 것은 아니다. 다음으로, 절연막(7), 완충 부재(8), 제1 배선(3A)의 노출 부분을 덮는 제3 배선(9)을 형성한다. 이에 의해, 제1 배선(3A)과 제3 배선(9)은 전기적으로 접속된다.
다음으로, 도 7에 도시한 바와 같이 반도체 칩(1)의 이면측에, 도시하지 않은 레지스트를 도포하여, 이 레지스트의 경계 S를 따르는 부분을 개구시키도록 패턴 형성을 행한다. 그리고, 그 레지스트를 마스크로 하여 에칭을 행하여, 경계 S 부근의 제3 배선(9)을 제거한다. 또, 도시하지 않았지만, 제3 배선(9)의 형성 후, 무전해 도금 처리를 행하여, 제3 배선(9)의 표면에 Ni-Au의 도금을 실시해도 된다.
다음으로, 반도체 칩(1)의 이면측에 보호막(10)을 형성한다. 보호막(10)을 형성하기 위해서는, 반도체 칩(1)의 이면측을 위로 향하여, 열 경화성의 유기계 수지를 상방으로부터 적하하여, 복수의 반도체 칩(1)을 갖고, 유리 기판(4)이 접착된 반도체 웨이퍼(1a)를 회전시킨다. 이 회전에 의해 발생하는 원심력에 의해, 유기계 수지는 반도체 웨이퍼(1a)의 면 위로 확대된다. 이에 의해, 제3 배선(9)의 표면에 보호막(10)을 형성할 수 있다.
다음으로, 도 8에 도시한 바와 같이 도전 단자(11)를 형성하는 부분의 보호막(10)을, 레지스트 마스크를 이용한 에칭에 의해 선택적으로 제거하여, 제3 배선(9)을 노출시키고, 이 노출된 제3 배선(9) 상에 접촉하는 도전 단자(11)를 형성한다. 도전 단자(11)는, 예를 들면 땜납 범프나 금 범프와 같은 돌기 전극 단자로 형성할 수 있다. 도전 단자(11)의 두께는, 땜납 범프를 이용하는 경우에는 160㎛이지만, 금 범프를 이용하는 경우에는 수 ㎛∼수십 ㎛로 감소시킬 수 있다. 도전 단자(11)는 반도체 칩(1)의 이면에 마찬가지의 구조로, 복수개 설치하여, 볼 그리드 어레이(Ball Grid Array)를 구성할 수 있다.
다음으로, 유리 기판(4)의 표면을 깎음으로써, 그 두께를 얇게 한다. 이에 의해, 후술하는 유리 기판(4)에 개구부를 형성하기 위한 가공 시간을 단축할 수 있다. 유리 기판의 두께는 50㎛ 내지 100㎛가 적당하다. 유리 기판(4)을 얇게 하는 방법으로서는, (1) 백그라인드 장치로 유리 기판(4)을 연삭하는 방법, (2) CMP 장치로 유리 기판(4)을 연마하는 방법, (3) 레지스트 도포와 같이 유리 기판(4) 상에 에칭액을 적하하여, 유리 기판(4)이 접착된 반도체 웨이퍼(1a)를 회전시킴으로써 에칭액을 유리 기판(4)의 전체에 퍼뜨려, 유리 기판(4)의 에칭을 행하는 방법, (4) 드라이 에칭을 이용하여 유리 기판(4)을 에칭하는 방법을 들 수 있다. 또, 본 발명에서는 유리 기판(4)을 얇게 하는 공정을 포함하고 있지만, 처음부터 소정 두께의 판재나 테이프 또는 시트 형상의 것으로 이루어지는 지지체의 사용을 제한하는 것은 아니다.
다음으로, 도 10에 도시한 바와 같이 제2 배선(3B)의 일부 상의 유리 기판(4)과 수지층(5)을 에칭 등에 의해 제거하여, 제2 배선(3B)의 표면을 노출하는 개구부(12)를 형성한다. 또, 반대로 개구부(12)를 형성한 후에, 유리 기판(4)을 깎아 얇게 해도 되지만, 개구부(12)를 형성하기 위한 가공 시간이 길어진다. 다음으로, 개구부(12)에 의해 노출된 제2 배선(3B)의 표면에 도금층(13)을 형성한다. 도금층(13)은 제2 배선(3B)의 일부를 구성한다. 도금층(13)은, 예를 들면 Ni 도금층과 Au 도금층을 적층하여 형성된다.
다음으로, 도 12에 도시한 바와 같이 다이싱 장치를 이용하여, 경계 S를 따라서 반도체 웨이퍼(1a)를 절단하여, 복수의 반도체 칩(1)으로 분리한다. 이 때, 경계 S를 따라 유리 기판(4), 수지층(5), 보호막(10)이 절단되게 된다. 이에 의해, 반도체 칩(1a)을 내장한 BGA형의 반도체 장치(100)가 완성한다. 이 BGA형의 반도체 장치(100)에 따르면, 반도체 칩(1)을 지지하는 유리 기판(4)을 한 장만 반도체 칩(1)에 접착하고, 또한 그 유리 기판(4)을 얇게 가공하고 있기 때문에 패키지 전체를 얇게 할 수 있다. 또한, 유리 기판(4)에는 반도체 칩(1)의 제2 배선(3B)을 노출하는 개구부(12)를 형성하고 있기 때문에, 이 개구부(12)를 통해서, 외부의 전자 회로와의 필요한 전기적 접속을 얻을 수 있다.
도 13은 그와 같은 전기적 접속 구조의 일례로서, 적층형 MCM의 구조를 도시하는 단면도이다. 이 적층형 MCM에서는 제1 반도체 장치(100a)와 제2 반도체 장치(100b)를 적층한 것이다. 제1 반도체 장치(100a)와 제2 반도체 장치(100b)는 상술한 반도체 장치(100)와 마찬가지의 구조를 갖고 있다. 제1 반도체 장치(100a)의 제2 배선(3B)에는 개구부(12)를 통해서, 제2 반도체 장치(100b)의 도전 단자(11B)가 전기적 및 기계적으로 접속되어 있다. 그 접속 강도가 부족한 경우에는, 언더필 등의 유기계의 접착제를 보조적으로 이용해도 된다. 또한, 적층된 반도체 장치의 수는 필요에 따라 선택할 수 있다.
본 발명에 따르면, 적층형 MCM을 고가의 장치를 이용하지 않고 낮은 제조 비용으로 제조할 수 있다.

Claims (12)

  1. 반도체 칩의 표면에 제1 절연막을 개재하여 형성된 제1 배선 및 제2 배선과,
    상기 제1 및 제2 배선이 형성된 상기 반도체 칩의 표면에 접착되고, 상기 제2 배선을 노출하는 개구부를 갖는 지지체와,
    상기 반도체 칩의 이면으로부터 제2 절연막을 개재하여 상기 반도체 칩의 측면으로 연장하며, 상기 제1 배선에 접속된 제3 배선을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1 반도체 장치와, 상기 제1 반도체 장치 상에 배치된 제2 반도체 장치를 구비하고, 상기 제1 반도체 장치는, 제1 반도체 칩의 표면에 형성된 제1 배선 및 제2 배선과, 상기 제1 및 제2 배선이 형성된 상기 반도체 칩의 표면에 접착되고 상기 제2 배선을 노출하는 개구부를 갖는 지지체와, 상기 반도체 칩의 이면으로부터 상기 반도체 칩의 측면으로 연장하며, 상기 제1 배선에 접속된 제3 배선을 구비하며, 상기 제2 반도체 장치는, 제2 반도체 칩과, 상기 제2 반도체 칩의 이면에 형성된 도전 단자를 구비하고, 상기 제2 반도체 장치의 상기 도전 단자가 상기 제1 반도체 장치의 개구부를 통하여 상기 제2 배선에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제3 배선 상에 형성된 도전 단자를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 도전 단자가 돌기 전극 단자인 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 돌기 전극 단자가 땜납 범프 또는 금 범프인 것을 특징으로 하는 반도체 장치.
  6. 제1 절연막을 개재하여 제1 배선 및 제2 배선이 형성된 복수의 반도체 칩을 갖는 반도체 웨이퍼를 준비하고,
    상기 제1 및 제2 배선이 형성된 상기 반도체 칩의 표면에 지지체를 접착하는 공정과,
    상기 반도체 칩의 이면으로부터 제2 절연막을 개재하여 상기 반도체 칩의 측면으로 연장하며, 상기 제1 배선에 접속된 제3 배선을 형성하는 공정과,
    상기 지지체에 상기 제2 배선을 노출하는 개구부를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 지지체의 표면을 깎는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 지지체의 표면을 깎는 공정은 상기 지지체의 표면에 에칭액을 적하하고, 상기 지지체를 회전시키는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 반도체 웨이퍼를 복수의 반도체 칩으로 절단 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 제3 배선 상에 도전 단자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제6항에 있어서,
    상기 지지체에 제2 배선을 노출하는 개구부를 형성하는 공정 후에, 상기 제2 배선 상에 도금층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 제2 배선에 상기 개구부를 통하여 다른 반도체 장치의 도전 단자를 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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