KR20040073691A - Method for semiconductor device having metal-insulator-metal capacitor and via contact - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device having a metal-insulator-metal capacitor and via contacts.
최근 반도체 소자의 정보를 저장하는 커패??의 경우에도 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 커패시턴스를 가질 것이 요구되고 있다. 이에 따라 이와 같은 최근의 요구에 부응하는, 하부 전극 및 상부 전극이 금속으로 이루어진 금속-절연체-금속(MIM : Metal-Insulator-Metal) 커패시터가 많은 주목을 받고 있다.Recently, even in the case of a capacitor for storing information of a semiconductor device, it is required to have the same or more capacitance as before in a narrower area. Accordingly, a metal-insulator-metal (MIM) capacitor, in which the lower electrode and the upper electrode are made of metal, meets these recent demands.
이와 같은 MIM 커패시터에 있어서, 금속으로 이루어진 상부 전극 및 하부 전극을 형성하는 과정에서 금속막을 패터닝하기 위한 식각 과정이 수반된다. 그러나 소자의 고집적화 추세에 따라 금속막에 대한 식각이 용이하지 않은 것도 사실이다. 특히 양호한 일렉트로마이그레이션(electromigration) 저항과 대략 1.7Ω㎝의 낮은 비저항(resistivity)으로 인하여 전극 물질 재료로서 각광받고 있는 구리(Cu)의 경우, 그 식각이 더욱 더 어렵다는 문제에 직면한다. 따라서 최근에는 금속막에 대한 식각 과정이 제거되는 다마신(damascene) 공정을 사용하여 상부 전극 및 하부 전극을 형성하는 방법이 제안되고 있다. 미합중국 특허 번호 제 6,025,226호에는 이와 같이 다마신 공정을 사용하여 MIM 커패시터 및 비아 컨택을 형성하는 방법이 개시되어 있다. 이를 첨부된 도 1 내지 도 7을 참조하면서 설명하면 다음과 같다.In such a MIM capacitor, an etching process for patterning a metal film is involved in a process of forming an upper electrode and a lower electrode made of a metal. However, it is also true that the etching of the metal film is not easy due to the trend of higher integration of devices. Particularly in the case of copper (Cu), which has been spotlighted as an electrode material material due to its good electromigration resistance and low resistivity of about 1.7 Ωcm, the etching is more difficult. Therefore, recently, a method of forming an upper electrode and a lower electrode using a damascene process in which an etching process for a metal film is removed has been proposed. US Patent No. 6,025,226 discloses a method for forming MIM capacitors and via contacts using this damascene process. This will be described with reference to the accompanying Figures 1 to 7 as follows.
먼저 도 1에 도시된 바와 같이, 제1 도전성 배선(110) 및 제2 도전성 배선(115)을 포함하는 제1 배선층(101)을 제1 층간 절연막(105) 위에 형성한다. 이어서 제2 층간 절연막(107)을 제1 층간 절연막(105)과 제1 및 제2 도전성 배선(110, 115) 위에 형성한다. 다음에 도 2에 도시된 바와 같이, 제2 층간 절연막(107)을 패터닝하여 제1 개구부(120) 및 제2 개구부(130)를 형성한다. 제1 및제2 개구부(120, 130)는 제1 도전성 배선(110) 및 제2 도전성 배선(115)의 표면을 각각 노출시킨다.First, as shown in FIG. 1, the first wiring layer 101 including the first conductive wiring 110 and the second conductive wiring 115 is formed on the first interlayer insulating layer 105. Next, a second interlayer insulating film 107 is formed over the first interlayer insulating film 105 and the first and second conductive wirings 110 and 115. Next, as shown in FIG. 2, the second interlayer insulating layer 107 is patterned to form the first opening 120 and the second opening 130. The first and second openings 120 and 130 expose the surfaces of the first conductive line 110 and the second conductive line 115, respectively.
다음에 도 3에 도시된 바와 같이, 도 2의 결과물 전면에 절연체(122)를 적층한다. 그리고 도 4에 도시된 바와 같이, 제2 개구부(130)의 상부에 트랜치(132)를 형성한다. 이 트랜치(132)를 형성하기 위한 식각 공정을 진행하는 동안, 제1 개구부(120)와 제1 개구부(120) 내의 절연체(122)는 소정의 마스크막 패턴에 의해 식각되지 않고 보호된다. 반면에 절연체(122)는 식각 공정을 진행하는 동안 제2 개구부(30)의 바닥으로부터 제거된다. 트랜치(132)는 제2 개구부(130)의 폭보다 큰 폭을 갖는다.Next, as shown in FIG. 3, an insulator 122 is stacked on the entire surface of the resultant product of FIG. 2. 4, the trench 132 is formed on the second opening 130. During the etching process for forming the trench 132, the first opening 120 and the insulator 122 in the first opening 120 are protected without being etched by a predetermined mask layer pattern. On the other hand, the insulator 122 is removed from the bottom of the second opening 30 during the etching process. The trench 132 has a width greater than the width of the second opening 130.
다음에 도 5에 도시된 바와 같이, 제1 도전체(124)를 제1 및 제2 개구부(120, 130) 내에 적층하고, 제2 층간 절연막(107) 및 제1 도전체(124)가 각각 노출되도록 평탄화(polishing) 공정을 진행한다. 다음에 도 6에 도시된 바와 같이, 제3 층간 절연막(109)을 제2 층간 절연막(107) 및 제1 도전체(124) 위에 형성하고, 패터닝하여 제3 개구부(140)를 형성한다. 제3 개구부(140)는 제1 및 제2 개구부(120, 130) 내의 제1 도전체(124) 표면을 노출시킨다. 다음에 도 7에 도시된 바와 같이, 전면에 제2 도전체(142)를 적층하여 제3 개구부(140) 내부를 채운다.Next, as shown in FIG. 5, the first conductor 124 is laminated in the first and second openings 120 and 130, and the second interlayer insulating film 107 and the first conductor 124 are respectively The polishing process is carried out so as to be exposed. Next, as shown in FIG. 6, a third interlayer insulating film 109 is formed on the second interlayer insulating film 107 and the first conductor 124 and patterned to form a third opening 140. The third opening 140 exposes the surface of the first conductor 124 in the first and second openings 120 and 130. Next, as shown in FIG. 7, the second conductor 142 is stacked on the entire surface to fill the inside of the third opening 140.
이와 같은 종래의 반도체 소자의 제조 방법은, 다마신 공정을 채택함으로써 식각 공정이 어려운 금속막에 대한 식각 공정을 배제시킬 수 있으며, 또한 기존의 방법에 비하여 적은 개수의 마스크막만이 필요하다는 장점을 제공한다. 그러나 다음과 같은 문제점들도 또한 내포하고 있다.Such a conventional method of manufacturing a semiconductor device has the advantage that by adopting the damascene process, it is possible to eliminate the etching process for the metal film which is difficult to etch, and also requires only a small number of mask films compared to the conventional method. to provide. However, the following problems are also involved.
첫째로, MIM 커패시터 부분과 비아 컨택 부분에 절연체(122)가 동시에 만들어진다. 즉 이 절연체(122)는 MIM 커패시터의 유전체막으로서 작용하므로 MIM 커패시터 부분에서는 당연히 존재하여야 하지만, 비아 컨택 부분에서는 존재하지 않아야 되는 물질막이다. 따라서 비아 컨택 부분에서 절연체(122)는 제2 개구부(130)의 바닥으로부터 제거되어야 한다(도 4 참조). 이때 제2 개구부(130)의 바닥으로부터 절연체(122)를 제거하고 이어서 장벽 금속층(미도시)을 적층하기 전에 자연 산화막을 제거하기 위한 RF(Radio Frequency) 식각 공정이 필수적으로 수반되어야 한다. 그런데 RF 식각 공정에 의한 유전체막 표면의 손상(damage)로 인하여 MIM 커패시터의 성능이 저하된다는 문제가 발생한다.First, an insulator 122 is simultaneously made in the MIM capacitor portion and the via contact portion. That is, since the insulator 122 acts as a dielectric film of the MIM capacitor, it is a material film that should naturally exist in the MIM capacitor part but not in the via contact part. Thus, the insulator 122 at the via contact portion must be removed from the bottom of the second opening 130 (see FIG. 4). In this case, an RF (Radio Frequency) etching process for removing a natural oxide layer before removing the insulator 122 from the bottom of the second opening 130 and subsequently stacking a barrier metal layer (not shown) must be accompanied. However, a problem occurs that the performance of the MIM capacitor is degraded due to damage of the dielectric film surface by the RF etching process.
둘째로, 비아 컨택 부분의 제1 도전체(124) 측면에 절연체(122)가 존재함으로써, 비아 컨택 저항이 감소될 뿐만 아니라, 어스팩트 비(aspect ratio)가 증가하게 되어 후속의 제1 도전체(124) 적층이 정상적으로 이루어지기 어렵다는 문제가 발생한다.Second, the presence of the insulator 122 on the side of the first conductor 124 of the via contact portion not only reduces the via contact resistance, but also increases the aspect ratio, resulting in subsequent first conductors. (124) A problem arises in that stacking is difficult to normally occur.
본 발명이 이루고자 하는 기술적 과제는, 비아 컨택 부분에는 절연체가 존재하지 않으며, RF 식각 공정이 불필요한 MIM 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법을 제공하는 것이다.An object of the present invention is to provide a method of manufacturing a semiconductor device having a MIM capacitor and a via contact, in which no insulator is present in a via contact portion and an RF etching process is unnecessary.
도 1 내지 도 7은 종래의 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 through 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a conventional metal-insulator-metal capacitor and via contact.
도 8 내지 도 15는 본 발명의 일 실시예에 따른 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.8 to 15 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a metal-insulator-metal capacitor and via contacts according to an embodiment of the present invention.
도 16 내지 도 20는 본 발명의 다른 실시예에 따른 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.16 to 20 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a metal-insulator-metal capacitor and via contacts according to another embodiment of the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체소자의 제조 방법은, 비아 컨택 배선이 형성되는 제1 영역과 금속-절연체-금속 커패시터가 형성되는 제2 영역을 갖는 반도체 소자의 제조 방법에 있어서, 제1 층간 절연막상에 비아 컨택 및 커패시터 하부 전극을 위한 제1 금속막들을 상호 이격된 트랜치 형태로 형성하는 단계; 상기 제1 층간 절연막 및 상기 제1 금속막 표면 위에 제1 캡핑층을 형성하는 단계; 상기 제1 캡핑층 위에 제2 층간 절연막을 형성하는 단계; 상기 제2 층간 절연막의 일부를 제거하여 상기 제2 영역의 제1 캡핑층의 일부 표면이 노출되도록 하는 제1 트랜치를 형성하는 단계; 상기 제1 트랜치 내부를 채우는 제2 금속막을 형성하는 단계; 상기 제2 층간 절연막 및 상기 제2 금속막 표면 위에 제2 캡핑층을 형성하는 단계; 상기 제2 캡핑층 위에 제3 층간 절연막을 형성하는 단계; 상기 제1 영역의 제1 금속막 일부 표면을 노출시키는 비아 컨택 홀 및 상기 제2 영역의 제2 금속막 일부 표면을 노출시키는 제2 트랜치를 형성하는 단계; 및 상기 비아 컨택 홀 및 제2 트랜치 내부를 채우는 제3 금속막들을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device according to an embodiment of the present invention, the semiconductor device having a first region in which the via contact wiring is formed and the second region in which the metal-insulator-metal capacitor is formed A manufacturing method, comprising: forming first metal films for a via contact and a capacitor lower electrode in a trench form spaced apart from each other on a first interlayer insulating film; Forming a first capping layer on the first interlayer insulating film and the surface of the first metal film; Forming a second interlayer insulating film on the first capping layer; Removing a portion of the second interlayer insulating film to form a first trench to expose a portion of the surface of the first capping layer in the second region; Forming a second metal film filling the inside of the first trench; Forming a second capping layer on the surface of the second interlayer insulating film and the second metal film; Forming a third interlayer insulating film on the second capping layer; Forming a via contact hole exposing a part of the surface of the first metal film of the first region and a second trench exposing a part of the surface of the second metal film of the second region; And forming third metal layers filling the via contact hole and the inside of the second trench.
본 실시예에 있어서, 상기 제1 금속막들을 형성하는 단계는, 상기 제1 층간 절연막 위에 상기 제1 영역 및 제2 영역을 각각 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 상기 제1 층간 절연막을 일정 깊이로 식각하여 상호 일정 간격 이격된 트랜치들을 형성하는 단계; 상기 마스크막 패턴을 제거하는 단계; 상기 트랜치가 채워지도록 상기 제1 금속막을 형성하는 단계; 및 상기 제1 층간 절연막 표면이 노출되도록 평탄화 공정을 수행하여 상기 제1 금속막들을 상호 분리시키는 단계를 포함하는 것이 바람직하다.The forming of the first metal layers may include forming a mask layer pattern exposing the first region and the second region on the first interlayer insulating layer; Forming trenches spaced apart from each other by etching the first interlayer insulating layer to a predetermined depth using the mask layer pattern as an etching mask; Removing the mask layer pattern; Forming the first metal film to fill the trench; And separating the first metal layers from each other by performing a planarization process to expose the surface of the first interlayer insulating layer.
상기 제1 층간 절연막과 상기 제1 금속막들 사이에 제1 장벽 금속층들을 형성하는 단계를 더 포함하는 것이 바람직하다.The method may further include forming first barrier metal layers between the first interlayer insulating layer and the first metal layers.
상기 제1 캡핑층은 200-1000Å의 두께를 갖는 실리콘 나이트라이드막인 것이 바람직하다.The first capping layer is preferably a silicon nitride film having a thickness of 200-1000 kPa.
상기 제1 캡핑층은 200-1000Å의 두께를 갖는 실리콘 카바이드막인 것이 바람직하다.The first capping layer is preferably a silicon carbide film having a thickness of 200-1000 kPa.
상기 제1 트랜치 내에 상기 제2 금속막을 형성하기 전에 제2 장벽 금속층을 형성하는 단계를 더 포함하는 것이 바람직하다.The method may further include forming a second barrier metal layer before forming the second metal film in the first trench.
상기 제2 금속막을 형성하는 단계는, 상기 제2 장벽 금속층 위에 제2 금속막을 형성하는 단계; 및 상기 제2 층간 절연막 표면이 노출되도록 평탄화 공정을 수행하는 단계를 포함하는 것이 바람직하다.The forming of the second metal film may include forming a second metal film on the second barrier metal layer; And performing a planarization process to expose the surface of the second interlayer insulating film.
상기 비아 컨택을 형성하는 단계는 듀얼 다마신 공정을 사용하여 수행하는 것이 바람직하다.Forming the via contact is preferably performed using a dual damascene process.
상기 제3 금속막을 형성하기 전에 비아 컨택 홀 및 제2 트랜치 내부에 제3 장벽 금속층을 형성하는 단계를 더 포함하는 것이 바람직하다.The method may further include forming a third barrier metal layer in the via contact hole and the second trench before forming the third metal layer.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 비아 컨택 배선이 형성되는 제1 영역과 금속-절연체-금속 커패시터가 형성되는 제2 영역을 갖는 반도체 소자의 제조 방법에 있어서, 제1 층간 절연막상에 비아 컨택 및 커패시터 하부 전극을 위한 제1 금속막들을 상호 이격된 트랜치 형태로 형성하는 단계; 상기 제1 층간 절연막 및 상기 제1 금속막 표면 위에 제1 캡핑층을 형성하는 단계; 상기 제1 캡핑층 위에 제2 층간 절연막을 형성하는 단계; 상기 제2 층간 절연막의 일부를 제거하여 상기 제2 영역의 제1 캡핑층의 일부 표면이 노출되도록 하는 제1 트랜치를 형성하는 단계; 상기 제1 트랜치 내부에 추가 유전체막을 형성하는 단계; 상기 추가 유전체막 위에 상기 제1 트랜치를 채우는 제2 금속막을 형성하는 단계; 상기 제2 층간 절연막 및 상기 제2 금속막 표면 위에 제2 캡핑층을 형성하는 단계; 상기 제2 캡핑층 위에 제3 층간 절연막을 형성하는 단계; 상기 제1 영역의 제1 금속막 일부 표면을 노출시키는 비아 컨택 홀 및 상기 제2 영역의 제2 금속막 일부 표면을 노출시키는 제2 트랜치를 형성하는 단계; 및 상기 비아 컨택 홀 및 제2 트랜치 내부를 채우는 제3 금속막들을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device according to another embodiment of the present invention, the semiconductor device having a first region in which the via contact wiring is formed and the second region in which the metal-insulator-metal capacitor is formed A manufacturing method, comprising: forming first metal films for a via contact and a capacitor lower electrode in a trench form spaced apart from each other on a first interlayer insulating film; Forming a first capping layer on the first interlayer insulating film and the surface of the first metal film; Forming a second interlayer insulating film on the first capping layer; Removing a portion of the second interlayer insulating film to form a first trench to expose a portion of the surface of the first capping layer in the second region; Forming an additional dielectric film inside the first trench; Forming a second metal film filling the first trench over the additional dielectric film; Forming a second capping layer on the surface of the second interlayer insulating film and the second metal film; Forming a third interlayer insulating film on the second capping layer; Forming a via contact hole exposing a part of the surface of the first metal film of the first region and a second trench exposing a part of the surface of the second metal film of the second region; And forming third metal layers filling the via contact hole and the inside of the second trench.
본 실시예에 있어서, 상기 제1 금속막들을 형성하는 단계는, 상기 제1 층간 절연막 위에 상기 제1 영역 및 제2 영역을 각각 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 상기 제1 층간 절연막을 일정 깊이로 식각하여 상호 일정 간격 이격된 트랜치들을 형성하는 단계; 상기 마스크막 패턴을 제거하는 단계; 상기 트랜치가 채워지도록 상기 제1 금속막을 형성하는 단계; 및 상기 제1 층간 절연막 표면이 노출되도록 평탄화 공정을 수행하여 상기 제1 금속막들을 상호 분리시키는 단계를 포함하는 것이 바람직하다.The forming of the first metal layers may include forming a mask layer pattern exposing the first region and the second region on the first interlayer insulating layer; Forming trenches spaced apart from each other by etching the first interlayer insulating layer to a predetermined depth using the mask layer pattern as an etching mask; Removing the mask layer pattern; Forming the first metal film to fill the trench; And separating the first metal layers from each other by performing a planarization process to expose the surface of the first interlayer insulating layer.
상기 제1 층간 절연막과 상기 제1 금속막들 사이에 제1 장벽 금속층들을 형성하는 단계를 더 포함하는 것이 바람직하다.The method may further include forming first barrier metal layers between the first interlayer insulating layer and the first metal layers.
상기 제1 캡핑층은 200-1000Å의 두께를 갖는 실리콘 나이트라이드막인 것이바람직하다.Preferably, the first capping layer is a silicon nitride film having a thickness of 200-1000 GPa.
상기 제1 캡핑층은 200-1000Å의 두께를 갖는 실리콘 카바이드막인 것이 바람직하다.The first capping layer is preferably a silicon carbide film having a thickness of 200-1000 kPa.
상기 추가 유전체막은 산화막, 나이트라이드막 또는 산화막과 나이트라이드막의 복합막으로 형성하는 것이 바람직하다.The additional dielectric film is preferably formed of an oxide film, a nitride film or a composite film of an oxide film and a nitride film.
상기 제2 금속막을 형성하기 전에 상기 추가 유전체막 위에 제2 장벽 금속층을 형성하는 단계를 더 포함하는 것이 바람직하다.Preferably, the method further includes forming a second barrier metal layer on the additional dielectric film before forming the second metal film.
상기 제2 금속막을 형성하는 단계는, 상기 제2 장벽 금속층 위에 제2 금속막을 형성하는 단계; 및 상기 제2 층간 절연막 표면이 노출되도록 평탄화 공정을 수행하는 단계를 포함하는 것이 바람직하다.The forming of the second metal film may include forming a second metal film on the second barrier metal layer; And performing a planarization process to expose the surface of the second interlayer insulating film.
상기 비아 컨택을 형성하는 단계는 듀얼 다마신 공정을 사용하여 수행하는 것이 바람직하다.Forming the via contact is preferably performed using a dual damascene process.
상기 제3 금속막을 형성하기 전에 비아 컨택 홀 및 제2 트랜치 내부에 제3 장벽 금속층을 형성하는 단계를 더 포함하는 것이 바람직하다.The method may further include forming a third barrier metal layer in the via contact hole and the second trench before forming the third metal layer.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.
도 8 내지 도 14는 본 발명의 제1 실시예에 따른 MIM 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.8 to 14 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a MIM capacitor and a via contact according to a first embodiment of the present invention.
먼저 도 8을 참조하면, 제1 층간 절연막(700) 위에 제1 금속막들(810, 910)을 상호 일정 간격 이격되도록 형성한다. 도면의 왼쪽에 배치된 제1 금속막(810)은 비아 컨택을 형성하기 위한 것이며, 오른쪽에 배치된 제1 금속막(910)은 MIM 커패시터를 형성하기 위한 것이다. 제1 층간 절연막(700)과 제1 금속막들(810, 910) 사이에는 각각 제1 장벽 금속층(800, 900)이 개재되도록 한다.First, referring to FIG. 8, first metal layers 810 and 910 are formed on the first interlayer insulating layer 700 so as to be spaced apart from each other by a predetermined interval. The first metal film 810 disposed on the left side of the figure is for forming a via contact, and the first metal film 910 disposed on the right side is for forming a MIM capacitor. First barrier metal layers 800 and 900 are interposed between the first interlayer insulating layer 700 and the first metal layers 810 and 910, respectively.
제1 금속막들(810), 910)을 형성하는 과정을 설명하면, 먼저 제1 층간 절연막(700) 위에 마스크막 패턴(미도시)을 형성한다. 이 마스크막 패턴은 제1 금속막들(810, 910)이 형성될 부분의 제1 층간 절연막(700) 표면을 노출시킨다. 다음에 이 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 제1 층간 절연막(700) 일정 깊이까지 트랜치를 형성한다. 그리고 마스크막 패턴을 제거한 후, 제1 장벽 금속층(800, 900) 및 제1 금속막(810, 910)을 각각 적층한다. 제1 장벽 금속층(800, 900)은 스퍼터링(sputtering)을 사용하여 적층할 수 있다. 제1 금속막(810, 910)은 구리(Cu) 종자(seed)를 형성한 후에 전기 도금(electroplating)법을 사용하여 적층할 수 있다. 제1 장벽 금속층(800, 900) 및 제1 금속막(810, 910)을 적층한 후에는 화학적 기계적 폴리싱(CMP; Chemical Mechanical Polishing)법을 이용한 평탄화 공정을 수행하여 제1 층간 절연막(700)의 일부 표면이 노출되면서 동시에 제1 금속막들(810, 910)이 상호 분리되도록 한다. 제1 금속막(810, 910)의 두께는 대략 3000-10000Å이 되도록 한다.Referring to the process of forming the first metal layers 810 and 910, a mask layer pattern (not shown) is first formed on the first interlayer insulating layer 700. This mask film pattern exposes the surface of the first interlayer insulating film 700 in the portion where the first metal films 810 and 910 are to be formed. Next, an etching process using the mask layer pattern as an etching mask is performed to form trenches up to a predetermined depth of the first interlayer insulating layer 700. After the mask layer pattern is removed, the first barrier metal layers 800 and 900 and the first metal layers 810 and 910 are stacked, respectively. The first barrier metal layers 800 and 900 may be stacked using sputtering. The first metal layers 810 and 910 may be stacked by using an electroplating method after forming copper (Cu) seeds. After stacking the first barrier metal layers 800 and 900 and the first metal films 810 and 910, a planarization process using a chemical mechanical polishing (CMP) method is performed to form the first interlayer insulating film 700. Some surfaces are exposed to allow the first metal layers 810 and 910 to be separated from each other. The thickness of the first metal films 810 and 910 is approximately 3000-10000 mm 3.
다음에 도 9를 참조하면, 제1 층간 절연막(700) 및 제1 금속막(810, 910) 표면 위에 제1 캡핑(capping)층(710) 및 제2 층간 절연막(720)을 순차적으로 형성한다. 제1 캡핑층(710)은, 첫째로 구리 성분이 확산하는 것을 방지하고, 둘째로 후속의 비아 컨택 홀 형성을 위한 식각 공정시에 식각 정지막으로도 이용되며, 그리고 셋째로 MIM 커패시터의 유전체막의 일부로도 사용된다. 따라서 이와 같은 용도에 적절한 실리콘 나이트라이드(Silicon Nitride; SiN)막 또는 실리콘 카바이드(Silicon Carbide; SiC)막을 사용하여 제1 캡핑층(710)을 형성한다. 제1 캡핑층(710)의 두께는 200-1000Å이 되도록 한다. 제1 캡핑층(710)이 MIM 커패시터의 유전체막으로도 사용되기 때문에, 그 두께는 소망하는 커패시터의 커패시턴스에 따라 결정될 수 있다. 예컨대 MIM 커패시터의 소망하는 단위 면적당 커패시턴스가 1.0fF/㎛2인 경우, 사용하는 막질이 유전 상수가 7.5인 나이트라이드막일 때 제1 캡핑층(710)의 두께는 대략 664Å이 되어야 한다. 만약 후속 공정에서 나이트라이드막이 추가적으로 형성될 때는 그 두께를 미리 고려하여 적절한 두께로 형성한다. 제2 층간 절연막(720)은 산화막을 사용하여 형성하며, 비아가 형성될 부분이므로 대략 3000-10000Å의 두께를 갖도록 한다.9, a first capping layer 710 and a second interlayer insulating film 720 are sequentially formed on the surfaces of the first interlayer insulating film 700 and the first metal films 810 and 910. . The first capping layer 710 is first used to prevent diffusion of the copper component, and secondly, to be used as an etch stop film in the etching process for subsequent via contact hole formation, and thirdly, to the dielectric film of the MIM capacitor. It is also used as a part. Therefore, the first capping layer 710 is formed using a silicon nitride (SiN) film or a silicon carbide (SiC) film suitable for such a purpose. The thickness of the first capping layer 710 is 200-1000 kPa. Since the first capping layer 710 is also used as the dielectric film of the MIM capacitor, its thickness can be determined according to the capacitance of the desired capacitor. For example, when the desired capacitance per unit area of the MIM capacitor is 1.0 fF / µm 2 , the thickness of the first capping layer 710 should be approximately 664 kW when the film quality to be used is a nitride film having a dielectric constant of 7.5. If the nitride film is additionally formed in a subsequent step, the thickness is formed in consideration of the thickness in advance. The second interlayer insulating film 720 is formed using an oxide film and has a thickness of about 3000-10000 kV since the via is formed.
다음에 도 10을 참조하면, 제2 층간 절연막(720) 위에 마스크막 패턴(730)을 형성한다. 이 마스크막 패턴(730)은 MIM 커패시터가 형성될 영역에 위치한 제2 층간 절연막(720)을 노출시킨다. 마스크막 패턴(730)을 형성한 후에는, 이 마스크막 패턴(730)을 식각 마스크로 한 식각 공정을 진행하여 제2 층간 절연막(720)의 노출 부분을 제거한다. 이 식각 공정은 제1 캡핑층(710) 표면이 노출될 때까지 선택적으로 이루어진다. 식각 공정이 종료되면, 제1 캡핑층(710)의 일부 표면이 노출되는 컨택 홀이 만들어진다. 컨택 홀을 형성한 후에는 마스크막 패턴(730)을 제거한다.Next, referring to FIG. 10, a mask film pattern 730 is formed on the second interlayer insulating film 720. The mask layer pattern 730 exposes the second interlayer insulating layer 720 positioned in the region where the MIM capacitor is to be formed. After the mask film pattern 730 is formed, an etching process using the mask film pattern 730 as an etching mask is performed to remove the exposed portion of the second interlayer insulating film 720. This etching process is selectively performed until the surface of the first capping layer 710 is exposed. When the etching process is completed, a contact hole is formed to expose a portion of the surface of the first capping layer 710. After forming the contact hole, the mask layer pattern 730 is removed.
다음에 도 11을 참조하면, 노출된 제2 층간 절연막(720) 및 제1 캡핑층(710) 표면 위에 제2 장벽 금속층(920)을 형성한다. 제2 장벽 금속층(920)으로서는 대략 200-1000Å 두께의 탄탈륨 나이트라이드(Tantalum Nitride; TaN)막을 사용한다. MIM 커패시터 부분과 비아 컨택 부분에 절연체가 동시에 만들어지는 종래의 방법에 따르면, 비아 컨택 부분의 절연체 제거와 표면의 자연 산화막 제거를 위해서, 장벽 금속층 형성 이전에 RF 식각 공정이 수행되어야 했다. 그러나 본 발명에 따른 방법에서는, 제2 장벽 금속층(920)을 형성하기 이전에 커패시터 특성을 열화시키는 RF 식각 공정을 수행할 필요가 없다.Next, referring to FIG. 11, a second barrier metal layer 920 is formed on the exposed surfaces of the second interlayer insulating film 720 and the first capping layer 710. As the second barrier metal layer 920, a tantalum nitride (TaN) film having a thickness of approximately 200-1000 kPa is used. According to a conventional method in which an insulator is simultaneously formed in the MIM capacitor portion and the via contact portion, an RF etching process has to be performed before the formation of the barrier metal layer in order to remove the insulator in the via contact portion and remove the natural oxide layer on the surface. However, in the method according to the present invention, it is not necessary to perform an RF etching process that degrades the capacitor characteristics before forming the second barrier metal layer 920.
제2 장벽 금속층(920)을 형성한 후에는, 제2 장벽 금속층(920) 위에 MIM 커패시터의 중간 전극 역할을 수행하는 제2 금속막(930)을 형성한다. 제2 금속막(930)을 형성하기 위해서는, 먼저 제2 장벽 금속층(920) 위에 구리 종자를 대략 500-2000Å 두께로 형성한다. 형성 방법으로는 스퍼터링을 사용할 수 있다. 그리고 전기 도금법을 진행하는데, 이때 제2 금속막(930)이 트랜치를 완전히 채울수 있도록 한다. 다음에 제2 금속막(930)의 노드 분리를 위해 CMP를 이용한 평탄화 공정을 수행한다. 이 평탄화 공정은 제2 층간 절연막(720) 표면이 노출되는 지점(도면에서 "A"로 표시한 지점) 위 부분이 모두 제거되도록 수행한다.After the second barrier metal layer 920 is formed, a second metal film 930 is formed on the second barrier metal layer 920 to serve as an intermediate electrode of the MIM capacitor. In order to form the second metal film 930, first, copper seeds are formed on the second barrier metal layer 920 to a thickness of approximately 500-2000 mm 3. Sputtering can be used as a formation method. Then, the electroplating method is performed, in which the second metal film 930 can completely fill the trench. Next, a planarization process using CMP is performed to separate the nodes of the second metal layer 930. This planarization process is performed such that all portions above the point where the surface of the second interlayer insulating film 720 is exposed (indicated by "A" in the drawing) are removed.
다음에 도 12를 참조하면, 제2 층간 절연막(720) 및 제2 금속막(930) 표면 위에 제2 캡핑층(740)을 형성한다. 제2 캡핑층(740)은, 제1 캡핑층(710)과 유사하게 구리 성분이 확산하는 것을 방지하기 위한 것이지만, 제1 캡핑층(710)과는 다르게 MIM 커패시터의 유전체막으로서는 사용되지 않는다. 제2 캡핑층(740)은, 제1 캡핑층(710)과 동일한 방법과 동일한 물질막을 사용하여 형성할 수 있다. 이어서 제2 캡핑층(740) 위에 제3 층간 절연막(750)을 형성한다.Next, referring to FIG. 12, a second capping layer 740 is formed on the surfaces of the second interlayer insulating film 720 and the second metal film 930. The second capping layer 740 is similar to the first capping layer 710 to prevent diffusion of the copper component, but unlike the first capping layer 710, the second capping layer 740 is not used as a dielectric film of the MIM capacitor. The second capping layer 740 may be formed using the same method and the same material film as that of the first capping layer 710. Subsequently, a third interlayer insulating layer 750 is formed on the second capping layer 740.
다음에 도 13을 참조하면, 비아 컨택 형성 영역 내에서 제1 금속막(810) 위의 제1 캡핑층(710)의 일부 표면을 노출시키는 비아 컨택 홀(760)을 형성한다. 이를 위하여 먼저 식각이 이루어질 부분의 제3 층간 절연막(750) 표면만을 노출시키는 마스크막 패턴(미도시)을 제3 층간 절연막(750) 위에 형성한다. 다음에 이 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 제3 층간 절연막(750), 제2 캡핑층(740), 제2 층간 절연막(720) 및 제1 캡핑층(710)의 일부 노출 부분을 순차적으로 제거한다. 비아 컨택 홀(760)을 형성한 후에는, 식각 마스크로 사용한 마스크막 패턴을 제거한다.Next, referring to FIG. 13, a via contact hole 760 is formed in the via contact forming region to expose a portion of the surface of the first capping layer 710 on the first metal layer 810. To this end, a mask layer pattern (not shown) exposing only the surface of the third interlayer insulating layer 750 of the portion to be etched is formed on the third interlayer insulating layer 750. Next, an etching process using the mask layer pattern as an etching mask is performed to partially expose the third interlayer insulating layer 750, the second capping layer 740, the second interlayer insulating layer 720, and the first capping layer 710. Remove parts sequentially. After the via contact hole 760 is formed, the mask film pattern used as the etching mask is removed.
다음에 도 14를 참조하면, 비아 컨택 형성 영역에 상부 금속 배선을 위한 트랜치(770)를 형성시키는 동시에 MIM 커패시터 영역에도 커패시터의 상부 전극을 위한 트랜치(780)를 형성한다. 이를 위하여 먼저 식각이 이루어질 부분을 노출시키는 마스크막 패턴(미도시)을 제3 층간 절연막(750) 위에 형성한다. 여기서 식각이 이루어질 부분은, 비아 컨택 형성 영역에서 상부 금속 배선이 형성될 부분이고, MIM 커패시터 형성 영역에서는 커패시터의 상부 전극이 형성될 부분이다. 마스크막 패턴을 형성한 후에는, 이 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 트랜치들(770, 780)을 형성한다. 이 트랜치(770) 및 비아 컨택 홀(760)은 듀얼 다마신 공정에 의해 만들어지므로, 트랜치(770)는 비아 컨택 홀(760) 위에서 상대적으로 넓은 폭을 가진다.Referring next to FIG. 14, a trench 770 is formed in the via contact forming region for the upper metal wiring, and a trench 780 is formed in the MIM capacitor region for the upper electrode of the capacitor. To this end, a mask layer pattern (not shown) exposing portions to be etched is first formed on the third interlayer insulating layer 750. Here, the portion to be etched is a portion where the upper metal wiring is to be formed in the via contact forming region and the portion where the upper electrode of the capacitor is to be formed in the MIM capacitor forming region. After the mask film pattern is formed, trenches 770 and 780 are formed by performing an etching process using the mask film pattern as an etching mask. Since trench 770 and via contact hole 760 are made by a dual damascene process, trench 770 has a relatively wide width over via contact hole 760.
다음에 도 15를 참조하면, 비아 컨택 홀 및 트랜치들(도 14의 760, 770 및 780)이 형성된 결과물 전면에 제3 장벽 금속층(950)을 형성한다. 그리고 제3 장벽 금속층(950) 위에 제3 금속막(960)을 형성한다. 제3 금속막(960)을 형성하기 위해서는, 먼저 제3 장벽 금속층(950) 위에 구리 종자를 스퍼터링을 사용하여 형성한다. 그리고 전기 도금법을 진행하는데, 이때 제3 금속막(960)이 비아 컨택 홀 및 트랜치들(도 14의 760, 770 및 780)을 완전히 채울수 있도록 한다. 다음에 제4 금속막(960)의 노드 분리를 위해 CMP를 이용한 평탄화 공정을 수행한다.Referring next to FIG. 15, a third barrier metal layer 950 is formed on the entire surface of the resultant via via holes and trenches 760, 770, and 780 of FIG. 14. The third metal layer 960 is formed on the third barrier metal layer 950. In order to form the third metal film 960, first, copper seeds are formed on the third barrier metal layer 950 using sputtering. Then, the electroplating method is performed, in which the third metal film 960 can completely fill the via contact holes and trenches (760, 770, and 780 of FIG. 14). Next, a planarization process using CMP is performed to separate the fourth metal layer 960.
도 16 내지 도 20는 본 발명의 제2 실시예에 따른 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다. 도 16 내지 도 20에서, 도 8 내지 도 15와 동일한 참조 부호는 동일한 구성 요소를 나타낸다.16 to 20 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a metal-insulator-metal capacitor and a via contact according to a second embodiment of the present invention. 16 to 20, the same reference numerals as those of Figs. 8 to 15 denote the same components.
본 실시예에 따른 반도체 소자의 제조 방법은, 도 8 내지 도 15를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 대부분 동일하지만, MIM 커패시터 영역의 제1 캡핑층(710)의 일부 표면을 노출시키는 트랜치를 형성한 후에 제1 캡핑층(710)과 함께 MIM 커패시터의 유전체막으로 함께 사용될 추가 유전체막을 형성하는 단계를 더 포함한다는 점에서 상이하다.The manufacturing method of the semiconductor device according to the present embodiment is mostly the same as the semiconductor device according to the first embodiment of the present invention described with reference to FIGS. 8 to 15, but is part of the first capping layer 710 in the MIM capacitor region. After forming the trenches exposing the surface, the method further includes forming an additional dielectric film to be used together as the dielectric film of the MIM capacitor with the first capping layer 710.
보다 구체적으로 설명하면, 먼저 도 8 내지 도 10을 참조하여 설명한 단계들을 수행한다. 다음에 도 16에 도시된 바와 같이, 노출된 제2 층간 절연막(720) 및제1 캡핑층(710) 표면 위에 추가 유전체막(990)을 형성한다. 이 추가 유전체막(990)은 화학 기상 증착법을 이용한 산화막이나 나이트라이드막을 사용하여 형성한다. 경우에 따라서 추가 유전체막(990)은 산화막과 나이트라이드막의 복합막을 사용할 수도 있다. 추가 유전체막(990)을 형성한 후에는 그 위에 제2 장벽 금속층(920)을 형성하고, 이어서 제2 장벽 금속층(920) 위에 MIM 커패시터의 중간 전극 역할을 수행하는 제2 금속막(930)을 형성한다. 다음에 제2 금속막(930)의 노드 분리를 위해 CMP를 이용한 평탄화 공정을 수행한다.In more detail, first, the steps described with reference to FIGS. 8 to 10 are performed. Next, as shown in FIG. 16, an additional dielectric film 990 is formed on the exposed surfaces of the second interlayer insulating film 720 and the first capping layer 710. The additional dielectric film 990 is formed using an oxide film or a nitride film using chemical vapor deposition. In some cases, the additional dielectric film 990 may use a composite film of an oxide film and a nitride film. After the additional dielectric film 990 is formed, a second barrier metal layer 920 is formed thereon, and then a second metal film 930 is formed on the second barrier metal layer 920 serving as an intermediate electrode of the MIM capacitor. Form. Next, a planarization process using CMP is performed to separate the nodes of the second metal layer 930.
다음에 도 17에 도시된 바와 같이, 제2 층간 절연막(720) 및 제2 금속막(930) 표면 위에 제2 캡핑층(740)을 형성하고, 다시 제2 캡핑층(740) 위에 제3 층간 절연막(750)을 형성한다. 다음에 도 18에 도시된 바와 같이, 별도의 마스크막 패턴을 이용하여 비아 컨택 형성 영역 내에서 제1 금속막(810)의 일부 표면을 노출시키는 비아 컨택 홀(760)을 형성한다. 다음에 도 19에 도시된 바와 같이, 별도의 마스크막 패턴을 이용하여, 비아 컨택 형성 영역에 상부 금속 배선을 위한 트랜치(770)를 형성시키는 동시에 MIM 커패시터 영역에도 커패시터 상부 전극을 위한 틀내치(780)를 형성한다. 다음에 도 20에 도시된 바와 같이, 비아 컨택 홀 및 트랜치들(도 14의 760, 770 및 780)이 형성된 결과물 전면에 제3 장벽 금속층(950)을 형성한다. 그리고 제3 장벽 금속층(950) 위에 제3 금속막(960)을 형성한다. 다음에 제4 금속막(960)의 노드 분리를 위해 CMP를 이용한 평탄화 공정을 수행한다.Next, as shown in FIG. 17, a second capping layer 740 is formed on the surfaces of the second interlayer insulating film 720 and the second metal film 930, and then again on the second capping layer 740. An insulating film 750 is formed. Next, as illustrated in FIG. 18, a via contact hole 760 is formed in the via contact formation region to expose a part of the surface of the first metal layer 810 using a separate mask layer pattern. Next, as shown in FIG. 19, using a separate mask layer pattern, a trench 770 is formed in the via contact forming region for the upper metal wiring, and a mold 780 for the capacitor upper electrode is also formed in the MIM capacitor region. ). Next, as shown in FIG. 20, a third barrier metal layer 950 is formed on the entire surface of the resultant via via holes and trenches 760, 770, and 780 of FIG. 14. The third metal layer 960 is formed on the third barrier metal layer 950. Next, a planarization process using CMP is performed to separate the fourth metal layer 960.
이상의 설명에서와 같이, 본 발명에 따른 MIM 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법에 의하면 다음과 같은 이점들이 제공된다.As described above, the method of manufacturing a semiconductor device having a MIM capacitor and a via contact according to the present invention provides the following advantages.
첫째로, 비아 컨택 홀을 채우는 공정과 MIM 커패시터의 유전체막 위에 금속막을 형성하는 공정이 별개로 진행되므로, MIM 커패시터의 유전체막이 노출된 상태에서 RF 식각 공정이 수행되지 않으며, 따라서 RF 식각 공정에 의한 MIM 커패시터의 성능 열화를 방지할 수 있다.First, since the process of filling the via contact hole and the process of forming a metal film on the dielectric film of the MIM capacitor are performed separately, the RF etching process is not performed while the dielectric film of the MIM capacitor is exposed. The performance deterioration of the MIM capacitor can be prevented.
둘째로, 비아 컨택을 형성하는 금속막들의 측면에 어떠한 절연체도 존재하지 않으므로 비아 컨택 저항이 감소되지 않고, 또한 비아 컨택 홀의 어스펙트 비가 감소되며, 이에 따라 후속 공정인 비아 컨택 홀 내부로의 금속막 적층 공정을 용이하게 수행할 수 있다.Secondly, no insulator is present on the side of the metal films forming the via contact, so the via contact resistance is not reduced and also the aspect ratio of the via contact hole is reduced, thus the metal film inside the via contact hole, which is a subsequent process. The lamination process can be easily performed.
셋째로, 비아 컨택 영역에 듀얼 다마신 공정을 사용하므로 전기적 특성이 상대적으로 좋은 구리 재료를 사용하여 컨택 배선 및 커패시터 전극을 형성할 수 있으며, 이에 따라 전기적 저항이 적은 배선 구조 및 커패시터 전극을 제공할 수 있다.Third, the dual damascene process is used in the via contact region, which makes it possible to form contact wiring and capacitor electrodes using copper materials having relatively good electrical characteristics, thereby providing wiring structures and capacitor electrodes with low electrical resistance. Can be.
그리고 넷째로, 식각 공정 전에 식각 정지막으로서 캡핑층을 이용함으로써 별도의 얼라인 키 형성을 위한 마스크가 불필요하다.And fourthly, by using the capping layer as an etch stop layer before the etching process, a separate mask for forming an alignment key is unnecessary.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111446222A (en) * | 2020-05-19 | 2020-07-24 | 上海先方半导体有限公司 | Wafer-level RD L metal line structure and preparation method thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338999B1 (en) * | 2001-06-15 | 2002-01-15 | Silicon Integrated Systems Corp. | Method for forming metal capacitors with a damascene process |
| US6413815B1 (en) * | 2001-07-17 | 2002-07-02 | Macronix International Co., Ltd. | Method of forming a MIM capacitor |
| US20020179955A1 (en) * | 2001-05-30 | 2002-12-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising MIM-type capacitor and method of manufacturing the same |
| KR20030012484A (en) * | 2001-08-01 | 2003-02-12 | 삼성전자주식회사 | Method for fabricating semiconductor device having metal-insulator-metal capacitor and damascene wiring structure |
-
2003
- 2003-02-14 KR KR1020030009360A patent/KR20040073691A/en not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020179955A1 (en) * | 2001-05-30 | 2002-12-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising MIM-type capacitor and method of manufacturing the same |
| US6338999B1 (en) * | 2001-06-15 | 2002-01-15 | Silicon Integrated Systems Corp. | Method for forming metal capacitors with a damascene process |
| US6413815B1 (en) * | 2001-07-17 | 2002-07-02 | Macronix International Co., Ltd. | Method of forming a MIM capacitor |
| KR20030012484A (en) * | 2001-08-01 | 2003-02-12 | 삼성전자주식회사 | Method for fabricating semiconductor device having metal-insulator-metal capacitor and damascene wiring structure |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111446222A (en) * | 2020-05-19 | 2020-07-24 | 上海先方半导体有限公司 | Wafer-level RD L metal line structure and preparation method thereof |
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