Nothing Special   »   [go: up one dir, main page]

KR20040063576A - 누설 전류 측정에 의한 반도체 장치의 출력핀들에 대한단락/단선 테스트 방법 - Google Patents

누설 전류 측정에 의한 반도체 장치의 출력핀들에 대한단락/단선 테스트 방법 Download PDF

Info

Publication number
KR20040063576A
KR20040063576A KR1020030001050A KR20030001050A KR20040063576A KR 20040063576 A KR20040063576 A KR 20040063576A KR 1020030001050 A KR1020030001050 A KR 1020030001050A KR 20030001050 A KR20030001050 A KR 20030001050A KR 20040063576 A KR20040063576 A KR 20040063576A
Authority
KR
South Korea
Prior art keywords
pins
output
semiconductor device
short
power supply
Prior art date
Application number
KR1020030001050A
Other languages
English (en)
Inventor
유홍범
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030001050A priority Critical patent/KR20040063576A/ko
Publication of KR20040063576A publication Critical patent/KR20040063576A/ko

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26Testing of individual semiconductor devices
    • G01R31/2601Apparatus or methods therefor
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16566Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
    • G01R19/16571Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 comparing AC or DC current with one threshold, e.g. load current, over-current, surge current or fault current
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2834Automated test systems [ATE]; using microprocessors or computers
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/31712Input or output aspects
    • G01R31/31713Input or output interfaces for test, e.g. test pins, buffers
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

누설 전류 측정에 의한 반도체 장치의 출력핀들에 대한 단락/단선 테스트 방법이 개시된다. 상기 반도체 장치의 출력핀들에 대한 단락/단선 테스트 방법은, 상기 단락/단선 테스트 신호들 중 소정의 제어 신호에 의하여, 상기 패키지 후 반도체 장치의 논리 회로에 구비되는 소정의 스위칭 회로가 상기 입력핀들 중 전원 공급 핀들 각각에 상기 출력핀들 중 그룹을 형성하는 그룹들 각각의 핀들이 연결되도록 세팅한다. 세팅된 후 상기 ATE는 상기 소정의 스위칭 회로를 통하여 상기 전원 공급 핀들 각각에 연결되는 상기 그룹들의 핀들에서 출력되는 출력 신호들을 수신하고, 상기 전원 공급 핀들 각각에서 누설 전류들을 측정한다. 상기 출력 신호들은, 하이 전압 상태 또는 로우 전압 상태를 교번하고, 인접하는 상기 출력핀들은 서로 다른 상태의 신호들을 출력하는 것을 특징으로 한다. 누설 전류들을 측정한 후 상기 ATE는 상기 누설 전류들과 소정 임계치를 비교하는 분석을 통하여 에지 터치 불량 여부를 판정한다. 따라서, 기존의 측정 범위와 측정 분해능을 유지하는 ATE에 의하여, 짧은 테스트 시간에 효율적으로 에지 터치(edge touch) 불량으로 수 ㏁까지 나타나는 고 저항성 단락(short)이 용이하게 검출될 수 있다.

Description

누설 전류 측정에 의한 반도체 장치의 출력핀들에 대한 단락/단선 테스트 방법{Pin to pin short/open test method for output pins of the semiconductor device by leakage current measurement}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 출력핀 테스트 방법에 관한 것이다.
LDI(LCD Driver IC) 등과 같은 집적 회로의 반도체 장치는 반도체 회로의 설계와 공정, 칩 테스트 또는 패키지 후 테스트 등 일련의 여러 단계를 거쳐 제품으로 출시된다. 특히, 패키지 후 반도체 장치의 출력핀 테스트에서는 출력핀들 간의 단락/단선(short/open)을 테스트하여 정상적인 출력 신호가 공급될 수 있는지를 테스트한다. 반도체 장치의 출력핀들의 단선(open) 테스트는 출력핀들이 집적회로의 끝단 구동부와 연결이 되었는지를 테스트하는 것이고, 반도체 장치의 출력핀들의 단락(short) 테스트는 인접하는 출력핀들 상호간의 단락 여부 또는 출력핀들과 집적회로의 서브스트레이트(substrate)의 단락 여부를 테스트하는 것이다.
LCD(Liquid Crystal Display) 패널(Panel) 사이즈가 점점 대형화됨에 따라 LCD 패널의 화상 데이터를 처리하고 제어하는 LDI(LCD Driver IC)의 출력 핀(Pin)수가 점점 증가하여, 이에 따른 패드 피치(pad pitch)는 점점 감소하여 45㎛ 이하의 파인 피치(fine pitch)를 갖는 반도체 제품들이 개발되고 있는 추세이다. 따라서, 요즈음 많은 출력핀들을 갖는 반도체 장치에 대한 품질 확보가 필수 해결 과제로 대두되고 있으며, 효율적이고 경제적인 품질 보증을 위한 반도체 장치의 테스트기법 연구가 활발히 진행되고 있다. 특히, 최근 들어 LDI(LCD Driver IC) 등에서 인접한 출력핀들 사이 혹은 출력핀들과 집적회로의 서브스트레이트(substrate) 사이의 고 저항성 단락(Short)에 의한 에지 터치(edge touch) 불량이 새롭게 대두되고 있으며, 이와 같은 불량은 LCD 등의 디스플레이 시에 화질 저하의 원인이 되고 있다. 이와 같은 출력핀들에서의 에지 터치(edge touch) 불량은, 웨이퍼의 절삭 공정(sawing) 시에 스크라이브 라인(scribe line)에 있는 금속 패턴(Metal Pattern)이나 케엘에이 키(KLA Key)의 들뜸(metal lift)으로 발생하는 에지(edge) 단차에 의한 패키지(package) 리드의 에지 갭 마진(edge gap margin) 감소로 발생할 수 있다.
도 1은 에지 터치(edge touch) 불량의 출력핀이 있는 경우에 LCD(liquid crystal display) 등에서의 라인 디펙트(line defect)를 나타내는 일예이다.
도 1에 도시된 바와 같이, LDI(LCD Driver IC) 등의 출력핀들에 에지 터치(edge touch) 불량이 있으면, LCD 등의 디스플레이에서 특정 라인에 영상 신호가 정상적으로 전달되지 않아 그 라인의 휘도가 달라져 밝아지거나 어두워지는 라인 디펙트(line defect) 현상을 유발한다.
LDI(LCD Driver IC) 등 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 테스트를 위해서는, 일반적으로 출력핀들에 연결되어 있는 패드(pad) 쪽에 설계되어 있는 프로텍션 다이오드(protection diode) 특성이 이용된다. 예를 들어, 반도체 장치의 입력핀, 전원 공급핀, 출력핀 등 모두에 대해서 패드(pad) 쪽에 설계되어 있는 프로텍션 다이오드(protection diode)에 약 ±100㎂ 정도의 전류를 인가하여 다이오드(diode) 양단에 걸리는 전압값을 측정할 때, 그 전압값이 0.2~1.2 (V) 정도로 되면 양호한(good) 반도체 장치인 것으로 판단하고, 0.2(V) 이하의 값으로 측정되면 단락(short)으로 보아 실패한(fail) 반도체 장치인 것으로 처리하며, 1.2(V)이상의 값으로 측정되면 단선(open)으로 보아 실패한(fail) 반도체 장치인 것으로 처리한다.
도 2는 일반적인 출력핀 테스트를 설명하기 위한 프로텍션 다이오드(protection diode)의 전류특성 그래프이다.
도 2에 도시된 바와 같은 프로텍션 다이오드(protection diode)의 전류 특성에서와 같이, 프로텍션 다이오드(protection diode)에 전류를 인가하여 나타나는 전압을 측정할 때, 양호한(good) 반도체 장치의 출력핀에서는 0.2~1.2 (V)로 나타난다. 도 2에서, 반도체 장치의 출력핀이 단락(short) 또는 단선(open) 된 각각의 경우에는, 0.2(V) 이하의 값 또는 1.2(V) 이상의 값으로 측정된다.
그러나, 이와 같은 일반적인 반도체 장치의 출력핀 테스트 방법에서는, 단락(short) 관점에서 볼 때, 약 2 ㏀ 이하로 단락(short)된 경우에는 검출될 수 있지만, 수 ㏁ 까지 발생하는 에지 터치(edge touch) 불량과 같은 고 저항성 단락(short)의 경우에는 검출되지 못하는 문제가 있다.
이때, 에지 터치(edge touch) 불량에서 발생할 수 있는 약 수 백 ㏀ ~ 수 ㏁의 저항 값을 갖는 불량 핀을 검출하기 위해서, 일반적인 반도체 장치의 출력핀 테스트 방법은 프로텍션 다이오드(protection diode) 등과 같은 ESD(electrostatic discharge) 소자의 오프 상태를 유지하는 범위 내의 작은 전압 또는 전류를 인가하는 방법으로 테스트해야 하므로, 측정 범위와 측정 분해능에 한계가 있는 일반적인 ATE(Automatic Test Equipment)에 의하여 에지 터치(edge touch) 불량을 선별할 수 없다는 문제가 있다.
또한, 출력핀들의 개수가 점점 증가하고 있는 LDI(LCD Driver IC) 등과 같은 반도체 장치의 테스트에 있어서, 일반적인 반도체 장치의 출력핀 테스트 방법은 출력핀마다 개별적으로 측정되는 많은 량의 측정 포인트로 인하여 많은 테스트 시간을 소요하므로, 효율적이지 못한 문제가 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 누설 전류 측정으로 인접한 출력핀들 사이 혹은 출력핀들과 집적회로의 서브스트레이트(substrate) 사이의 고 저항성 단락(Short)에 의한 에지 터치(edge touch) 불량을 한번에 검출하여, 짧은 시간에 출력핀 테스트가 가능한 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 테스트 방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 에지 터치(edge touch) 불량의 출력핀이 있는 경우에 LCD(liquid crystal display) 등에서의 라인 디펙트(line defect)를 나타내는 일예이다.
도 2는 일반적인 출력핀 테스트를 설명하기 위한 프로텍션 다이오드(protection diode)의 전류특성 그래프이다.
도 3은 본 발명의 일실시예에 따른 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 테스트 동작의 흐름도이다.
도 4는 ATE(automatic test equipment)에 로딩된 반도체 장치의 출력핀들에서 출력되는 신호들을 나타내는 일예이다.
도 5는 반도체 장치의 출력핀에 에지 터치(edge touch) 불량이 있는 경우의 출력 전압 감소 현상을 설명하기 위한 도면이다.
도 6은 반도체 장치의 출력핀에서 출력되는 정상적인 파형(normal waveform)과 에지 터치(edge touch) 불량이 있는 경우의 파형(bad waveform)을 대비시켜 놓은 오실로스코프 파형도이다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 테스트 방법은, 자동 테스트 장비인 ATE(automatic test equipment)에 의하여 패키지 후 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 여부를 테스트하는 방법에 있어서, 다음과 같은 단계를 구비한다.
즉, 본 발명에 따른 반도체 장치의 출력핀들에 대한 단락/단선(short/open)테스트 방법은, 먼저, 상기 ATE(automatic test equipment)가 상기 패키지 후의 반도체 장치를 로딩한다. 다음에, 상기 ATE(automatic test equipment)는 상기 패키지 후 반도체 장치의 입력핀들에 단락/단선(short/open) 테스트 신호들을 입력한다.
이에 따라, 상기 단락/단선(short/open) 테스트 신호들 중 소정의 제어 신호에 의하여, 상기 패키지 후 반도체 장치의 논리 회로에 구비되는 소정의 스위칭 회로가 상기 입력핀들 중 전원 공급 핀들 각각에 상기 출력핀들 중 그룹을 형성하는 그룹들 각각의 핀들이 연결되도록 세팅한다. 세팅된 후 상기 ATE(automatic test equipment)는 상기 소정의 스위칭 회로를 통하여 상기 전원 공급 핀들 각각에 연결되는 상기 그룹들의 핀들에서 출력되는 출력 신호들을 수신하고, 상기 전원 공급 핀들 각각에서 누설 전류들을 측정한다.
누설 전류들을 측정한 후 상기 ATE(automatic test equipment)는 상기 누설 전류들과 소정 임계치를 비교하는 분석을 통하여 에지 터치(edge touch) 불량 여부를 판정한다.
상기 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 테스트 방법은, 상기 소정의 제어 신호에 의하여, 상기 소정의 스위칭 회로가 상기 전원 공급 핀들 각각에 다르게 대응되는 상기 그룹들의 핀들이 연결되도록 세팅하는 단계를 더 구비한다.
상기 전원 공급 핀들은, 제1 전원 공급핀 및 제2 전원 공급핀인 것을 특징으로 한다.
상기 그룹들은, 2 개의 그룹인 것을 특징으로 하고, 특히, 상기 출력핀들 중 홀수 번째 핀들인 제1 그룹과 상기 출력핀들 중 짝수 번째 핀들인 제2 그룹인 것을 특징으로 한다.
상기 수신은, 상기 그룹들 각각에서 선택된 하나 이상의 핀들에서 출력되는 신호의 수신인 것을 특징으로 한다.
상기 출력 신호들은, 하이 전압 상태 또는 로우 전압 상태를 교번하고, 인접하는 상기 출력핀들은 서로 다른 상태의 신호들을 출력하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 테스트 동작의 흐름도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 테스트 방법은, 자동 테스트 장비인 ATE(automatic test equipment)에 의하여 패키지 후 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 여부를 테스트하는 방법에 있어서, 다음과 같은 동작으로 이루어진다.
즉, 본 발명의 일실시예에 따른 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 테스트 방법은, 먼저, 상기 ATE(automatic test equipment)가 테스트 될 상기 패키지 후의 반도체 장치를 로딩한다(S310). 다음에, 상기 ATE(automatic test equipment)는 상기 패키지 후 반도체 장치의 입력핀들에 단락/단선(short/open) 테스트 신호들을 입력한다(S320).
이에 따라, 상기 단락/단선(short/open) 테스트 신호들 중 소정의 제어 신호에 의하여, 상기 패키지 후 반도체 장치의 논리 회로에 구비되는 소정의 스위칭 회로가 상기 입력핀들 중 전원 공급 핀들 각각에 상기 출력핀들 중 그룹을 형성하는 그룹들 각각의 핀들이 연결되도록 세팅한다. 세팅된 후 상기 ATE(automatic test equipment)는 상기 소정의 스위칭 회로를 통하여 상기 전원 공급 핀들 각각에 연결되는 상기 그룹들의 핀들에서 출력되는 출력 신호들을 수신한다(S330). 이때, 출력 신호들의 수신은, 상기 그룹들 각각에서 선택된 하나 이상의 핀들에서 출력되는 신호의 수신인 것으로 할 수 있다.
여기서, 상기 전원 공급 핀들 각각에 상기 그룹들 각각의 핀들이 연결되도록 세팅한 후, 상기 소정의 제어 신호에 의하여, 상기 소정의 스위칭 회로가 상기 전원 공급 핀들 각각에 다르게 대응되는 상기 그룹들의 핀들이 연결되도록 세팅하는 과정을 반복하여, 처음 세팅 상태와 다른 세팅 상태가 번갈아 세팅되도록 할 수 있다.
도 4는 ATE(automatic test equipment)에 로딩된 반도체 장치의 출력핀들에서 출력되는 신호들을 나타내는 일예이다.
도 4를 참조하면, 먼저, LDI(LCD Driver IC)와 같은 패키지 후 반도체 장치에 구비되는 입력핀들은 상기 반도체 장치의 왼쪽에 위치되고, 상기 반도체 장치에 구비되는 출력핀들은 오른쪽에 위치되는 것으로 가정하였다.
상기 입력핀들 중 상기 전원 공급 핀들은, 도 4에 도시된 바와 같이, 제1 전원(V1)을 공급하는 핀 및 제2 전원(V4)을 공급하는 핀인 것으로 하였다. 이외에도, 다른 전원 공급 핀들에 의하여 다른 전원들(V2, V3)이 공급될 수 있다.
상기 출력핀들 중 상기 그룹들은, 2 개의 그룹인 것을 특징으로 하고, 특히, 상기 출력핀들 중 홀수 번째 핀들인 제1 그룹과 상기 출력핀들 중 짝수 번째 핀들인 제2 그룹인 것을 특징으로 한다. 이외에도, 다른 전원 공급 핀들에 의하여 다른 전원들(V2, V3)도 공급되는 경우에 출력핀들에 대하여 다른 그룹들이 설정될 수 있다.
도 4에 도시된 바와 같이, 상기 출력핀들이 홀수 번째 핀들인 제1 그룹과 상기 출력핀들 중 짝수 번째 핀들인 제2 그룹으로 나눈 경우에, 상기 출력 신호들은, 하이 전압 상태(이하 제1 그룹이 하이 전압 상태인 경우를 "M1"이라 함) 또는 로우 전압 상태(이하 제2 그룹이 하이 전압 상태인 경우를 "M2"이라 함)를 번갈아 출력하고, 인접하는 상기 출력핀들은 서로 다른 상태(M1/M2)의 신호들을 출력한다. 단, 상기 전원 공급 핀들 각각에 상기 그룹들 각각의 핀들이 연결되도록 세팅한 후, 상기 소정의 제어 신호에 의하여, 상기 소정의 스위칭 회로가 상기 전원 공급 핀들 각각에 다르게 대응되는 상기 그룹들의 핀들이 연결되도록 세팅하는 과정을 반복함으로써, 처음 세팅 상태와 다른 세팅 상태가 번갈아 세팅되도록 하는 것을 가정하였다. 예를 들어, 처음 세팅 시에는 제1 전원(V1) 공급핀 및 제2 전원(V4) 공급핀 각각이 상기 제1 그룹 및 상기 제2 그룹의 출력핀들에 연결되도록 하고, 다음 세팅 시에는 출력핀들에 공급되는 전원이 서로 바뀌도록 하기 위하여, 제1 전원(V1) 공급핀 및 제2 전원(V4) 공급핀 각각이 상기 제2 그룹 및 상기 제1 그룹의 출력핀들에 연결되도록 한다.
이외에도, 상기 전원 공급 핀들 각각에 상기 그룹들 각각의 핀들이 연결되도록 한번만 세팅한 후에, 제1 전원(V1)과 제2 전원(V4)을 클럭 신호 형태로 입력시킴으로써, 상기 출력 신호들이 하이 전압 상태(M1) 또는 로우 전압 상태(M2)를 번갈아 출력하도록 할 수 있다.
상기 반도체 장치의 논리 회로에는 메모리를 포함할 수 있고, 특히, LDI(LCD Driver IC) 등과 같은 집적회로인 경우에, 내장된 디스플레이 데이터 메모리의 제어에 의하여, 홀수 출력핀 데이터 영역에는 4비트 데이터 "1111b", 짝수 출력핀 데이터 영역에는 "0000b"를 라이트(write) 한 후, 모든 데이터가 시스템 클럭(Clock)에 동기 되어 MLS(Multi Line Selection)의 함수로 정의된 디코더(Decoder)를 통하여 5비트 데이터로 전환되도록 할 수 있다. 이에 따라, 디코더(Decoder)를 통하여 출력되는 5비트 데이터로 이루어지는 상기 소정의 제어 신호(C1~C5)에 의하여, 도 5와 같은 출력 패드(pad) 쪽 스위칭 회로에서 홀수 출력핀은 제2 전원(V4) 공급핀, 짝수 출력핀은 제1 전원(V1) 공급핀에 연결되도록 할 수 있다. 마찬가지 방법으로, 다음 세팅 시에는, 홀수 출력핀은 제1 전원(V1) 공급핀, 짝수 출력핀은 제2 전원(V4) 공급핀에 연결되도록 할 수 있다.
이와 같이 소정 메모리의 제어에 의하여 이루어지는 LDI(LCD Driver IC)와 같은 반도체 장치가 아니라 하더라도, 반도체 장치의 논리 회로에 도 5와 같은 출력 패드(pad) 쪽 스위칭 회로가 구비되도록 하고, 스위칭 회로가 다른 방법으로 제어 신호(C1~C5)를 공급받아 스위칭 제어를 함으로써, 홀수 출력핀 또는 짝수 출력핀이 제1 전원(V1) 공급핀 또는 제2 전원(V4) 공급핀에 연결되도록 할 수 있다.
한편, 상기 출력 신호들을 수신한 후 상기 ATE(automatic test equipment)는, 상기 전원 공급 핀들 각각에서 누설 전류들을 측정한다(S340). 누설 전류들을 측정한 후 상기 ATE(automatic test equipment)는 상기 누설 전류들과 소정 임계치를 비교하는 분석을 통하여 에지 터치(edge touch) 불량 여부를 판정한다(S350). 여기서, 소정의 임계치는 수 ㏁ 까지 나타나는 고저항성 에지 터치(edge touch) 불량 시에 누설되는 전류의 양으로써, [표 1]을 기준으로 설정되는 값이다. 즉, 테스트 조건을 V4는 10(V), V1은 5(V), 및 VSS(서브스트레이트 전압)는 0(V)로하고, M1 상태에서, 단락(short)이 없는 무저항 시에는 누설 전류가 거의 없으며(0.015㎂ 정도), 채널간 누설 전류는 0.607(㎂) 정도, 채널과 서브스트레이스(substrate) 사이의 누설 전류는 0.581(㎂) 정도로 나타나고, ±0.1(㎂)의 누설 전류에서 단락(short) 50(㏁) 이상을 보장한다. 또한, M2 상태일 때에도 마찬가지로 방법으로 [표 1]과 같다.
[표 1]
도 5는 반도체 장치의 출력핀에 에지 터치(edge touch) 불량이 있는 경우의 출력 전압 감소 현상을 설명하기 위한 도면이다.
상기 단락/단선(short/open) 테스트 신호들 중 소정의 제어 신호(C1~C5)에 의하여, 상기 패키지 후 반도체 장치의 논리 회로에 구비되는 소정의 스위칭 회로가 상기 입력핀들 중 전원 공급 핀들 각각에 상기 출력핀들 중 그룹을 형성하는 그룹들 각각의 핀들이 연결되도록 세팅하면, 도 5에 도시된 바와 같이 설계되는 출력 패드(pad) 쪽의 상기 소정의 스위칭 회로에서, 출력 패드(pad)가 상기 출력핀들 중 짝수 번째 핀과 연결되는 경우에는 액티브 상태로 되는 C1에 의하여 제2 전원(V4) 공급 핀과 연결된다. 마찬가지로, 출력 패드(pad)가 상기 출력핀들 중 홀수 번째 핀과 연결되는 경우에는 액티브 상태로 되는 C4에 의하여 제1 전원(V1) 공급 핀과 연결된다. 도 5에서, MOSFET(metal oxide semiconductor field effect transistor)는 N 채널 또는 P 채널일 수 있고, Ron1 내지 Ron5는 MOSFET가 액티브 상태로 된 경우의 온(on) 저항이며, Rs는 출력핀이 서브스트레이스(substrate)와 고저항성 에지 터치(edge touch) 불량이 있는 경우의 단락(short) 저항이다. 이와 같은 고저항성 에지 터치(edge touch) 불량이 있고, C1이 액티브 상태로 된 경우에, 출력핀에 나타나는 전압을 Vout이라 하면, [수학식 1]과 같이, 출력 전압 Vout에 왜곡이 생긴다. 이때, 출력 전압 Vout에 왜곡이 없는 경우에는 V4 전압이 그대로 출력된다.
Vout = V4 * {Rs/(Ron1+Rs)}
도 6은 반도체 장치의 출력핀에서 출력되는 정상적인 파형(normal waveform)과 에지 터치(edge touch) 불량이 있는 경우의 파형(bad waveform)을 대비시켜 놓은 오실로스코프 파형도이다.
도 6을 참조하면, [수학식 1]과 같은 왜곡으로 인하여, 에지 터치(edge touch) 불량이 있는 경우에는 출력 신호(bad waveform)가 부하(load)를 완전히 충전시키지 못하여, 정상적인 출력 파형(normal waveform)에 비하여 왜곡되어 나타나고, 이것은 디스플레이 장치 등에서 라인 디펙트(line defect)와 같은 표시 화면 왜곡을 유발한다.
위에서 기술한 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 테스트 방법은, 먼저, 상기 ATE(automatic test equipment)가 상기 패키지 후의 반도체 장치를 로딩한다(S310). 다음에, 상기 ATE(automatic test equipment)는 상기 패키지 후 반도체 장치의 입력핀들에 단락/단선(short/open) 테스트 신호들을 입력한다(S320).
이에 따라, 상기 단락/단선(short/open) 테스트 신호들 중 소정의 제어 신호에 의하여, 상기 패키지 후 반도체 장치의 논리 회로에 구비되는 소정의 스위칭 회로가 상기 입력핀들 중 전원 공급 핀들 각각에 상기 출력핀들 중 그룹을 형성하는 그룹들 각각의 핀들이 연결되도록 세팅한다.
세팅된 후 상기 ATE(automatic test equipment)는 상기 소정의 스위칭 회로를 통하여 상기 전원 공급 핀들 각각에 연결되는 상기 그룹들의 핀들에서 출력되는 출력 신호들을 수신하고(S330), 상기 전원 공급 핀들 각각에서 누설 전류들을 측정한다(S340). 상기 출력 신호들은, 하이 전압 상태 또는 로우 전압 상태를 교번하고, 인접하는 상기 출력핀들은 서로 다른 상태의 신호들을 출력하는 것을 특징으로 한다.
누설 전류들을 측정한 후 상기 ATE(automatic test equipment)는 상기 누설 전류들과 소정 임계치를 비교하는 분석을 통하여 에지 터치(edge touch) 불량 여부를 판정한다(S350).
위에서, 상기 전원 공급 핀들 각각에 상기 그룹들 각각의 핀들이 연결되도록 세팅한 후, 상기 소정의 제어 신호에 의하여, 상기 소정의 스위칭 회로가 상기 전원 공급 핀들 각각에 다르게 대응되는 상기 그룹들의 핀들이 연결되도록 세팅하는 과정을 반복하여, 처음 세팅 상태와 다른 세팅 상태가 번갈아 세팅되도록 할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 테스트 방법은, 누설 전류 측정으로 인접한 출력핀들 사이 혹은 출력핀들과 집적회로의 서브스트레이트(substrate) 사이의 고 저항성 단락(Short)에 의한 에지 터치(edge touch) 불량을 한번에 검출하여, 짧은 시간에 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 테스트가 가능하다.
따라서, 본 발명에 따른 반도체 장치의 출력핀들에 대한 단락/단선(short/open) 테스트 방법에서는, 단락(short) 관점에서 볼 때, 에지 터치(edge touch) 불량으로 수 ㏁까지 나타나는 고 저항성 단락(short)이 용이하게 검출될 수 있다. 그리고, 출력핀들의 개수가 점점 증가하고 있는 LDI(LCD Driver IC) 등과 같은 반도체 장치의 테스트에 있어서도, 일반적인 반도체 장치의 출력핀 테스트 방법과 달리, 많은 량의 측정 포인트와 무관하게 짧은 테스트 시간에 효율적으로 테스트 될 수 있다. 또한, 기존의 측정 범위와 측정 분해능을 유지하는 ATE(automatic test equipment)에 의하여 프로텍션 다이오드(protection diode) 등과 같은 ESD(electrostatic discharge) 소자의 오프 상태를 유지하는 범위 내에서, 불량 선별이 더욱 효율적으로 진행될 수 있는 효과가 있다.

Claims (7)

  1. 자동 테스트 장비인 ATE에 의하여 패키지 후 반도체 장치의 출력핀들에 대한 단락/단선 여부를 테스트하는 방법에 있어서,
    상기 ATE에 의하여, 상기 패키지 후의 반도체 장치를 로딩하는 단계;
    상기 ATE에 의하여, 상기 패키지 후 반도체 장치의 입력핀들에 단락/단선 테스트 신호들을 입력하는 단계;
    상기 단락/단선 테스트 신호들 중 소정의 제어 신호에 의하여, 상기 패키지 후 반도체 장치의 논리 회로에 구비되는 소정의 스위칭 회로가 상기 입력핀들 중 전원 공급 핀들 각각에 상기 출력핀들 중 그룹을 형성하는 그룹들 각각의 핀들이 연결되도록 세팅하는 단계;
    상기 ATE에 의하여, 상기 소정의 스위칭 회로를 통하여 상기 전원 공급 핀들 각각에 연결되는 상기 그룹들의 핀들에서 출력되는 출력 신호들을 수신하는 단계;
    상기 ATE에 의하여, 상기 전원 공급 핀들 각각에서 누설 전류들을 측정하는 단계; 및
    상기 ATE에 의하여, 상기 누설 전류들과 소정 임계치를 비교하는 분석을 통하여 에지 터치 불량 여부를 판정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 출력핀들에 대한 단락/단선 테스트 방법.
  2. 제 1항에 있어서, 상기 반도체 장치의 출력핀들에 대한 단락/단선 테스트 방법은,
    상기 소정의 제어 신호에 의하여, 상기 소정의 스위칭 회로가 상기 전원 공급 핀들 각각에 다르게 대응되는 상기 그룹들의 핀들이 연결되도록 세팅하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 출력핀들에 대한 단락/단선 테스트 방법.
  3. 제 1항에 있어서, 상기 전원 공급 핀들은,
    제1 전원 공급핀 및 제2 전원 공급핀인 것을 특징으로 하는 반도체 장치의 출력핀들에 대한 단락/단선 테스트 방법.
  4. 제 1항 또는 제 2항에 있어서, 상기 그룹들은,
    2 개의 그룹인 것을 특징으로 하는 반도체 장치의 출력핀들에 대한 단락/단선 테스트 방법.
  5. 제 1항 또는 제 2항에 있어서, 상기 그룹들은,
    상기 출력핀들 중 홀수 번째 핀들인 제1 그룹과 상기 출력핀들 중 짝수 번째 핀들인 제2 그룹인 것을 특징으로 하는 반도체 장치의 출력핀들에 대한 단락/단선 테스트 방법.
  6. 제 1항에 있어서, 상기 수신은,
    상기 그룹들 각각에서 선택된 하나 이상의 핀들에서 출력되는 신호의 수신인것을 특징으로 하는 반도체 장치의 출력핀들에 대한 단락/단선 테스트 방법.
  7. 제 1항에 있어서, 상기 출력 신호들은,
    하이 전압 상태 또는 로우 전압 상태를 교번하고, 인접하는 상기 출력핀들은 서로 다른 상태의 신호들을 출력하는 것을 특징으로 하는 반도체 장치의 출력핀들에 대한 단락/단선 테스트 방법.
KR1020030001050A 2003-01-08 2003-01-08 누설 전류 측정에 의한 반도체 장치의 출력핀들에 대한단락/단선 테스트 방법 KR20040063576A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030001050A KR20040063576A (ko) 2003-01-08 2003-01-08 누설 전류 측정에 의한 반도체 장치의 출력핀들에 대한단락/단선 테스트 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030001050A KR20040063576A (ko) 2003-01-08 2003-01-08 누설 전류 측정에 의한 반도체 장치의 출력핀들에 대한단락/단선 테스트 방법

Publications (1)

Publication Number Publication Date
KR20040063576A true KR20040063576A (ko) 2004-07-14

Family

ID=37354468

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030001050A KR20040063576A (ko) 2003-01-08 2003-01-08 누설 전류 측정에 의한 반도체 장치의 출력핀들에 대한단락/단선 테스트 방법

Country Status (1)

Country Link
KR (1) KR20040063576A (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100622071B1 (ko) * 2004-06-15 2006-09-08 박용수 집적회로의 핀간 결함 측정방법
KR101045036B1 (ko) * 2007-04-09 2011-06-30 요코가와 덴키 가부시키가이샤 Ic 테스터
US9082333B2 (en) 2010-10-11 2015-07-14 Samsung Electronics Co., Ltd. Integrated circuit configured to detect a short circuit therein and apparatus having the same
US9390815B1 (en) 2015-03-05 2016-07-12 SK Hynix Inc. Semiconductor system and method for testing semiconductor device
US9941020B2 (en) 2015-03-05 2018-04-10 SK Hynix Inc. Semiconductor system and method for testing semiconductor device
CN108957289A (zh) * 2018-06-15 2018-12-07 江西兴泰科技有限公司 一种电路板测试引脚系统及测试方法
US11791013B2 (en) 2020-12-23 2023-10-17 Samsung Electronics Co., Ltd. Storage devices and methods of operating storage devices

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100622071B1 (ko) * 2004-06-15 2006-09-08 박용수 집적회로의 핀간 결함 측정방법
KR101045036B1 (ko) * 2007-04-09 2011-06-30 요코가와 덴키 가부시키가이샤 Ic 테스터
US9082333B2 (en) 2010-10-11 2015-07-14 Samsung Electronics Co., Ltd. Integrated circuit configured to detect a short circuit therein and apparatus having the same
US9390815B1 (en) 2015-03-05 2016-07-12 SK Hynix Inc. Semiconductor system and method for testing semiconductor device
US9941020B2 (en) 2015-03-05 2018-04-10 SK Hynix Inc. Semiconductor system and method for testing semiconductor device
CN108957289A (zh) * 2018-06-15 2018-12-07 江西兴泰科技有限公司 一种电路板测试引脚系统及测试方法
US11791013B2 (en) 2020-12-23 2023-10-17 Samsung Electronics Co., Ltd. Storage devices and methods of operating storage devices

Similar Documents

Publication Publication Date Title
KR100466984B1 (ko) 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법
EP1722247B1 (en) Method for compensating the test signal degradation due to DUT fault
US6972755B2 (en) Driver circuit for a display device
US20030016044A1 (en) Method for analyzing failure of semiconductor integrated circuit and failure
US7649376B2 (en) Semiconductor device including test element group and method for testing therefor
US7317324B2 (en) Semiconductor integrated circuit testing device and method
US6593765B1 (en) Testing apparatus and testing method for semiconductor integrated circuit
JP2002107423A (ja) 半導体集積回路の検査方法及びその検査装置
US11754621B2 (en) Method and device for wafer-level testing
TW201901167A (zh) 元件之檢查方法
KR20040063576A (ko) 누설 전류 측정에 의한 반도체 장치의 출력핀들에 대한단락/단선 테스트 방법
KR19990071880A (ko) 집적회로검사방법
US9575114B2 (en) Test system and device
US12025655B2 (en) Method and system for wafer-level testing
KR20030046801A (ko) 다수의 로직회로를 실시간으로 테스트하기 위한 병렬로직회로 테스트 장치 및 병렬 메모리ic수선장치
KR102590203B1 (ko) 웨이퍼 레벨 테스트를 위한 방법 및 디바이스
US20030217317A1 (en) Method and apparatus for displaying test results and recording medium
KR20000032354A (ko) 검사회로를 가지는 박막 트랜지스터 매트릭스 기판
US20030222672A1 (en) Testing optical displays
KR20060081914A (ko) 반도체 장치의 출력핀 단락 테스트 방법
KR100465541B1 (ko) 멀티 프로빙 패드를 구비한 반도체 테스트 장치
JP2002196036A (ja) 半導体装置及びその検査方法
KR100505613B1 (ko) 반도체 메모리 장치의 번인 테스트용 인쇄회로기판
US20080270856A1 (en) Semiconductor memory device
KR100934793B1 (ko) 반도체 소자 테스트 방법 및 그 장치, 적정 스트레스 전압검출 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination