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KR20040026130A - 리드 프레임 및 그 제조 방법 - Google Patents

리드 프레임 및 그 제조 방법 Download PDF

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KR20040026130A
KR20040026130A KR1020030054089A KR20030054089A KR20040026130A KR 20040026130 A KR20040026130 A KR 20040026130A KR 1020030054089 A KR1020030054089 A KR 1020030054089A KR 20030054089 A KR20030054089 A KR 20030054089A KR 20040026130 A KR20040026130 A KR 20040026130A
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KR
South Korea
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die pad
semiconductor element
leads
lead
frame
Prior art date
Application number
KR1020030054089A
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English (en)
Inventor
마츠자와히데키
우에마츠에츠오
Original Assignee
신꼬오덴기 고교 가부시키가이샤
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Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
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Abstract

복수의 전원/그라운드 단자를 구비한 반도체 소자를 리드 프레임에 실장하는 경우에, 상기 전원/그라운드 단자에 접속되는 리드의 수를 삭감하고, 패키지(반도체 장치)의 축소화에 기여함과 동시에, 와이어 본딩 위치의 자유도를 높이는 것을 목적으로 한다.
탑재할 반도체 소자에 대응하여 다이 패드(die pad)(32)가 구획 설정되고, 상기 다이 패드(32)에 대응하여 최종적으로 반도체 장치로서 분할되는 영역의 외주를 따라 복수의 리드(33)가 배열되며, 또한, 다이 패드(32)와 대응하는 각 리드(33)간의 영역에서 상기 다이 패드(32)의 주위에 전원/그라운드 단자용 도체부(34)가 형성되어 있다. 다이 패드(32), 각 리드(33) 및 전원/그라운드 단자용 도체부(34)는 접착 테이프(37)에 의해 지지되어 있다.

Description

리드 프레임 및 그 제조 방법{LEAD FRAME AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 소자를 실장하는 QFN(Quad Flat Non-leaded package) 등의 리드리스(leadless) 패키지(반도체 장치)에 이용되는 리드 프레임에 관한 것으로서, 특히, 복수의 전원 단자 및 그라운드 단자를 구비한 반도체 소자를 실장하는 경우에 상기 전원 단자 등에 접속되는 리드의 수를 삭감하는데 적응된 형상을 갖는 리드 프레임 및 그 제조 방법에 관한 것이다.
이하의 기술에서는, 전원 단자와 그라운드 단자를 총칭하여 편의상 「전원/그라운드 단자」라고도 칭한다.
도 1은 종래의 일 형태에 따른 리드 프레임 및 이를 이용한 반도체 장치의 구성을 모식적으로 나타낸 것이다.
도 1의 (a)는, 벨트 형상의 리드 프레임(1O)의 일부분을 평면적으로 본 구성을 나타내고 있다. 이 리드 프레임(10)은, 바깥 프레임(outer frame)(11)과, 그 내측에서 매트릭스 형상으로 배열된 안 프레임(inner frame)(12)「섹션 바」 라고도 함)에 의해 형성된 프레임 구조를 가지고 있다. 바깥 프레임(11)에는, 리드 프레임(10)을 반송할 때 반송 기구에 맞물림 결합되는 가이드공(孔)(13)이 설치되어 있다. 각 프레임(11, 12)에 의해 규정되는 개구부의 중앙부에는 반도체 소자(칩)가 탑재되는 4각형의 다이 패드(14)가 배치되어 있고, 이 다이 패드(14)는 대응하는 프레임(11, 12)의 네 코너로부터 연재되는 4개의 서포트 바(15)에 의해 지지되어 있다. 또한, 각 프레임(11, 12)으로부터 다이 패드(14) 측으로 향하여 복수의 리드(16)가 콤(comb) 형상으로 연재되어 있다. 각 리드(16)는 탑재할 반도체 소자의 전극 단자(신호 단자와 전원/그라운드 단자 모두를 포함함)에 전기적으로 접속되는 이너 리드부(16a)(도 1의 (b))와, 머더 보드 등의 실장용 기판의 배선에 전기적으로 접속되는 아우터 리드부(외부 접속 단자)(16b)로 이루어져 있다. 또한, 파선으로 나타낸 CL은, 패키지의 어셈블리 공정에서 최종적으로 리드 프레임(10)을 각 패키지(반도체 장치)마다로 분할할 때의 분할선을 나타낸다. 또한, 도 1에는 명시되어 있지는 않으나, 패키지마다로 분할할 때에는, 섹션 바(안 프레임(12)) 전체가 제거된다.
도 1의 (b)는, 상기 리드 프레임(1O)을 이용하여 제작된 QFN의 패키지 구조를 갖는 반도체 장치(20)의 단면구조를 나타내고 있다. 반도체 장치(20)에서, 21은 다이 패드(14)에 탑재된 반도체 소자, 22는 반도체 소자(21)의 각 전극 단자를 각각 대응하는 리드(l6)의 이너 리드부(16a)에 접속하는 본딩 와이어, 23은 반도체 소자(21), 본딩 와이어(22) 등을 보호하기 위한 봉지 수지를 나타낸다.
이러한 반도체 장치(20)(QFN 패키지)는, 기본적으로는 리드 프레임(10)의 다이 패드(14)에 반도체 소자(21)를 탑재(다이 본딩)하고, 반도체 소자(21)의 각 전극 단자와 대응하는 각 리드(16)를 본딩 와이어(22)에 의해 전기적으로 접속(와이어 본딩)하며, 반도체 소자(21), 본딩 와이어(22) 등을 봉지 수지(23)에 의해 봉지(일괄 몰딩 또는 개별 몰딩)한 다음, 리드 프레임(10)을 분할선(CL)을 따라 다이서(dicer) 등에 의해 각 패키지마다 분할(다이싱)함으로써 제작될 수 있다.
이러한 패키지의 어셈블리 공정에서 와이어 본딩을 행할 때, 도 1의 (c)에 모식적으로 나타낸 바와 같이, 반도체 소자(21)의 각 전극 단자(21a) (신호 단자 또는 전원/그라운드 단자)는 각각 대응하는 각 리드(16)에 일대 일의 대응 관계를 가지고 본딩 와이어(22)에 의해 접속된다. 따라서, 반도체 소자(21)의 전극 단자(21a)내에 복수의 전원/그라운드 단자가 포함되어 있는 경우, 각 전원/그라운드 단자에 대하여도 마찬가지로, 각각 대응하는 각 리드(16)에 일대 일의 대응관계를 가지고 접속되게 된다.
이러한 경우, 전극 단자(21a) 중 각 신호 단자에 대하여는 각각의 전기적인 속성이 다르기 때문에, 각 리드(16)에 일대 일의 대응 관계를 가지고 접속할 필요가 있는데, 각 전원/그라운드 단자 (특히, 그라운드 단자)에 대하여는, 각각의 전기적인 속성은 동일하기 때문에, 각 리드(16)에 대하여 반드시 일대 일의 대응 관계를 가지고 접속할 필요는 없다. 바꾸어 말하면, 각 리드(16) 상에서의 와이어(22)의 본딩 위치에 공간적인 여유가 있으면, 하나의 리드(16)에 2개 이상의 전원/그라운드 단자를 통합하여 접속하는 것도 가능하다.
그러나, 현 상태의 기술에서는, 최근의 다(多)핀화의 요구에 따라 각 리드의 리드 폭 및 그 배치 간격이 좁아지고 있으므로, 각 리드 상에서의 와이어의 본딩 위치가 제한되어 버리는 것을 반영하여, 도 1의 (c)에 나타낸 바와 같이 반도체 소자(21)의 각 전극 단자(21a)가 각 리드(16)에 일대 일의 대응 관계를 가지고 접속되는 경우가 대부분이다.
상술한 바와 같이, 종래의 기술에서는, 패키지(반도체 장치)의 어셈블리 공정에서 와이어 본딩을 행할 때 반도체 소자의 각 전극 단자는 각각 대응하는 각 리드에 일대 일의 대응 관계를 가지고 접속되어 있기 때문에, 상기 반도체 소자의 전극 단자 내에 복수의 전원/그라운드 단자가 포함되어 있는 경우, 그 전원/그라운드 단자의 수에 따라 상당한 수의 리드를 전원/그라운드 단자용으로서 구비하여야 하므로, 그 만큼 신호 단자용으로서 사용할 수 있는 리드의 수가 상대적으로 감소한다는 문제가 있었다.
또한, 최근의 32비트 CPU용 등의 반도체 소자에서는, 모든 외부 단자 중 전원/그라운드 단자의 수는 30~40%정도(즉, 신호 단자의 수는 60~70% 정도)를 차지하고 있다.
이러한 경우, 신호 단자용 리드의 수가 상기 반도체 소자에 필요해지는 리드수를 만족하지 못할 때에는 리드 수를 증가시킬 필요가 있고, 이를 위해서는 각 리드의 리드 폭 및 그 배치 간격을 모두 좁히거나, 또는 각 리드의 리드 폭 등은 그대로 두고 리드 프레임 (나아가서는, 패키지)의 크기를 증가시킬 필요가 있다. 그러나, 각 리드의 리드 폭 등을 좁히는 방법은, 기술적인 면(리드 프레임의 패터닝을 행하기 위한 에칭이나 프레스 등)에서 어려움을 동반하고, 또한 리드 프레임의 크기를 증가시키는 방법에서는 그 재료 비용이 상승한다는 다른 문제가 발생한다.
또한, 반도체 소자의 각 전극 단자가 리드 프레임의 각 리드에 일대 일의 대응 관계를 가지고 접속된다고는 하지만, 최근의 기술 동향(다핀화→리드 폭 및 그 배치 간격이 좁아지고 있음)을 반영하여, 각 리드 상에서의 와이어의 본딩 위치가 제한되므로, 와이어 본딩 위치의 자유도가 작아진다는 문제점도 있었다. 이는 와이어 본딩 처리를 어렵게 한다.
본 발명은, 상술한 종래 기술에서의 과제를 감안하여 창작된 것으로서, 복수의 전원/그라운드 단자를 구비한 반도체 소자를 실장하는 경우, 상기 전원/그라운드 단자에 접속되는 리드의 수를 삭감하고, 패키지의 축소화에 기여함과 동시에, 와이어 본딩 위치의 자유도를 높일 수 있는 리드 프레임 및 그 제조 방법을 제공함을 목적으로 한다.
도 1은 종래의 일 형태에 따른 리드 프레임 및 이를 이용한 반도체 장치의 구성을 나타낸 도면.
도 2는 본 발명의 제 1 실시 형태에 따른 리드 프레임의 구성을 나타낸 도면.
도 3은 도 2의 리드 프레임의 제조 공정의 일례를 나타낸 평면도.
도 4는 도 3의 제조 공정에 이어지는 제조 공정을 나타낸 단면도.
도 5는 도 2의 리드 프레임의 제조 공정의 다른 예(일부)를 나타낸 단면도.
도 6은 도 2의 리드 프레임을 이용한 반도체 장치의 일례를 나타낸 도면.
도 7은 본 발명의 제 2 실시 형태에 따른 리드 프레임의 구성을 나타낸 도면.
도 8은 도 7의 리드 프레임의 제조 공정의 일례(일부)를 나타낸 평면도.
도 9는 도 7의 리드 프레임을 이용한 반도체 장치의 일례를 나타낸 도면.
도 10은 본 발명의 제 3 실시 형태에 따른 리드 프레임의 구성을 나타낸 도면.
도 11은 도 10의 리드 프레임의 제조 공정의 일례(일부)를 나타낸 평면도.
도 12는 본 발명의 제 4 실시 형태에 따른 리드 프레임의 구성을 나타낸 도면.
도 13은 도 12의 리드 프레임의 제조 공정의 일례(일부)를 나타낸 평면도.
도 14는 도 12의 리드 프레임을 이용한 반도체 장치의 일례를 나타낸 도면.
도 15는 본 발명의 제 5 실시 형태에 따른 리드 프레임의 구성을 나타낸 도면.
도 16은 도 15의 리드 프레임의 제조 공정의 일례(일부)를 나타낸 평면도.
도 17은 도 15의 리드 프레임을 이용한 반도체 장치의 일례를 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
30, 30a, 30b, 30c, 30d…리드 프레임(의 일부분)
31, 31a, 31b, 31c, 31d…기판 프레임
32…다이 패드
33…리드
34, 34P, 34G…전원/그라운드 단자용 도체부
35…서포트 바
36…금속막
37…접착 테이프
38…오목부
40, 40a, 40c, 40d…반도체 장치
41…반도체 소자(칩)
42…본딩 와이어
43…봉지(封止) 수지
MR…반도체 소자 탑재 영역
MP…금속판
RP1, RP2…레지스트 패턴
R1~R4, R11~R14, R21~R24, R31~R34‥도체부와 다이 패드를 연결하고 있는 부분
R15~R18, R41~R43‥도체부와 리드를 연결하고 있는 부분
R35~R38…내측 도체부와 외측 도체부를 연결하고 있는 부분
UFM…단위 기판 프레임
상술한 종래 기술의 과제를 해결하기 위하여, 본 발명의 제 1 형태에 의하면, 탑재할 각 반도체 소자에 대응하여 각각 구획 설정된 다이 패드; 각 다이 패드에 대응하여 각각 최종적으로 반도체 장치로서 분할되는 영역의 외주를 따라 배열된 복수의 리드; 및 상기 각 다이 패드와 상기 다이 패드에 대응하는 복수의 리드 사이의 영역에서 상기 다이 패드의 주위를 적어도 부분적으로 둘러싸도록 형성된 전원/그라운드 단자용 도체부;를 가지며, 상기 각 다이 패드, 상기 복수의 리드 및 상기 전원/그라운드 단자용 도체부가 접착 테이프에 의해 지지되어 있는 것을 특징으로 하는 리드 프레임이 제공된다.
이러한 제 1 형태에 따른 리드 프레임의 구성에 의하면, 통상의 리드 프레임의 구성(다이 패드 및 상기 다이 패드에 대응하는 복수의 리드)에 더하여, 상기 다이 패드의 주위를 적어도 부분적으로 둘러싸도록 전원/그라운드 단자용 도체부가 형성되어 있으므로, 이 도체부를 전원/그라운드 단자 전용 리드로서 이용할 수 있다.
즉, 이 도체부를 복수의 리드 중 전원/그라운드 단자 전용으로 할당한 하나의 리드에 접속하면, 복수의 전원/그라운드 단자를 구비한 반도체 소자를 실장하는 경우, 반도체 소자의 각 전원/그라운드 단자를 종래와 같이 각 리드에 일대 일의 대응관계를 가지고 접속하는 것이 아니라, 상기 도체부에 각각 접속함으로써 공통의 전원/그라운드 단자 전용 리드에 접속되게 된다. 즉, 반도체 소자의 각 전원/그라운드 단자에 접속되는 리드의 수를 최소한 하나로 삭감할 수 있다. 이에 따라, 종래 필요하였던 상당한 수의 전원/그라운드 단자 전용 리드가 불필요해지고, 그 불필요해진 만큼 패키지(반도체 장치)의 축소화를 도모하는 것이 가능해진다.
또한, 도체부는 다이 패드의 주위를 적어도 부분적으로 둘러싸도록 하여(즉,비교적 넓은 영역에 걸쳐) 형성되어 있으므로, 패키지(반도체 장치)의 어셈블리 공정에서 와이어 본딩을 행할 때, 도체부 상에서의 와이어 본딩의 위치에 충분한 공간이 확보되어, 와이어 본딩 위치의 자유도를 높일 수 있다.
또한, 본 발명의 제 2 형태에 의하면, 각 반도체 소자 탑재 영역에 대응하여 각각 최종적으로 반도체 장치로서 분할되는 영역의 외주를 따라 배열된 복수의 리드; 및 상기 각 반도체 소자 탑재 영역과 상기 반도체 소자 탑재 영역에 대응하는 복수의 리드 사이의 영역에서 상기 반도체 소자 탑재 영역의 주위를 적어도 부분적으로 둘러 싸도록 형성된 전원/그라운드 단자용 도체부;를 가지며, 상기 복수의 리드 및 상기 전원/그라운드 단자용 도체부가 접착 테이프에 의해 지지되어 있는 것을 특징으로 하는 리드 프레임이 제공된다.
이러한 제 2 형태에 따른 리드 프레임의 구성에 의하면, 상기 제 1의 형태에 따른 리드 프레임과 마찬가지로, 상기 반도체 소자 탑재 영역의 주위를 적어도 부분적으로 둘러싸도록 전원/그라운드 단자용 도체부가 형성되어 있으므로, 이 도체부를 전원/그라운드 단자 전용 리드로서 이용함으로써, 반도체 소자의 각 전원/그라운드 단자에 접속되는 리드의 수를 삭감할 수 있고, 패키지(반도체 장치)의 축소화와 동시에, 와이어 본딩 위치의 자유도를 높일 수 있다.
또한, 본 발명의 다른 형태에 의하면, 상기 제 1 형태에 따른 리드 프레임을 제조하는 방법이 제공된다. 이 제조 방법은, 금속판을 에칭 가공 또는 프레스 가공하여, 탑재할 각 반도체 소자마다 다이 패드와, 상기 다이 패드에 대응하는 복수의 리드와, 상기 다이 패드와 상기 복수의 리드 사이의 영역에서 상기 다이 패드의 주위를 적어도 부분적으로 둘러싸도록, 그리고 상기 다이 패드에 연결하도록 전원/그라운드 단자용 도체부가 배열된 단위 기판 프레임이 복수개 연결된 기판 프레임을 형성하는 공정; 상기 기판 프레임의 한쪽 면의 상기 도체부와 상기 다이 패드를 연결하고 있는 부분에 오목부를 형성하는 공정; 상기 기판 프레임의 상기 오목부가 형성되어 있는 측의 면에 접착 테이프를 붙이는 공정; 및 상기 기판 프레임의 상기 오목부가 형성되어 있는 부분을 절단하는 공정;을 포함하는 것을 특징으로 한다.
또한, 본 발명의 또 다른 형태에 의하면, 상기 제 2 형태에 따른 리드 프레임을 제조하는 리드 프레임의 제조 방법이 제공된다. 이 제조 방법은, 금속판을 에칭 가공 또는 프레스 가공하여, 탑재할 각 반도체 소자마다 반도체 소자 탑재 영역과, 상기 반도체 소자 탑재 영역에 대응하는 복수의 리드와, 상기 반도체 소자 탑재 영역과 상기 복수의 리드 사이의 영역에서 상기 반도체 소자 탑재 영역의 주위를 적어도 부분적으로 둘러싸도록, 그리고 상기 복수의 리드 중 적어도 하나의 리드에 연결하도록 전원/그라운드 단자용 도체부가 배열된 단위 기판 프레임이 복수개 연결된 기판 프레임을 형성하는 공정; 상기 기판 프레임의 한쪽 면의 상기 도체부와 상기 적어도 하나의 리드를 연결하고 있는 부분에 오목부를 형성하는 공정; 상기 기판 프레임의 상기 오목부가 형성되어 있는 측의 면에 접착 테이프를 붙이는 공정; 및 상기 기판 프레임의 상기 오목부가 형성되어 있는 부분을 절단하는 공정; 을 포함하는 것을 특징으로 한다.
(발명의 실시 형태)
도 2는, 본 발명의 제 1 실시 형태에 따른 QFN 등의 리드리스 패키지에 사용되는 리드 프레임의 구성을 모식적으로 나타낸 것이다. 도면에서, (a)는 리드 프레임의 일부분을 평면적으로 본 구성,(b)는 (a)의 A-A'선을 따라 본 리드 프레임의 단면 구조를 각각 나타내고 있다.
도 2에서, 30은 벨트 형상의 리드 프레임의 일부분(최종적으로 개개의 반도체 장치로서 분할되는 영역에 대응되는 부분)을 나타내며, 기본적으로는 금속판을 에칭 가공 또는 프레스 가공하여 얻어지는 기판 프레임(31)으로 구성되어 있다. 이 기판 프레임(31)에서, 32는 탑재할 각 반도체 소자(칩)에 대응하여 각각 구획 설정된 대략 4각형의 다이 패드, 33은 상기 다이 패드(32)에 대응하여 배열된 복수(도시한 예에서는 32개)의 리드를 나타내고, 각 리드(33)는 도시한 바와 같이 상기 다이 패드(32)로부터 분리되어 바깥쪽으로 콤 형상으로 연재되어, 최종적으로 반도체 장치로서 분할되는 영역의 외주를 따라 배열되어 있다. 각 리드(33)는 탑재할 반도체 소자의 전극 단자(신호 단자와 전원/그라운드 단자 모두를 포함함)에 전기적으로 접속되는 이너 리드부와, 머더 보드 등의 실장용 기판의 배선에 전기적으로 접속되는 아우터 리드부 (외부 접속 단자)로 구성되어 있다. 또한, 상기 다이 패드(32)에 대응하여 배열된 각 리드(33)는, 도 2에는 특별히 도시하지 않았지만, 서로 이웃하는 다이 패드에 대응되는 각 리드에 프레임부 (도 1의 12로 나타낸 부분)를 통하여 접속되거나, 최외측 프레임부 (도 1의 11로 나타낸 부분)에 접속되어 있다.
또한, 34는 본 발명의 특징을 이루는 전원/그라운드 단자용 도체부를 나타내며, 다이 패드(32)와 상기 다이 패드(32)에 대응하는 복수의 리드(33) 사이의 영역에서 상기 다이 패드(32)의 주위에 링 형상으로 형성되어 있다. 이 링 형상의 도체부(34)는, 도시한 바와 같이 32개 중 하나의 전원/그라운드 단자용 리드(33(P/G))에 접속되어 있음과 동시에, 프레임부 (도 1에서 11, 12로 나타낸 부분)의 네 코너로부터 연재되는 4개의 서포트 바(35)에 의해 지지되어 있다. 즉, 각 다이 패드(32)의 주위에 각각 형성된 각 도체부(34)는 각각 대응하는 4개의 서포트 바(35) 및 프레임부를 통하여 서로 연결(접속)되어 있다.
또한, 기판 프레임(31)의 전면(全面)에는 금속막(36)이 형성되고, 기판 프레임(31)의 뒷면(도 2의 (b)의 예에서는 하측 면)에는 접착 테이프(37)가 붙여져 있다. 이 접착 테이프(37)의 접착(테이핑)은, 기본적으로는 후속 단계에서 행하는 패키지의 어셈블리 공정에서 몰딩(수지 봉지)시 봉지 수지의 프레임 뒷면에 대한 누출 ( 「몰드 플래시(mold flush)」 라고도 함)을 방지하기 위한 대책으로서 행해진다. 또한, 접착 테이프(37)는 프레임부와 함께 다이 패드(32), 각 리드(33), 도체부(34) 및 서포트 바(35)를 지지함과 동시에, 후술하는 리드 프레임(30)의 제조 공정에서 다이 패드(32)와 도체부(34)의 연결 부분(본 실시 형태에서는 4개소)을 절단하였을 때 도체부(34)로부터 분리되는 다이 패드(32)가 탈락되지 않도록 지지하고, 또한 각 리드(33)의 소정 부분을 절단하였을 때 프레임부로부터 분리되는 개개의 리드(33)가 탈락되지 않도록 지지하는 기능을 가지고 있다.
또한, 38은 후술하는 바와 같이, 하프 에칭에 의해 형성된 오목부를 나타내며, 이 오목부(38)를 형성할 위치는, 후술하는 바와 같이 다이 패드(32)와 도체부(34)를 연결하고 있는 부분(4개소)으로 선정되어 있다.
다음, 본 실시 형태에 따른 리드 프레임(30)을 제조하는 방법에 대하여 그 제조 공정의 일례를 순서대로 나타낸 도 3 및 도 4를 참조하면서 설명한다. 또한, 도 4에서 (a) 내지 (d)는, 도 3에서의 A-A'선을 따라 보았을 때의 단면구조를 나타내고 있다.
먼저, 첫번째 공정에서는(도 3 참조), 금속판을 에칭 가공 또는 프레스 가공하여 기판 프레임(31)을 형성한다.
형성될 기판 프레임(31)은, 도 3의 상측에 개략적으로 도시한 바와 같이, 탑재할 각 반도체 소자마다 각각 할당된 단위 기판 프레임(UFM)이 복수개 매트릭스 형상으로 연결된 구조를 가지고 있다. 각 단위 기판 프레임(UFM)에서는, 그 주위의 프레임부를 제외한 부분(빗금으로 나타낸 부분)으로서 도 3의 하측에 모식적으로 나타낸 바와 같이, 다이 패드(32)와 대응하는 각 리드(33) 사이의 영역에서 상기 다이 패드(32)의 주위에 링 형상으로 전원/그라운드 단자용 도체부(34)가 형성되고, 이 도체부(34)가 하나의 전원/그라운드 단자용 리드(33(P/G))에 접속됨과 동시에, 프레임부의 네 코너로부터 연재되는 4개의 서포트 바(35)에 의해 지지되고, 또한, 다이 패드(32)에 4개소(도면에서, ○으로 둘러싸인 R1~R4로 나타낸 부분)에서 접속되어 있다.
또한, 금속판의 재료로는, 예를 들면, 구리(Cu) 또는 Cu를 베이스로 한 합금, 철-니겔(Fe-Ni) 또는 Fe-Ni을 베이스로 한 합금 등이 사용된다. 또한, 금속판(기판 프레임(31))의 두께로는 200㎛정도인 것이 선정된다.
다음 공정에서는(도 4의 (a) 참조), 기판 프레임(31)의 한쪽 면(도시한 예에서는 하측 면)의 소정 부분에 하프 에칭에 의해 오목부(38)를 형성한다.
이 소정 부분(오목부(38)를 형성할 위치)은, 도 3에 나타낸 평면 구성에서 링 형상의 도체부(34)와 다이 패드(32)를 연결하고 있는 4개소의 부분(R1~R4)으로 선정된다.
하프 에칭은, 그 소정 부분의 영역을 제외한 기판 프레임(31)의 전면(全面)을 마스크(도시하지 않음)로 덮은 다음, 예를 들면, 습식 에칭에 의해 행할 수 있다. 본 공정에서는 하프 에칭에 의해 오목부(38)를 형성하고 있는데, 프레스 가공에 의해 오목부(38)를 형성하는 것도 가능하다. 오목부(38)는 160㎛ 정도의 깊이로 형성된다.
다음 공정에서는(도 4의 (b) 참조), 오목부(38)가 형성된 기판 프레임(31)의 전면에 전해 도금에 의해 금속막(36)을 형성한다.
예를 들면, 기판 프레임(31)을 급전층으로 하여, 그 표면에 밀착성 향상을 위한 니겔(Ni) 도금을 실시한 다음, 이 Ni층 위에 도전성 향상을 위한 파라듐(Pd) 도금을 실시하고, Pd층 상에 금(Au) 플래시(flash)를 더 실시하여 금속막(Ni/Pd/Au)(36)을 형성한다.
또한, 본 실시 형태에서는, 리드 프레임의 제조 공정(도 4의 (b)의 공정)에서 금속막(36)을 형성하고 있는데, 이러한 금속막은 반드시 이 단계에서 형성할 필요는 없으며, 후속 단계에서 형성할 수도 있다. 예를 들면, 패키지(반도체 장치)의 어셈블리 공정에서 몰딩(수지 봉지)을 행한 다음, 이 봉지 수지로부터 노출되는 리드 부분에 무전해 도금이나 인쇄법 등으로 솔더링막(금속막)을 형성할 수도 있다.
다음 공정에서는(도 4의 (c) 참조), 기판 프레임(31)의 오목부(38)가 형성되어 있는 측의 면(도시한 예에서는 하측면)에 에폭시 수지나 폴리이미드 수지 등으로 구성되는 접착 테이프(37)를 붙인다.
마지막 공정에서는(도 4의 (d) 참조), 오목부(38)가 형성되어 있는 부분, 즉, 다이 패드(32)와 링 형상의 도체부(34)를 연결하고 있는 부분(도 3에서 R1~R4로 나타낸 부분)을, 예를 들면 금형(펀치)이나 블레이드(BL)를 사용하여 눌러 찍어 낸 다음, 절단한다. 이에 따라, 본 실시 형태에 따른 리드 프레임(30)(도 2)이 제작되게 된다.
상술한 실시 형태에 따른 리드 프레임(30)의 제조 방법에서는, 기판 프레임(31)의 형성(도 3)과 오목부(38)의 형성(도 4의 (a))을 각각 다른 공정으로 행하고 있는데, 이들의 형성을 동일한 공정으로 행하는 것도 가능하다. 그러한 경우의 제조 공정의 일례를 도 5에 나타내었다.
도 5에 예시하는 방법에서는, 먼저, 금속판(MP)(예를 들면, Cu 또는 Cu를 베이스로 한 합금판)의 양면에 에칭 레지스트를 도포하고, 각각 소정의 형상으로 패터닝된 마스크(도시하지 않음)를 이용하여 상기 레지스트의 패터닝을 행하여 레지스트 패턴(RP1 및 RP2)을 형성한다 (도 5의 (a)).
이러한 경우, 상측(반도체 소자가 탑재되는 측)의 레지스트 패턴(RP1)에 대하여는, 금속판(MP)의 다이 패드(32), 각 리드(33), 도체부(34), 서포트 바(35), 도체부(34)와 다이 패드(32)를 연결하고 있는 부분(R1~R4), 도체부(34)와 전원/그라운드 단자용 리드(33(P/G))를 연결하고 있는 부분에 각각 대응하는 영역이 피복되도록 상기 레지스트의 패터닝을 행한다. 한편, 하측의 레지스트 패턴(RP2)에 대하여는, 상측의 레지스트 패턴(RP1)과 동일한 영역이 피복되고, 오목부(38)로 될 부분에 대응하는 영역이 노출되도록 상기 레지스트의 패터닝을 행한다.
이와 같이 하여 금속판(MP)의 양면을 레지스트 패턴(RP1 및 RP2)으로 덮은 다음, 양면으로부터의 동시 에칭(예를 들면, 습식 에칭)에 의해 도 3의 하측에 나타낸 바와 같이, 기판 프레임(31)의 형성과 오목부(38)의 형성을 동시에 행한다 (도 5의 (b) ).
또한, 에칭 레지스트(RP1, RP2)를 박리하여 도 4의 (a)에 나타낸 바와 같은 구조의 기판 프레임(31)을 얻는다 (도 5의 (c)). 이후의 공정은, 도 4의 (b) 이후에 나타낸 공정과 동일하다.
도 5에 예시하는 방법에 의하면, 기판 프레임(31)의 형성과 오목부(38)의 형성을 하나의 공정으로 행하고 있으므로, 상술한 실시 형태(도 2 내지 도 4)의 경우와 비교하여 공정의 간략화를 도모할 수 있다.
도 6은 상술한 실시 형태의 리드 프레임(30)을 사용하여 제작된 QFN의 패키지 구조를 갖는 반도체 장치의 일례를 모식적으로 나타낸 것으로서, (a)는 반도체 장치(40)를 단면적으로 본 구성, (b)는 패키지의 어셈블리 공정에서 와이어 본딩을 행한 후의 상태를 평면적으로 본 구성을 각각 나타내고 있다.
도시한 반도체 장치(40)에서, 41은 다이 패드(32) 상에 탑재된 반도체 소자(칩), 42 및 42(P/G)은 반도체 소자(41)의 각 전극 단자(신호 단자 및 전원/그라운드 단자)를 각각 각 리드(33) 및 링 형상의 도체부(34)에 접속하는 본딩 와이어,43은 반도체 소자(41), 본딩 와이어(42,42(P/G)) 등을 보호하기 위한 봉지 수지를 나타낸다.
이러한 반도체 장치(40)(QFN 패키지)를 제조하는 방법에 대하여는 종래의 QFN 패키지의 제조 프로세스와 동일하므로 그 상세한 설명은 생략하지만, 기본적으로는, 리드 프레임(30)의 각 다이 패드(32)에 각각 반도체 소자(41)를 탑재하는 공정(다이 본딩), 반도체 소자(41)의 각 전극 단자를 각각 대응하는 각 리드(33) 및 링 형상의 도체부(34)에 본딩 와이어(42 및 42(P/G))에 의해 전기적으로 접속하는 공정(와이어 본딩), 각 반도체 소자(41), 본딩 와이어(42, 42(P/G)) 등을 봉지 수지에 의해 봉지하는 공정(일괄 몰딩 또는 개별 몰딩), 접착 테이프(37)를 박리 제거한 다음, 리드 프레임(기판 프레임(31))을 다이서 등에 의해 각 패키지마다 분할하는 공정(다이싱)을 포함한다.
이상 설명한 바와 같이, 제 1 실시 형태에 따른 리드 프레임(30)(도 2)의 구성에 의하면, 다이 패드(32)의 주위에 링 형상으로 전원/그라운드 단자용 도체부(34)가 형성되고, 이 도체부(34)가 32개의 리드(33) 중 전원/그라운드 단자 전용으로 할당한 하나의 리드(33(P/G))에 접속되어 있으므로, 복수의 전원/그라운드 단자를 구비한 반도체 소자(41)(도 6)를 실장하는 경우, 상기 반도체 소자(41)의 각 전원/그라운드 단자를 종래와 같이 각 리드에 일대 일의 대응 관계를 가지고 접속하는 것이 아니라, 이 링 형상의 도체부(34)에 각각 접속함으로써 공통의 전원/그라운드 단자 전용의 리드(33(P/G))에 접속되게 된다.
즉, 탑재할 반도체 소자(41)의 각 전원/그라운드 단자에 접속되는 리드의 수를 최소한 하나(리드(33(P/G)))로 삭감할 수 있다. 이에 따라, 종래 필요로 하였던 상당한 수의 전원/그라운드 단자 전용 리드가 불필요해지고, 그 불필요해진 만큼 패키지(반도체 장치(40))의 축소화를 도모하는 것이 가능해진다.
또한, 도체부(34)는 다이 패드(32)의 주위에 링 형상으로 (즉, 비교적 넓은 영역에 걸쳐) 형성되어 있으므로, 패키지(반도체 장치(40))의 어셈블리 공정에서 와이어 본딩을 행할 때, 도체부(34) 상에서의 와이어의 본딩 위치에 충분한 공간이 확보되어, 와이어 본딩 위치의 자유도를 높일 수 있다.
또한, 전원/그라운드 단자용 도체부(34)가 다이 패드(32)의 주위에 링 형상으로 형성되어 있음으로써, 동작시의 전류의 균일화를 도모할 수 있다.
도 7은 본 발명의 제 2 실시 형태에 따른 QFN 등의 리드리스 패키지에 사용되는 리드 프레임의 구성을 모식적으로 나타낸 것으로서, (a)는 리드 프레임의 일 부분(최종적으로 개개의 반도체 장치로서 분할되는 영역에 대응되는 부분)을 평면적으로 본 구성, (b)는 (a)의 A-A'선을 따라 본 리드 프레임의 단면 구조를 각각 나타내고 있다.
본 실시 형태에 따른 리드 프레임(30a)은, 제 1 실시 형태(도 2)에 따른 리드 프레임(30)의 구성과 비교하여, 링 형상의 도체부(34)를 지지하고 있는 4개의 서포트 바(35)가 설치되어 있지 않은 점, 도체부(34)가 전원/그라운드 단자용 리드 (33(P/G))에 연결(접속)되어 있지 않은 점에서 기본적으로 서로 다르다. 다른 구성에 대하여는 제 1 실시 형태의 경우와 동일하므로, 그 설명은 생략한다
마찬가지로, 리드 프레임(30a)의 제조 방법에 대하여도 기본적으로는 도 3및 도 4에 나타낸 제조 공정, 또는 도 5에 나타낸 제조 공정과 동일하므로, 그 상세한 설명은 생략한다. 다만, 이 제 2 실시 형태의 경우, 상술한 구성상의 차이에 기인하여, 도 8에 나타낸 바와 같이 기판 프레임(31a)의 패턴 형상이 다르다. 즉, 기판 프레임(31a)의 각 단위 기판 프레임(UFM)에서 다이 패드(32)와 각 리드(33) 사이의 영역에서 상기 다이 패드(32)의 주위에 링 형상으로 도체부(34)가 형성되고, 이 도체부(34)가 다이 패드(32)에 4개소(도면에서, ○으로 둘러 싸인 R11~R14로 나타낸 부분)에서 접속됨과 동시에, 4개의 리드(33)(중 하나는 전원/그라운드 단자용 리드(33(P/G))에 4개소(도면에서, ○으로 둘러 싸인 R15~R18로 나타낸 부분)에서 접속되어 있다. 그리고, 이들 8개소의 부분(R11~R18)에서 오목부(38)가 형성되고(도 7의 (b) 참조), 최종적으로 상기 부분이 절단된다.
도 9는 제 2 실시 형태의 리드 프레임(30a)을 사용하여 제작된 QFN의 패키지 구조를 갖는 반도체 장치의 일례를 모식적으로 나타낸 것으로서, (a)는 반도체 장치(40a)를 단면적으로 본 구성, (b)는 패키지의 어셈블리 공정에서 와이어 본딩을 행한 후의 상태를 평면적으로 본 구성을 각각 나타내고 있다. 도면에서, 41은 반도체 소자(칩), 42, 42(P/G)는 각각 본딩 와이어, 43은 봉지 수지를 나타낸다. 도시한 바와 같이, 도체부(34)는 본딩 와이어(42(P/G))에 의해 전원/그라운드 단자용 리드(33(P/G))에 전기적으로 접속되어 있다.
이 제 2 실시 형태에 따른 리드 프레임(30a)(도 7)의 구성에 의하면, 상술한 제 1 실시 형태에서 얻어진 효과에 더하여, 4개의 서포트 바(35)를 설치하지 않음으로써 생긴 공간에 복수(도시한 예에서는 4개)의 리드(33)를 추가적으로 설치할수 있다는 이점을 얻을 수 있다. 이는 다핀화에 기여한다.
상술한 제 1, 제 2 실시 형태에서는, 전원/그라운드 단자용 도체부(34)를 다이 패드(32) 주위에 링 형상으로 형성한 경우를 예로 들어 설명하였으나, 도체부(34)의 형상은 링 형상에 한정되지 않음은 물론이다. 요약하면, 다이 패드(32)와 각 리드(33) 사이의 영역에서 상기 다이 패드(32)의 주위를 적어도 부분적으로 둘러 싸도록 도체부(34)가 형성되어 있으면 충분하다. 그 일례를 도 10에 나타내었다.
도 10은 본 발명의 제 3 실시 형태에 따른 QFN 등의 리드리스 패키지에 사용되는 리드 프레임의 구성을 모식적으로 나타낸 것으로서, (a)는 리드 프레임의 일부분(최종적으로 개개의 반도체 장치로서 분할되는 영역에 대응하는 부분)을 평면적으로 본 구성, (b)는 (a)의 A-A'선을 따라 본 리드 프레임의 단면 구조를 각각 나타내고 있다.
본 실시 형태에 따른 리드 프레임(30b)은, 제 1 실시 형태(도 2)에 따른 리드 프레임(30)의 구성과 비교하여, 도체부(34)가 다이 패드(32)의 주위를 부분적으로 둘러싸도록 형성되어 있는 점, 도체부(34)가 전원/그라운드 단자용 리드(33(P/G))에 연결(접속)되어 있지 않는 점에서 기본적으로 서로 다르다. 다른 구성에 대하여는 제 1 실시 형태의 경우와 동일하므로, 그 설명은 생략한다.
마찬가지로, 리드 프레임(30b)의 제조 방법에 대하여도 기본적으로는 도 3 및 도 4에 나타낸 제조 공정, 또는 도 5에 나타낸 제조 공정과 동일하므로, 그 상세한 설명은 생략한다. 다만, 이 제 3 실시 형태의 경우, 상술한 구성상의 차이에기인하여 도 11에 나타낸 바와 같이 기판 프레임(31b)의 패턴 형상이 다르다. 즉, 기판 프레임(31b)의 각 단위 기판 프레임(UFM)에서, 다이 패드(32)와 각 리드(33) 사이의 영역에서 상기 다이 패드(32)의 주위를 부분적으로 둘러 싸도록 도체부(34)가 형성되고, 이 도체부(34)가 다이 패드(32)에 4개소(도면에서, ○으로 둘러 싸인 R21~R24로 나타낸 부분)에서 접속되어 있다. 그리고, 이들 4개소의 부분(R21~R24)에서 오목부(38)가 형성되고(도 10(b) 참조), 최종적으로 상기 부분이 절단된다.
또한, 상술한 제 1, 제 2 실시 형태에서는, 전원/그라운드 단자용 도체부(34)를 다이 패드(32)의 주위에 1중의 링 형상으로 형성한 경우를 예로 들어 설명하였으나, 도체부(34)의 형태로는, 전원 단자 전용 도체부와 그라운드 단자 전용 도체부로 나누어(2중의 링 형상으로) 형성하는 것도 가능하다. 그 일례를 도 12에 나타내었다.
도 12는 본 발명의 제 4 실시 형태에 따른 QFN 등의 리드리스 패키지에 사용되는 리드 프레임의 구성을 모식적으로 나타낸 것으로서, (a)는 리드 프레임의 일부분(최종적으로 개개의 반도체 장치로서 분할되는 영역에 대응하는 부분)을 평면적으로 본 구성, (b)는 (a)의 A-A'선을 따라 본 리드 프레임의 단면 구조를 각각 나타내고 있다.
본 실시 형태에 따른 리드 프레임(30c)은, 제 1 실시 형태(도 2)에 따른 리드 프레임(30)의 구성과 비교하여, 4개의 서포트 바(35)에 의해 지지되고 있는 링 형상의 도체부(34G)(그라운드 단자용)의 내측에 링 형상의 도체부(34P)(전원 단자용)가 더 형성되어 있는 점, 어느 도체부(34P, 34G)도 전원 단자용 리드(33(P)),그라운드 단자용 리드(33(G))에 연결(접속)되어 있지 않는 점에서 기본적으로 서로 다르다. 다른 구성에 대하여는 제 1 실시 형태의 경우와 동일하므로, 그 설명은 생략한다.
마찬가지로, 리드 프레임(30c)의 제조 방법에 대하여도 기본적으로는 도 3 및 도 4에 나타낸 제조 공정, 또는 도 5에 나타낸 제조 공정과 동일하므로, 그 상세한 설명은 생략한다. 다만, 이 제 4 실시 형태의 경우, 상술한 구성상의 차이에 기인하여 도 13에 나타낸 바와 같이 기판 프레임(31c)의 패턴 형상이 다르다. 즉, 기판 프레임(31c)의 각 단위 기판 프레임(UFM)에서, 다이 패드(32)와 각 리드(33) 사이의 영역에서 상기 다이 패드(32)의 주위에 2중의 링 형상으로 도체부(34P, 34G)가 형성되고, 전원 단자용 도체부(34P)가 다이 패드(32)에 4개소(도면에서, ○으로 둘러 싸인 R31~R34로 나타낸 부분)에서 접속됨과 동시에, 그라운드 단자용 도체부(34G)가 전원 단자용 도체부(34P)에 4개소(도면에서, ○으로 둘러 싸인 R35~R38로 나타낸 부분)에서 접속되어 있다. 그리고, 이들 8개소의 부분(R31~R38)에서 오목부(38)가 형성되고 (도 12(b) 참조), 최종적으로 상기 부분이 절단된다.
도 14는 제 4 실시 형태의 리드 프레임(30c)을 사용하여 제작된 QFN의 패키지 구조를 갖는 반도체 장치의 일례를 모식적으로 나타낸 것으로서, (a)는 반도체장치(40c)를 단면적으로 본 구성, (b)는 패키지의 어셈블리 공정에서 와이어 본딩을 행한 후의 상태를 평면적으로 본 구성을 각각 나타내고 있다. 도면에서, 41은 반도체 소자(칩),42, 42(P), 42(G)는 각각 본딩 와이어, 43은 봉지 수지를 나타낸다. 도시한 바와 같이, 도체부(34P)는 본딩 와이어(42(P))에 의해 전원 단자용 리드(33(P))에 전기적으로 접속되고 있고, 도체부(34G)는 본딩 와이어(42(G))에 의해 그라운드 단자용 리드(33(G))에 전기적으로 접속되어 있다.
또한, 상술한 제 1 내지 제 4 실시 형태에서는, 반도체 소자를 탑재하기 위한 다이 패드(32)가 리드 프레임 위에 구획 설정되어 있을 경우를 예로 들어 설명하였으나, 리드 프레임 내에는, 이러한 다이 패드가 구획 설정되어 있지 않은 형태인 것도 있다. 그 일례를 도 15에 나타내었다.
도 15는 본 발명의 제 5 실시 형태에 따른 QFN 등의 리드리스 패키지에 사용되는 리드 프레임의 구성을 모식적으로 나타낸 것으로서, (a)는 리드 프레임의 일부분(최종적으로 개개의 반도체 장치로서 분할되는 영역에 대응하는 부분)을 평면적으로 본 구성, (b)는 (a)의 A-A'선에 따라 본 리드 프레임의 단면 구조를 각각 나타내고 있다.
본 실시 형태에 따른 리드 프레임(30d)은, 제 1 실시 형태(도 2)에 따른 리드 프레임(30)의 구성과 비교하여, 다이 패드(32) 대신에 반도체 소자 탑재 영역(MR)이 구획 설정되어 있는 점, 링 형상의 도체부(34)를 지지하고 있는 4개의 서포트 바(35)가 설치되어 있지 않은 점에서 기본적으로 서로 다르다. 다른 구성에 대하여는 제 1 실시 형태의 경우와 동일하므로, 그 설명은 생략한다.
마찬가지로, 리드 프레임(30d)의 제조 방법에 대하여도 기본적으로는 도 3 및 도 4에 나타낸 제조 공정, 또는 도 5에 나타낸 제조 공정과 동일하므로, 그 상세한 설명은 생략한다. 다만, 이 제 5 실시 형태의 경우, 상술한 구성 상의 차이에 기인하여 도 16에 나타낸 바와 같이 기판 프레임(31d)의 패턴 형상이 다르다. 즉,기판 프레임(31d)의 각 단위 기판 프레임(UFM)에서, 반도체 소자 탑재 영역(MR)과 각 리드(33) 사이의 영역에서 상기 다이 패드(32)의 주위에 링 형상으로 도체부(34)가 형성되고, 이 도체부(34)가 각 리드(33)에 4개소에서 접속되어 있다. 그리고, 이 중 3개소의 부분(도면에서, ○로 둘러 싸인 R41~R43으로 나타낸 부분)에서 오목부(38)가 형성되고 (도 15의 (b) 참조), 최종적으로 상기 부분이 절단된다.
도 17은 제 5 실시 형태의 리드 프레임(30d)을 사용하여 제작된 QFN의 패키지 구조를 갖는 반도체 장치의 일례를 모식적으로 나타낸 것으로서, (a)는 반도체 장치(40d)를 단면적으로 본 구성, (b)는 패키지의 어셈블리 공정에서 와이어 본딩을 행한 후의 상태를 평면적으로 본 구성을 각각 나타내고 있다. 도면에서, 41은 반도체 소자(칩), 42, 42(P/G)는 각각 본딩 와이어, 43은 봉지 수지를 나타낸다.
이 제 5 실시 형태에 따른 리드 프레임(30d)(도 15)의 구성에 의하면, 제 2실시 형태(도 7)에서 얻어지는 효과와 동일한 효과, 즉, 제 1 실시 형태(도 2 내지 도 6)에서 얻어지는 효과에 더하여, 서포트 바(35)를 설치하지 않음으로써 생긴 공간에 리드(33)를 추가적으로 설치할 수 있다는 이점을 얻을 수 있다.
이상, 제 1 내지 제 5 실시 형태에 대하여 각각 개별적으로 설명하였으나, 당업자라면 각 실시 형태를 적당히 변형하고, 또한 각 실시 형태를 적당히 조합할 수 있음은 명백할 것이다.
상술한 바와 같이, 본 발명에 따르면, 복수의 전원/그라운드 단자를 구비한반도체 소자를 리드 프레임에 실장하는 경우, 다이 패드(또는 반도체 소자 탑재 영역)와 상기 다이 패드(또는 반도체 소자 탑재 영역)에 대응하는 복수의 리드 사이의 영역에서 상기 다이 패드(또는 반도체 소자 탑재 영역)의 주위를 적어도 부분적으로 둘러싸도록 전원/그라운드 단자용 도체부를 형성하고, 이 도체부를 전원/그라운드 단자 전용 리드로서 이용함으로써, 반도체 소자의 각 전원/그라운드 단자에 접속되는 리드의 수를 삭감할 수 있고, 패키지(반도체 장치)의 축소화와 함께, 와이어 본딩 위치의 자유도를 높일 수 있다.

Claims (13)

  1. 탑재할 각 반도체 소자에 대응하여 각각 구획 설정된 다이 패드(die pad);
    각 다이 패드에 대응하여 각각 최종적으로 반도체 장치로서 분할되는 영역의 외주를 따라 배열된 복수의 리드; 및
    상기 각 다이 패드와 상기 다이 패드에 대응하는 복수의 리드 사이의 영역에 있어서 상기 다이 패드의 주위를 적어도 부분적으로 둘러 싸도록 형성된 전원/그라운드 단자용 도체부;를 가지며,
    상기 각 다이 패드, 상기 복수의 리드 및 상기 전원/그라운드 단자용 도체부 가 접착 테이프에 의해 지지되어 있는 것을 특징으로 하는 리드 프레임.
  2. 각 반도체 소자 탑재 영역에 대응하여 각각 최종적으로 반도체 장치로서 분할되는 영역의 외주를 따라 배열된 복수의 리드; 및
    상기 각 반도체 소자 탑재 영역과 상기 반도체 소자 탑재 영역에 대응하는 복수의 리드 사이의 영역에 있어서 상기 반도체 소자 탑재 영역의 주위를 적어도 부분적으로 둘러 싸도록 형성된 전원/그라운드 단자용 도체부;를 가지며,
    상기 복수의 리드 및 상기 전원/그라운드 단자용 도체부가 접착 테이프에 의해 지지되어 있는 것을 특징으로 하는 리드 프레임.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전원/그라운드 단자용 도체부에 연결된 복수의 서포트 바를 가지며, 상기 복수의 서포트 바가 상기 접착 테이프에 의해 지지되어 있음과 동시에, 최종적으로 반도체 장치로서 분할되는 영역의 외주까지 연재(延在)되어 있는 것을 특징으로 하는 리드 프레임.
  4. 제 3 항에 있어서,
    상기 복수의 서포트 바를 설치하는 대신에, 상기 서포트 바가 점유하는 공간에 복수의 리드가 추가적으로 설치되어 있는 것을 특징으로 하는 리드 프레임.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 전원/그라운드 단자용 도체부가 대응하는 다이 패드 또는 반도체 소자 탑재 영역의 주위에 링 형상으로 형성되어 있는 것을 특징으로 하는 리드 프레임.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 전원/그라운드 단자용 도체부가 대응하는 다이 패드 또는 반도체 소자 탑재 영역의 주위에 2중의 링 형상으로 형성되어 있는 것을 특징으로 하는 리드 프레임.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 전원/그라운드 단자용 도체부가 대응하는 다이 패드 또는 반도체 소자탑재 영역의 주위를 부분적으로 둘러 싸도록 형성되어 있는 것을 특징으로 하는 리드 프레임.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 전원/그라운드 단자용 도체부가 대응하는 복수의 리드 중 적어도 하나의 리드에 접속되어 있는 것을 특징으로 하는 리드 프레임.
  9. 금속판을 에칭 가공 또는 프레스 가공하여, 탑재할 각 반도체 소자마다 다이 패드와, 상기 다이 패드에 대응하는 복수의 리드와, 상기 다이 패드와 상기 복수의 리드 사이의 영역에 있어서 상기 다이 패드의 주위를 적어도 부분적으로 둘러 싸도록, 상기 다이 패드에 연결하도록 전원/그라운드 단자용 도체부가 배열된 단위 기판 프레임이 복수개 연결된 기판 프레임을 형성하는 공정;
    상기 기판 프레임의 한쪽 면의 상기 도체부와 상기 다이 패드를 연결하고 있는 부분에 오목부를 형성하는 공정;
    상기 기판 프레임의 상기 오목부가 형성되어 있는 측의 면에 접착 테이프를 붙이는 공정; 및
    상기 기판 프레임의 상기 오목부가 형성되어 있는 부분을 절단하는 공정;
    을 포함하는 것을 특징으로 하는 리드 프레임의 제조 방법.
  10. 제 9 항에 있어서,
    에칭 가공 또는 프레스 가공에 의해 상기 기판 프레임을 형성하는 공정과 상기 오목부를 형성하는 공정 대신,
    금속판의 양면에 각각 소정의 형상으로 패터닝된 레지스트를 사용하여 상기 금속판의 양면으로부터의 동시 에칭에 의해, 탑재할 각 반도체 소자마다 다이 패드와, 상기 다이 패드에 대응하는 복수의 리드와, 상기 다이 패드와 상기 복수의 리드 사이의 영역에서 상기 다이 패드의 주위를 적어도 부분적으로 둘러 싸도록, 상기 다이 패드에 연결하도록 전원/그라운드 단자용 도체부가 배열된 단위 기판 프레임이 복수개 연결된 기판 프레임을 형성함과 동시에, 상기 기판 프레임의 한쪽 면의 상기 도체부와 상기 다이 패드를 연결하고 있는 부분에 오목부를 형성하는 공정을 더 포함하는 것을 특징으로 하는 리드 프레임의 제조 방법.
  11. 금속판을 에칭 가공 또는 프레스 가공하여, 탑재할 각 반도체 소자마다 반도체 소자 탑재 영역과, 상기 반도체 소자 탑재 영역에 대응하는 복수의 리드와, 상기 반도체 소자 탑재 영역과 상기 복수의 리드 사이의 영역에 있어서 상기 반도체 소자 탑재 영역의 주위를 적어도 부분적으로 둘러 싸도록, 그리고 상기 복수의 리드 중 적어도 하나의 리드에 연결하도록 전원/그라운드 단자용 도체부가 배열된 단위 기판 프레임이 복수개 연결된 기판 프레임을 형성하는 공정;
    상기 기판 프레임의 한쪽 면의 상기 도체부와 상기 적어도 하나의 리드를 연결하고 있는 부분에 오목부를 형성하는 공정;
    상기 기판 프레임의 상기 오목부가 형성되어 있는 측의 면에 접착 테이프를붙이는 공정; 및
    상기 기판 프레임의 상기 오목부가 형성되어 있는 부분을 절단하는 공정;
    을 포함하는 것을 특징으로 하는 리드 프레임의 제조 방법.
  12. 제 11 항에 있어서,
    에칭 가공 또는 프레스 가공에 의해 상기 기판 프레임을 형성하는 공정과 상기 오목부를 형성하는 공정 대신,
    금속판의 양면에 각각 소정의 형상으로 패터닝된 레지스트를 이용하여 상기 금속판의 양면으로부터의 동시 에칭에 의해, 탑재할 각 반도체 소자마다 반도체 소자 탑재 영역과, 상기 반도체 소자 탑재 영역에 대응하는 복수의 리드와, 상기 반도체 소자 탑재 영역과 상기 복수의 리드 사이의 영역에 있어서 상기 반도체 소자 탑재 영역의 주위를 적어도 부분적으로 둘러 싸도록, 상기 복수의 리드 중 적어도 하나의 리드에 연결하도록 전원/그라운드 단자용 도체부가 배열된 단위 기판 프레임이 복수개 연결된 기판 프레임을 형성함과 동시에, 상기 기판 프레임의 한쪽면의 상기 도체부와 상기 적어도 하나의 리드를 연결하고 있는 부분에 오목부를 형성하는 공정을 더 포함하는 것을 특징으로 하는 리드 프레임의 제조 방법.
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 오목부를 형성하는 공정과 상기 접착 테이프를 붙이는 공정 사이에, 상기 기판 프레임의 전면(全面)에 금속막을 형성하는 공정을 포함하는 것을 특징으로하는 리드 프레임의 제조 방법.
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