KR20040017881A - Method for forming capacitors of semiconductor device - Google Patents
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Abstract
반도체소자의 커패시터 형성방법을 제공한다. 이 방법은 반도체기판 상에 몰드절연막 및 하드마스크막을 형성하는 것을 구비한다. 하드마스크막 및 몰드절연막을 연속적으로 패터닝하여 반도체기판의 소정영역을 노출시키는 하부전극홀을 형성하고, 하부전극홀을 갖는 반도체기판 전면에 콘포말한 하부전극막을 형성한다. 하부전극막 상에 상기 하부전극홀의 내부를 채우는 캐핑절연막을 형성한다. 캐핑절연막, 하부전극막 및 하드마스크막을 1스텝(step)의 화학적기계적 연마공정으로 몰드절연막이 노출될때까지 평탄화하여 하부전극홀 내에 차례로 적층된 하부전극 및 캐핑절연막 패턴을 형성한다. 이로 인하여, 종래에 비하여 공정을 단순화할 수 있다. 그 결과, 커패시터를 갖는 반도체소자의 생산성을 향상시킬 수 있다.A method of forming a capacitor of a semiconductor device is provided. This method includes forming a mold insulating film and a hard mask film on a semiconductor substrate. The hard mask film and the mold insulating film are successively patterned to form lower electrode holes for exposing predetermined regions of the semiconductor substrate, and a conformal lower electrode film is formed over the entire semiconductor substrate having the lower electrode holes. A capping insulating layer is formed on the lower electrode layer to fill the inside of the lower electrode hole. The capping insulating film, the lower electrode film, and the hard mask film are planarized by a one-step chemical mechanical polishing process until the mold insulating film is exposed to form a lower electrode and a capping insulating film pattern sequentially stacked in the lower electrode hole. For this reason, a process can be simplified compared with the conventional. As a result, the productivity of the semiconductor device having the capacitor can be improved.
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 반도체소자의 캐패시터들 형성방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming capacitors of a semiconductor device.
반도체 소자 중 디렘소자의 단위 기억셀은 한개의 트랜지스터 및 캐패시터로 구성된다. 트랜지스터는 데이타의 입출력을 담당하고, 캐패시터는 데이타의 저장장소이다. 반도체소자의 고집적화 경향에 따라, 캐패시터의 정전용량을 증가시키는 방법에 대한 연구가 활발히 진행되고 있다. 정전용량을 증가시키는 방법으로 현재 널리 사용되는 방법은 큰 높이의 실린더형 하부전극을 형성하여 커패시터의 면적을 증가시키는 것이다. 즉, 커패시터의 면적을 증가시킴으로써, 정전용량을 증가시킨다. 하지만, 이러한 방법은 반도체소자의 고집적화가 더욱 심화됨에 따라 한계에 다달았다.The unit memory cell of the DRAM device of the semiconductor device is composed of one transistor and a capacitor. The transistor is responsible for the input and output of data, and the capacitor is the storage location for the data. In accordance with the trend of high integration of semiconductor devices, researches on a method of increasing the capacitance of a capacitor have been actively conducted. A widely used method of increasing capacitance is to form a large cylindrical lower electrode to increase the area of the capacitor. That is, by increasing the area of the capacitor, the capacitance is increased. However, this method has reached its limit as the integration of semiconductor devices becomes more intense.
한편, 커패시터의 정전용량을 증가시키는 방법으로 유전막을 실리콘질화막 및 실리콘산화막에 비하여 높은 유전율을 갖는 고유전막으로 형성하는 방법이 제안된 바 있다. 이경우에는 통상적으로, 커패시터의 하부전극은 금속막으로 형성한다.On the other hand, as a method of increasing the capacitance of the capacitor has been proposed a method of forming a dielectric film as a high dielectric film having a higher dielectric constant than the silicon nitride film and silicon oxide film. In this case, typically, the lower electrode of the capacitor is formed of a metal film.
도 1 내지 도 4는 종래의 커패시터의 하부전극을 형성하는 방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a method of forming a lower electrode of a conventional capacitor.
도 1을 참조하면, 반도체기판(1) 상에 몰드절연막(2) 및 하드마스크막(3)을 차례로 형성하고, 상기 하드마스크막(3) 및 상기 몰드절연막(2)을 연속적으로 식각하여 상기 반도체기판(1)의 소정영역을 노출시키는 하부전극홀(4)을 형성한다. 상기 몰드절연막(2)은 일반적인 층간절연막으로 사용되는 실리콘산화막으로 형성하고, 상기 하드마스크막(3)은 폴리실리콘막으로 형성한다. 상기 반도체기판(1)과 상기 몰드절연막(2) 사이에 층간절연막(미도시함)이 개재된다. 상기 층간절연막을 관통하여 상기 반도체기판(1)의 소정영역과 접촉하는 콘텍플러그(미도시함) 배치된다. 상기 하부전극홀(4)은 상기 콘텍플러그의 상부면을 노출시킨다.Referring to FIG. 1, a mold insulating film 2 and a hard mask film 3 are sequentially formed on a semiconductor substrate 1, and the hard mask film 3 and the mold insulating film 2 are continuously etched. The lower electrode hole 4 exposing a predetermined region of the semiconductor substrate 1 is formed. The mold insulating film 2 is formed of a silicon oxide film used as a general interlayer insulating film, and the hard mask film 3 is formed of a polysilicon film. An interlayer insulating film (not shown) is interposed between the semiconductor substrate 1 and the mold insulating film 2. A contact plug (not shown) penetrating the interlayer insulating layer and contacting a predetermined region of the semiconductor substrate 1 is disposed. The lower electrode hole 4 exposes an upper surface of the contact plug.
상기 하부전극홀(4)을 갖는 반도체기판(1)에 콘포말한 하부전극막(5)을 형성한다. 상기 하부전극막(5)은 금속막으로 형성한다. 상기 하부전극막(5) 상에 상기 하부전극홀(4)을 채우는 캐핑절연막(6)을 형성한다. 상기 캐핑절연막(6)은 실리콘산화막으로 형성된다.A conformal lower electrode film 5 is formed in the semiconductor substrate 1 having the lower electrode holes 4. The lower electrode film 5 is formed of a metal film. A capping insulating layer 6 is formed on the lower electrode layer 5 to fill the lower electrode hole 4. The capping insulating film 6 is formed of a silicon oxide film.
도 2, 도 3 및 도 4를 참조하면, 상기 캐핑절연막(6)을 상기 하부전극막(5)이 노출될때까지 평탄화시킨다. 이때, 평탄화 공정은 에치백(etch back) 또는 화학적기계적 연마공정으로 진행한다. 상기 하부전극홀(4) 내부에 형성된 상기 캐핑절연막(6)은 잔류한다. 상기 노출된 하부전극막(5)을 화학적기계적 연마공정으로 상기 하드마스크막(3)이 노출될때까지 평탄화시키어 실린더형의 하부전극(5a)을 형성한다. 상기 노출된 하드마스크막(3)을 에치백 공정으로 식각하여 상기 몰드절연막(2)을 노출시킨다. 상기 노출된 몰드절연막(2) 및 상기 하부전극(5a) 내부의 상기 캐핑절연막(6)을 등방성식각으로 상기 반도체기판(1)이 노출되도록 제거하여 상기 하부전극(5a)의 외부측벽을 노출시킨다. 이때, 상기 하부전극(5a)을 형성하기 위하여 진행하는 공정인 상기 캐핑절연막(6)을 평탄화하는 공정, 상기 하부전극막(5)의 노드분리공정 및 상기 하드마스크막(3)을 제거하는 공정은 다른 스텝으로 진행된다. 이로 인하여, 공정이 복잡해질 수 있다. 그 결과, 캐패시터를 갖는 반도체 소자의 생산성이 저하 될 수 있다.2, 3, and 4, the capping insulating layer 6 is planarized until the lower electrode layer 5 is exposed. At this time, the planarization process proceeds to an etch back or chemical mechanical polishing process. The capping insulating layer 6 formed in the lower electrode hole 4 remains. The exposed lower electrode film 5 is planarized until the hard mask film 3 is exposed by a chemical mechanical polishing process to form a cylindrical lower electrode 5a. The exposed hard mask film 3 is etched by an etch back process to expose the mold insulating film 2. The exposed mold insulating layer 2 and the capping insulating layer 6 inside the lower electrode 5a are removed to expose the semiconductor substrate 1 by isotropic etching to expose the outer side wall of the lower electrode 5a. . In this case, a process of planarizing the capping insulating film 6, which is a process of forming the lower electrode 5a, a node separation process of the lower electrode film 5, and a process of removing the hard mask film 3 are performed. Proceeds to another step. Due to this, the process can be complicated. As a result, productivity of the semiconductor element having a capacitor can be reduced.
본 발명이 이루고자 하는 기술적 과제는 종래에 비하여 공정을 단순화할 수 있는 커패시터의 형성방법을 제공하는데 있다.The present invention is to provide a method of forming a capacitor that can simplify the process as compared to the prior art.
도 1 내지 도 4는 종래의 커패시터의 하부전극을 형성하는 방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a method of forming a lower electrode of a conventional capacitor.
도 5 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 커패시터 형성방법을 설명하기 위한 단면도들이다.5 to 8 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to an exemplary embodiment of the present invention.
상술한 기술적 과제를 해결하기 위한 반도체소자의 커패시터 형성방법을 제공한다. 이 방법은 반도체기판 상에 몰드절연막 및 하드마스크막을 형성하는 것을 포함한다. 상기 하드마스크막 및 몰드절연막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 하부전극홀을 형성하고, 상기 하부전극홀을 갖는 반도체기판 전면에 콘포말한 하부전극막을 형성한다. 상기 하부전극막 상에 상기 하부전극홀의 내부를 채우는 캐핑절연막을 형성한다. 상기 캐핑절연막, 상기 하부전극막 및 상기 하드마스크막을 1스텝(step)의 화학적기계적 연마공정으로 상기 몰드절연막이 노출될때까지 평탄화하여 상기 하부전극홀 내에 차례로 적층된 하부전극 및 캐핑절연막 패턴을 형성한다.Provided are a method of forming a capacitor of a semiconductor device for solving the above technical problem. This method includes forming a mold insulating film and a hard mask film on a semiconductor substrate. The hard mask film and the mold insulating film are successively patterned to form lower electrode holes exposing predetermined regions of the semiconductor substrate, and a conformal lower electrode film is formed on the entire surface of the semiconductor substrate having the lower electrode holes. A capping insulating layer is formed on the lower electrode layer to fill the inside of the lower electrode hole. The capping insulating layer, the lower electrode layer, and the hard mask layer are planarized until the mold insulating layer is exposed by a one-step chemical mechanical polishing process to form a lower electrode and a capping insulating layer pattern sequentially stacked in the lower electrode hole. .
구체적으로, 상기 하드마스크막은 폴리실리콘막(SiO2), 실리콘질화막(SiN), 실리콘산화질화막(SiON) 및 보론질화막(BN) 중 선택된 적어도 하나로 형성하는 것이 바람직하다. 상기 하부전극막은 금속막으로 형성하는 것이 바람직하다. 상기 하부전극막이 금속막으로 형성될때, 상기 화학적기계적 연마공정에 사용되는 슬러리는 적어도 하나의 산화제를 포함하는 것이 바람직하다. 상기 캐핑절연막은 실리콘산화막으로 형성하는 것이 바람직하다.Specifically, the hard mask layer may be formed of at least one selected from a polysilicon layer (SiO 2), a silicon nitride layer (SiN), a silicon oxynitride layer (SiON), and a boron nitride layer (BN). The lower electrode film is preferably formed of a metal film. When the lower electrode film is formed of a metal film, the slurry used in the chemical mechanical polishing process preferably includes at least one oxidant. The capping insulating layer is preferably formed of a silicon oxide film.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Like numbers refer to like elements throughout.
도 5 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 커패시터 형성방법을 설명하기 위한 단면도들이다.5 to 8 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to an exemplary embodiment of the present invention.
도 5를 참조하면, 반도체기판(101)에 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트 패턴(미도시함)을 형성하고, 상기 게이트 패턴 양측의 활성영역에 불순물 이온들을 주입하여 불순물확산층(103)을 형성한다. 상기 소자분리막(102)은 트렌치 소자분리막으로 형성할 수 있다. 상기 불순물확산층(103)은 소오스/드레인 영역에 해당한다. 상기 불순물확산층(103)을 갖는 반도체기판(101) 전면에 층간절연막(104)을 형성하고, 상기 층간절연막(104)을 관통하여 상기 불순물확산층(103)의 소정영역과 접촉하는 매립콘텍플러그(105)를 형성한다. 상기 층간절연막(104)은 일반적인 층간절연막으로 사용되는 실리콘산화막으로 형성할 수 있다. 상기 매립콘텍플러그(105)는 도전막으로 형성한다. 예를 들면, 도핑된 폴리실리콘막 또는 금속막인 텅스텐막으로 형성할 수 있다.Referring to FIG. 5, an isolation region 102 is formed on a semiconductor substrate 101 to define an active region. A gate pattern (not shown) is formed on the active region, and impurity diffusion layers 103 are formed by implanting impurity ions into active regions on both sides of the gate pattern. The device isolation layer 102 may be formed as a trench device isolation layer. The impurity diffusion layer 103 corresponds to a source / drain region. An interlayer insulating film 104 is formed on the entire surface of the semiconductor substrate 101 having the impurity diffusion layer 103, and the buried contact plug 105 penetrates the interlayer insulating film 104 and contacts a predetermined region of the impurity diffusion layer 103. ). The interlayer insulating film 104 may be formed of a silicon oxide film used as a general interlayer insulating film. The buried contact plug 105 is formed of a conductive film. For example, it may be formed of a tungsten film which is a doped polysilicon film or a metal film.
상기 매립콘텍플러그(105)의 상부면 및 상기 층간절연막(104) 상에 식각방지막(106), 몰드절연막(107) 및 하드마스크막(108)을 차례로 형성한다. 상기 식각방지막(106)은 상기 몰드절연막(107)에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘질화막으로 형성할 수 있다. 상기 몰드절연막(107)은 일반적인 층간절연막으로 사용되는 실리콘산화막으로 형성할 수 있다. 상기 하드마스크막(108)은 상기 몰드절연막(107)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 상기 하드마스크막(108)은 폴리실리콘막, 실리콘질화막(SiN),실리콘산화질화막(SiON) 및 보론질화막(BN)으로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것이 바람직하다.An etch stop layer 106, a mold insulating layer 107, and a hard mask layer 108 are sequentially formed on the top surface of the buried contact plug 105 and the interlayer insulating layer 104. The etch stop layer 106 may be formed of an insulating layer having an etch selectivity with respect to the mold insulating layer 107, for example, a silicon nitride layer. The mold insulating film 107 may be formed of a silicon oxide film used as a general interlayer insulating film. The hard mask layer 108 may be formed of a material layer having an etching selectivity with respect to the mold insulating layer 107. The hard mask layer 108 may be formed of at least one selected from the group consisting of a polysilicon layer, a silicon nitride layer (SiN), a silicon oxynitride layer (SiON), and a boron nitride layer (BN).
상기 하드마스크막(108) 및 상기 몰드절연막(107)을 연속적으로 패터닝하여 상기 식각방지막(106)의 소정영역을 노출시키는 예비 하부전극홀(109)을 형성한다. 이때, 상기 식각방지막(106)의 소정영역은 상기 매립콘텍플러그(105)의 상부면을 덮는다.The hard mask layer 108 and the mold insulating layer 107 are successively patterned to form a preliminary lower electrode hole 109 exposing a predetermined region of the etch stop layer 106. In this case, a predetermined region of the etch stop layer 106 covers an upper surface of the buried contact plug 105.
도 6을 참조하면, 상기 예비 하부전극홀(109)에 노출된 식각방지막(106)을 식각하여, 상기 매립콘텍플러그(105)의 상부면을 노출시키는 하부전극홀(109a)을 형성한다. 상기 하부전극홀(109a)의 내부 측벽 및 바닥을 포함하는 반도체기판(101) 전면에 콘포말하게 하부전극막(110)을 형성한다. 상기 하부전극막(110)은 금속막으로 형성한다. 예를 들면, 티타늄질화막(TiN), 루테늄막(Ru), 플래티늄막(Pt), 알루미늄막(Al), 티타늄막(Ti), 탄탈늄막(Ta), 코발트막(Co), 텅스텐막(W) 및 텅스텐실리사이드막(WSi)로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것이 바람직하다.Referring to FIG. 6, the etch stop layer 106 exposed to the preliminary lower electrode hole 109 is etched to form a lower electrode hole 109a exposing an upper surface of the buried contact plug 105. The lower electrode layer 110 is conformally formed on the entire surface of the semiconductor substrate 101 including the inner sidewall and the bottom of the lower electrode hole 109a. The lower electrode film 110 is formed of a metal film. For example, titanium nitride film (TiN), ruthenium film (Ru), platinum film (Pt), aluminum film (Al), titanium film (Ti), tantalum film (Ta), cobalt film (Co), tungsten film (W) And at least one selected from the group consisting of tungsten silicide film WSi.
상기 하부전극막(110) 상에 상기 하부전극홀(109a)의 내부를 채우는 캐핑절연막(111)을 형성한다. 상기 캐핑절연막(111)은 상기 몰드절연막(107)과 식각선택비가 같은 절연막, 예컨대, 실리콘산화막으로 형성하는 것이 바람직하다.A capping insulating layer 111 is formed on the lower electrode layer 110 to fill the inside of the lower electrode hole 109a. The capping insulating layer 111 may be formed of an insulating layer having the same etching selectivity as the mold insulating layer 107, for example, a silicon oxide layer.
도 7을 참조하면, 상기 캐핑절연막(111), 상기 하부전극막(110) 및 상기 하드마스크막(108)을 상기 몰드절연막(107)이 노출될때까지 평탄화하여 상기 하부전극홀(109a) 내부에 차례로 적층된 하부전극(110a) 및 캐핑절연막 패턴(111a)을 형성한다. 이때, 상기 평탄화 공정은 화학적기계적 연마공정으로 진행하고, 1스텝(step)으로 진행이 된다. 다시 말해서, 상기 캐핑절연막(111), 상기 하부전극막(110) 및 상기 하드마스크막(108)을 한번의 화학적기계적 연마공정으로 평탄화하여 상기 몰드절연막을 노출시킨다. 이로 인하여, 종래의 3스텝으로 나누어 진행하던 평탄화공정에 비하여 공정을 단순화 할 수 있다. 그 결과, 상기 하부전극(110a)을 갖는 반도체소자의 생산성을 향상시킬 수 있다.Referring to FIG. 7, the capping insulation layer 111, the lower electrode layer 110, and the hard mask layer 108 are planarized until the mold insulation layer 107 is exposed, and then inside the lower electrode hole 109a. The lower electrode 110a and the capping insulating layer pattern 111a that are sequentially stacked are formed. In this case, the planarization process proceeds to a chemical mechanical polishing process, and proceeds to one step. In other words, the capping insulating layer 111, the lower electrode layer 110, and the hard mask layer 108 are planarized in a single chemical mechanical polishing process to expose the mold insulating layer. For this reason, the process can be simplified as compared with the conventional planarization process, which is divided into three steps. As a result, productivity of the semiconductor device having the lower electrode 110a can be improved.
상기 화학적기계적 연마공정에 사용되는 슬러리는 상기 캐핑절연막(111), 상기 하부전극막(110) 및 상기 하드마스크막(108)에 대하여 최소 선택비를 갖는 것이 바람직하다. 상기 슬러리는 적어도 하나의 산화제, 예컨대, 과산화수소(H2O2)를 포함하는 것이 바람직하다. 상기 산화제는 금속막으로 형성된 상기 하부전극막(110)을 산화시켜 식각율을 향상시킨다.The slurry used in the chemical mechanical polishing process may have a minimum selectivity with respect to the capping insulating layer 111, the lower electrode layer 110, and the hard mask layer 108. The slurry preferably contains at least one oxidant, such as hydrogen peroxide (H 2 O 2 ). The oxidant improves an etching rate by oxidizing the lower electrode film 110 formed of a metal film.
도 8을 참조하면, 상기 노출된 몰드절연막(107) 및 상기 캐핑절연막 패턴(111a)을 등방성식각으로 식각하여 상기 식각방지막(106)이 노출되도록 제거한다. 이때, 상기 식각방지막(106)은 상기 몰드절연막(107)에 대하여 식각선택비를 가짐으로 식각되는 것이 억제된다. 상기 등방성 식각으로 상기 하부전극(110a)의 내부 및 외부 측벽이 노출된다. 상기 내부 측벽 및 외부 측벽이 노출된 하부전극(110a)을 갖는 반도체기판(101) 전면에 콘포말한 유전막(115)을 형성하고, 상기 유전막(115) 상에 상부전극막(120)을 형성한다. 상기 유전막(115)은 실리콘질화막 및 실리콘산화막에 비하여 고유전율을 갖는 고유전막으로 형성할 수 있다. 상기 하부전극(110a), 상기 유전막(115) 및 상기 상부전극(120)은 반도체소자의 커패시터를 구성한다.Referring to FIG. 8, the exposed mold insulation layer 107 and the capping insulation layer pattern 111a are etched by isotropic etching to remove the etch stop layer 106. In this case, the etch stop layer 106 is suppressed from being etched by having an etch selectivity with respect to the mold insulating layer 107. The inner and outer sidewalls of the lower electrode 110a are exposed by the isotropic etching. A conformal dielectric film 115 is formed on the entire surface of the semiconductor substrate 101 having the inner sidewall and the lower electrode 110a exposing the outer sidewall, and an upper electrode layer 120 is formed on the dielectric layer 115. . The dielectric film 115 may be formed of a high dielectric film having a high dielectric constant as compared with a silicon nitride film and a silicon oxide film. The lower electrode 110a, the dielectric layer 115, and the upper electrode 120 constitute a capacitor of a semiconductor device.
상술한 바와 같이, 본 발명에 따르면, 캐핑절연막, 하부전극막 및 하드마스크막을 한번의 화학적기계적 연마공정으로 몰드절연막이 노출될때까지 평탄화시키어 하부전극을 형성한다. 이로 인하여, 종래의 상기 캐핑절연막, 상기 하부전극막 및 하드마스크막을 각각 평탄화하는 공정에 비하여 공정을 단순화할 수 있다. 그 결과, 커패시터를 갖는 반도체소자의 생산성을 향상시킬 수 있다.As described above, according to the present invention, the capping insulating film, the lower electrode film, and the hard mask film are planarized until the mold insulating film is exposed by one chemical mechanical polishing process to form the lower electrode. Therefore, the process can be simplified as compared with the conventional process of planarizing the capping insulating film, the lower electrode film, and the hard mask film, respectively. As a result, the productivity of the semiconductor device having the capacitor can be improved.
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| KR100752642B1 (en) * | 2005-02-02 | 2007-08-29 | 삼성전자주식회사 | Capacitor Manufacturing Method of Semiconductor Device |
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