KR20040001913A - Method for forming trench type isolation layer in semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 51
- 238000002955 isolation Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 150000004767 nitrides Chemical class 0.000 claims abstract description 84
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000001039 wet etching Methods 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000000926 separation method Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 라이너 질화막의 적용에 따른 트렌치 매립 절연막 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 라이너 질화막 증착에 앞서 패드 질화막의 가장자리 부분을 식각하여 패드 질화막이 활성 영역 쪽으로 들어가게 하고, 라이너 질화막 증착 직후 전면 식각을 통해 패드 질화막이 활성 영역 쪽으로 들어감에 따라 노출된 영역의 라이너 질화막을 제거한다. 이렇게 하면 후속 트렌치 매립 절연막의 갭-필에 의해 패드 질화막과 라이너 질화막이 분리되며, 패드 질화막과 라이너 질화막의 연속성이 없기 때문에 패드 질화막 제거를 위한 습식 식각 공정시 라이너 질화막의 손실을 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a device isolation process for electrical separation between devices, and more particularly, to a method of forming a trench type device isolation film. SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a trench type isolation layer for a semiconductor device capable of suppressing the formation of motes at the edges of the trench-filling insulating film according to the application of the liner nitride film. In the present invention, the edge portion of the pad nitride layer is etched prior to the deposition of the liner nitride layer so that the pad nitride layer enters the active region, and the liner nitride layer of the exposed region is removed as the pad nitride layer enters the active region through front etching immediately after the deposition of the liner nitride layer. do. In this case, the pad nitride film and the liner nitride film are separated by the gap-fill of the subsequent trench filling insulation layer, and the loss of the liner nitride film may be prevented during the wet etching process for removing the pad nitride film because there is no continuity between the pad nitride film and the liner nitride film.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a device isolation process for electrical separation between devices, and more particularly, to a method of forming a trench type device isolation film.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.The silicon isolation process (LOCOS) process, which is a traditional device isolation process, cannot fundamentally be free from Bird's beak and is difficult to apply to ultra-high density semiconductor devices due to the reduction of the active area caused by Buzzbeek.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.Meanwhile, the trench trench isolation (STI) process can fundamentally solve instability factors such as deterioration of the field oxide film due to the reduction of the design rule of the semiconductor device, and is advantageous for securing the active region. It is emerging as a device separation process, and it is a promising technology to be applied to an ultra-high density semiconductor device manufacturing process of 1G DRAM or 4G DRAM level in the future.
도 1a 내지 도 1e는 종래기술에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1E illustrate an STI process according to the prior art, which will be described with reference to the following.
종래기술에 따른 STI 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 형성하고, 이를 선택 식각하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판(10)을 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 트렌치 내부에 측벽 산화막(13)을 형성한다.In the STI process according to the related art, first, as shown in FIG. 1A, a pad oxide layer 11 and a pad nitride layer 12 are formed on a silicon substrate 10, and then selectively etched to form a trench mask pattern. The trench is formed by dry etching the exposed silicon substrate 10 using the trench mask pattern as a barrier, and a sidewall oxide layer 13 is formed inside the trench by performing a thermal oxidation process.
다음으로, 도 1b에 도시된 바와 같이 전체 구조 표면을 따라 라이너 질화막(liner nitride)(14)을 증착한 후, 다시 전체 구조 표면을 따라 라이너 산화막(15)을 증착한다.Next, as shown in FIG. 1B, a liner nitride film 14 is deposited along the entire structure surface, and then a liner oxide film 15 is further deposited along the entire structure surface.
이어서, 도 1c에 도시된 바와 같이 전체 구조 상부에 고밀도플라즈마(high density plasma, HDP) 산화막(16)을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막(16)을 평탄화시킨다. 이때, CMP 과정에서 패드 질화막(12) 상부의 라이너 질화막(16)이 연마되어 패드 질화막(12)이 노출된다.Subsequently, as shown in FIG. 1C, a high density plasma (HDP) oxide layer 16 is deposited on the entire structure to fill the trench, and a chemical mechanical polishing (CMP) process is performed. The oxide film 16 is planarized. At this time, the liner nitride layer 16 on the pad nitride layer 12 is polished in the CMP process, thereby exposing the pad nitride layer 12.
계속하여, 도 1d에 도시된 바와 같이 인산 용액(H3PO4)을 사용하여 패드 질화막(12)을 습식 제거한다.Subsequently, the pad nitride film 12 is wet removed using a phosphoric acid solution (H 3 PO 4 ) as shown in FIG. 1D.
이후, 도 1e에 도시된 바와 같이 잔류하는 패드 산화막(11)을 습식 제거하여 트렌치 소자 분리 공정을 완료한 다음, 게이트 산화 전세정 공정 및 게이트 산화막(16) 성장 공정을 수행한다.Thereafter, as shown in FIG. 1E, the remaining pad oxide layer 11 is wet removed to complete the trench isolation process, and then the gate oxide pre-cleaning process and the gate oxide layer 16 growth process are performed.
일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막(14)을 적용하고 있다. 라이너 질화막(14)은 후속 산화 분위기에서의 열공정에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판(10)이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판(10) 간의 도펀트 확산을 억제함으로써 소자의 동작 특성, 특히 리프레시 특성을 개선하는데 기여한다. 한편, 이러한 리프레시 특성은 소자의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막(14)의 사용은 거의 불가피한 것으로 보고되고 있다.In general, the liner nitride film 14 is applied as described above in the STI process. The liner nitride film 14 reduces stress due to oxidation of the silicon substrate 10 at the interface between the active region and the device isolation region by a thermal process in a subsequent oxidizing atmosphere, and prevents dopant diffusion between the device isolation layer and the silicon substrate 10. By suppressing, it contributes to improving the operating characteristic of a device, especially a refresh characteristic. On the other hand, such a refresh characteristic is becoming more important as the high integration of the device is progressed, the use of the liner nitride film 14 is reported to be almost inevitable.
상기와 같이 수행되는 종래의 STI 공정 중 인산 용액을 사용한 패드질화막(12) 제거 공정시 질화막 레지듀를 방지하기 위해서는 식각 타겟의 20∼50% 정도의 과도 식각을 수행하여야 한다. 이러한 과도 식각 과정에서 라이너 질화막(14)이 손실되어 꺼진 부분(도 1d의 'A')을 생성하게 된다.In order to prevent the nitride film residue during the process of removing the pad nitride film 12 using the phosphoric acid solution in the conventional STI process performed as described above, an excessive etching of about 20 to 50% of the etching target should be performed. During this over-etching process, the liner nitride layer 14 is lost to create an off portion ('A' in FIG. 1D).
이처럼 라이너 질화막(14)이 꺼진 부분(A)은 후속 세정 공정시 소자분리 영역 가장자리의 소자분리막의 손실을 가속화하여 모트(moat)(도 1e의 'B')를 유발하게 된다.The portion A in which the liner nitride film 14 is turned off may accelerate the loss of the device isolation film at the edge of the device isolation region during the subsequent cleaning process, causing a moat ('B' in FIG. 1E).
이러한 모트(B)는 후속 게이트 패터닝시 레지듀를 유발하여 마이크로 브릿지의 요인이 되는 것은 물론, 소자의 임계전압(threshold voltage)을 감소시키는 등 여러 가지 부작용을 유발하는 문제점이 있다.The mote B causes a number of side effects such as causing a residue at the subsequent gate patterning, causing the microbridge, and reducing the threshold voltage of the device.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라이너 질화막의 적용에 따른 트렌치 매립 절연막 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, to provide a trench type device isolation film forming method of a semiconductor device capable of suppressing the formation of the mott at the edge of the trench-filled insulating film according to the application of the liner nitride film. There is this.
도 1a 내지 도 1e는 종래기술에 따른 STI 공정도.1A-1E are STI process diagrams according to the prior art.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 STI 공정도.2A-2G are STI process diagrams in accordance with one embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 실리콘 기판20: silicon substrate
21 : 패드 산화막21: pad oxide film
22 : 패드 질화막22: pad nitride film
23 : 측벽 산화막23: sidewall oxide film
24 : 라이너 질화막24: liner nitride film
25 : HDP 산화막25: HDP oxide film
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;상기 패드 질화막의 가장자리가 활성 영역 방향으로 밀려 들어가도록 하는 단계; 상기 패드 질화막의 가장자리가 활성 영역 방향으로 밀려 들어간 상태에서 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 패드 질화막이 밀려 들어간 영역의 상기 라이너 질화막을 제거하는 단계; 상기 트렌치 내에 트렌치 매립 절연막을 갭-필하는 단계; 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및 상기 패드 질화막을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, forming a trench mask pattern including a pad oxide film and a pad nitride film on a silicon substrate; Selectively etching the exposed silicon substrate to form a trench; allowing the edge of the pad nitride layer to be pushed toward an active region; Forming a liner nitride film along the entire structure surface with the edge of the pad nitride film being pushed in the direction of the active region; Removing the liner nitride film in an area in which the pad nitride film is pushed in; Gap-filling a trench buried insulating film in the trench; Planarizing the trench filling insulating film; And removing the pad nitride layer, and a method of forming a trench type isolation layer for a semiconductor device.
본 발명에서는 라이너 질화막 증착에 앞서 패드 질화막의 가장자리 부분을 식각하여 패드 질화막이 활성 영역 쪽으로 들어가게 하고, 라이너 질화막 증착 직후 전면 식각을 통해 패드 질화막이 활성 영역 쪽으로 들어감에 따라 노출된 영역의 라이너 질화막을 제거한다. 이렇게 하면 후속 트렌치 매립 절연막의 갭-필에 의해 패드 질화막과 라이너 질화막이 분리되며, 패드 질화막과 라이너 질화막의 연속성이 없기 때문에 패드 질화막 제거를 위한 습식 식각 공정시 라이너 질화막의 손실을 방지할 수 있다.In the present invention, the edge portion of the pad nitride layer is etched prior to the deposition of the liner nitride layer so that the pad nitride layer enters the active region, and the liner nitride layer of the exposed region is removed as the pad nitride layer enters the active region through front etching immediately after the deposition of the liner nitride layer. do. In this case, the pad nitride film and the liner nitride film are separated by the gap-fill of the subsequent trench filling insulation layer, and the loss of the liner nitride film may be prevented during the wet etching process for removing the pad nitride film because there is no continuity between the pad nitride film and the liner nitride film.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.2A to 2D illustrate an STI process according to an embodiment of the present invention, which will be described with reference to the following.
본 실시예에 따른 STI 공정은 우선, 도 2a에 도시된 바와 같이 실리콘기판(20) 상에 패드 산화막(21) 및 패드 질화막(22)을 각각 50∼200Å 및 500∼2500Å의 두께로 형성하고, 소자분리 마스크를 이용한 사진 식각 공정을 실시하여 패드 질화막(22) 및 패드 산화막(21)을 차례로 선택 식각한 다음, 패드 질화막(22)을 식각 베리어로 사용하여 실리콘 기판(20)을 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 노출된 트렌치 영역에 20∼200Å 두께의 측벽 산화막(23)을 형성한다. 이때, 소자분리 마스크는 원하는 소자분리 영역의 CD(critical demension) 보다 일정 정도 좁은 트렌치가 형성되도록 패턴이 구비되어 있어야 한다.In the STI process according to the present embodiment, first, as shown in FIG. 2A, a pad oxide film 21 and a pad nitride film 22 are formed on the silicon substrate 20 to a thickness of 50 to 200 kPa and 500 to 2500 kPa, respectively. After performing a photolithography process using an isolation mask, the pad nitride film 22 and the pad oxide film 21 are selectively etched, and the pad nitride film 22 is used as an etch barrier. Dry etching is performed to form a trench, and a thermal oxidation process is performed to form a sidewall oxide film 23 having a thickness of 20 to 200 占 퐉 in the exposed trench region. In this case, the device isolation mask should be provided with a pattern to form a trench narrower than a critical CD in the desired device isolation region.
이어서, 도 2b에 도시된 바와 같이 질화막 식각 용액(예컨대, 인산 용액)을 사용한 습식 식각 공정을 실시하여 패드 질화막(22)의 가장자리가 활성 영역 쪽으로 밀려 들어가도록 한다. 도면에서 점선은 패드 질화막(22)이 제거된 부분을 나타내며, 이와 같이 패드 질화막(22)의 가장자리가 밀려 들어간 후에야 비로소 정확한 활성 영역이 디파인된다.Subsequently, as shown in FIG. 2B, a wet etching process using a nitride film etching solution (eg, a phosphoric acid solution) is performed to push the edge of the pad nitride film 22 toward the active region. The dotted line in the figure indicates the portion where the pad nitride film 22 has been removed, and only after the edge of the pad nitride film 22 is pushed in, the correct active area is defined.
다음으로, 도 2c에 도시된 바와 같이 전체 구조 표면을 따라 라이너 질화막(24)을 증착한다. 라이너 질화막(24)은 CVD 방식을 사용하여 20∼200Å 두께로 증착하는 것이 바람직하다.Next, a liner nitride film 24 is deposited along the entire structure surface as shown in FIG. 2C. It is preferable to deposit the liner nitride film 24 to a thickness of 20 to 200 GPa using a CVD method.
계속하여, 도 2d에 도시된 바와 같이 질화막 식각 가스를 사용한 전면 건식 식각을 수행하여 패드 질화막(22)이 밀려 들어간 부분(C)의 라이너 질화막(24)을 제거한다.Subsequently, as shown in FIG. 2D, the entire surface dry etching using the nitride film etching gas is performed to remove the liner nitride film 24 in the portion C in which the pad nitride film 22 is pushed.
이어서, 도 2e에 도시된 바와 같이 전체 구조 상부에 HDP 산화막(25)을 증착하여 트렌치를 매립한 다음, CMP 공정을 실시하여 HDP 산화막(25)을 평탄화시킨다.Subsequently, as shown in FIG. 2E, the HDP oxide layer 25 is deposited on the entire structure to fill the trench, and then the CMP process is performed to planarize the HDP oxide layer 25.
다음으로, 도 2f에 도시된 바와 같이 패드 질화막(25)을 질화막 식각 용액(예컨대, 인산 용액)을 사용하여 습식 제거한다.Next, as shown in FIG. 2F, the pad nitride film 25 is wet-removed using a nitride film etching solution (eg, a phosphoric acid solution).
이후, 도 2g에 도시된 바와 같이 패드 산화막(31)을 습식 제거하여 STI 공정을 완료한 다음, 게이트 산화 전세정 공정 및 게이트 산화막(26) 성장 공정을 수행한다..Thereafter, as shown in FIG. 2G, the pad oxide layer 31 is wet-removed to complete the STI process, and then the gate oxide pre-cleaning process and the gate oxide layer 26 growth process are performed.
전술한 바와 같은 STI 공정에 따르면, 라이너 질화막(24)이 패드 질화막(22)과 이격되고 HDP 산화막(25)의 갭-필에 의해 분리된 상태에서 패드 질화막(22) 제거를 위한 습식 식각 공정을 수행하기 때문에 라이너 질화막(24)의 손실을 방지할 수 있으며, 이로 인하여 소자분리막 가장자리 영역에서의 모트 발생을 억제할 수 있다.According to the STI process as described above, the wet etching process for removing the pad nitride layer 22 with the liner nitride layer 24 spaced apart from the pad nitride layer 22 and separated by the gap-fill of the HDP oxide layer 25 is performed. As a result, the loss of the liner nitride layer 24 can be prevented, thereby suppressing the generation of motes in the edge region of the device isolation layer.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 트렌치 매립 절연막으로 HDP 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 절연막으로 유동성 산화막(APL) 등의 다른 절연막을 사용하는 경우에도 적용된다.For example, in the above-described embodiment, the case where the HDP oxide film is used as the trench filling insulating film has been described as an example, but the present invention is also applied to the case where another insulating film such as a fluid oxide film (APL) is used as the trench filling insulating film.
또한, 전술한 실시예에서는 트렌치 매립 절연막을 평탄화시키기 위하여 CMP공정을 수행하는 경우를 일례로 들어 설명하였으나, 본 발명은 전면 건식 식각을 수행하여 트렌치 매립 절연막을 평탄화시키는 경우에도 적용된다.In addition, in the above-described embodiment, the case where the CMP process is performed to planarize the trench buried insulating film is described as an example. However, the present invention is also applicable to the case where the trench buried insulating film is planarized by performing dry etching.
또한, 전술한 실시예에서는 라이너 질화막 상에 트렌치 매립 절연막을 직접 증착하는 경우를 일례로 들어 설명하였으나, 라이너 질화막과 트렌치 매립 절연막 사이에 응력 버퍼층(예컨대, 라이너 산화막)을 추가하는 경우에도 적용된다.In the above-described embodiment, the case where the trench-filling insulating film is directly deposited on the liner nitride film is described as an example. However, the present invention is also applied to the case where a stress buffer layer (eg, a liner oxide film) is added between the liner nitride film and the trench-filling insulating film.
전술한 본 발명은 패드 질화막 제거를 위한 습식 식각 공정에 따른 라이너 질화막의 손실을 방지하여 소자분리막 가장자리에 모트가 형성되는 것을 억제할 수 있으며, 이로 인하여 반도체 소자의 전기적 특성을 개선하는 효과가 있다.The present invention described above can prevent the loss of the liner nitride film according to the wet etching process for removing the pad nitride film to suppress the formation of the mote on the edge of the device isolation layer, thereby improving the electrical characteristics of the semiconductor device.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037247A KR20040001913A (en) | 2002-06-29 | 2002-06-29 | Method for forming trench type isolation layer in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037247A KR20040001913A (en) | 2002-06-29 | 2002-06-29 | Method for forming trench type isolation layer in semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040001913A true KR20040001913A (en) | 2004-01-07 |
Family
ID=37313645
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020037247A KR20040001913A (en) | 2002-06-29 | 2002-06-29 | Method for forming trench type isolation layer in semiconductor device |
Country Status (1)
| Country | Link |
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| KR (1) | KR20040001913A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100733558B1 (en) * | 2005-08-23 | 2007-06-29 | 후지쯔 가부시끼가이샤 | Manufacturing Method of Semiconductor Device |
| KR100764742B1 (en) * | 2006-06-16 | 2007-10-08 | 삼성전자주식회사 | Semiconductor device and manufacturing method thereof |
-
2002
- 2002-06-29 KR KR1020020037247A patent/KR20040001913A/en not_active Application Discontinuation
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| PA0109 | Patent application |
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