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KR20030009089A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

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KR20030009089A
KR20030009089A KR1020020017077A KR20020017077A KR20030009089A KR 20030009089 A KR20030009089 A KR 20030009089A KR 1020020017077 A KR1020020017077 A KR 1020020017077A KR 20020017077 A KR20020017077 A KR 20020017077A KR 20030009089 A KR20030009089 A KR 20030009089A
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threshold voltage
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insulating film
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고다아끼라
노구찌미쯔히로
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가부시끼가이샤 도시바
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Abstract

반도체 기억 장치의 복수의 메모리 엘리먼트 각각은, 전류 단자간의 전류 통로의 도통 상태와 차단 상태를 전환하는 적어도 하나의 제어 단자와, 전류 통로와 제어 단자와의 사이에 개재하여 임계치 전압을 제공하는 정보 축적부를 포함한다. 정보 축적부는 전기적으로 기입과 소거가 가능하고 또한 이산적인 N치(N은 2 이상의 정수)의 데이터를 선택적으로 기억한다. 정보 축적부는 임계치 전압으로서. N 치의 데이터에 대응하여 전압이 낮은 순으로 이산적인 제1∼제N 임계치 전압을 제공한다. 복수의 메모리 엘리먼트에서의 제1∼제N 임계치 전압 모두는 데이터 판독 시에 전류 단자에 인가되는 전압 중 낮은 쪽의 전압보다도 높다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 전기적으로 재기입 및 소거가 가능한 반도체 기억 장치에 관한 것이다.
전기적으로 재기입 및 소거 가능한 불휘발성 반도체 기억 장치로서, 반도체 기판 위에 전하 축적층과 제어 게이트 전극이 적층 형성된 MISFET 구조를 갖는 것이 알려져 있다. 그러한 종류의 장치로서, 부유 게이트형 불휘발성 반도체 기억 장치 및 MONOS형 불휘발성 반도체 기억 장치가 있다. MONOS는 Metal-Oxide-Nitride-Oxide-Semiconductor로 표현되며, 전형적으로는 금속-산화 실리콘막-질화 실리콘막-산화 실리콘막-반도체를 의미한다.
도 25a, 도 25b, 도 25c는 종래의 부유 게이트형 불휘발성 반도체 기억 장치의 메모리 셀의 소거 동작을 나타내는 모식도이다. 도 25a, 도 25b, 도 25c에 도시한 바와 같이, 반도체 기판(101)의 표면 내에는 소스/드레인 확산층(102)이 형성된다. 반도체 기판(101) 위에는 터널 절연막(103)을 통해 부유 게이트층(106)이 배치된다. 부유 게이트층(106) 위에는 인터폴리 절연막(105)을 통해 제어 게이트 전극(104)이 배치된다.
도 25a는 부유 게이트층(106)이 마이너스 전하를 대전한 상태를 나타낸다. 이 상태에서 도 25b에 도시한 바와 같이 부유 게이트층(106)으로부터 반도체기판(101)에 마이너스 전하를 방출시키는 동작이 행해진다. 이에 따라 도 25c에 도시한 바와 같이. 부유 게이트층(106)이 플러스 전하를 대전함으로써, 소거 동작이 행해진다.
도 26a, 도 26b, 도 26c는 종래의 MONOS형 불휘발성 반도체 기억 장치의 메모리 셀의 소거 동작을 나타내는 모식도이다. 도 26a, 도 26b, 도 26c에 도시한 바와 같이, 반유체 기판(101) 표면 내에는 소스/드레인 확산층(102)이 형성된다. 반도체 기판(101) 위에는 터널 절연막(111)을 통해 전하 축적층(110)이 배치된다. 전하 축적층(110) 위에는 블록 절연막(105)을 통해 제어 게이트 전극(104)이 배치된다.
도 26a는 전하 축적층(110)이 마이너스 전하를 대전한 상태를 나타낸다. 이 상태에서 도 26b에 도시한 바와 같이 반도체 기판(101)으로부터 전하 축적층(110)에 플러스 전하를 주입하는 동작이 행해진다. 이에 따라, 도 26c에 도시한 바와 같이 전하 축적층(110)이 플러스 전하를 대전함으로써, 소거 동작이 행해진다. 그러한 동작을 플러스 전하의 다이렉트 터널링이라고 한다. 이 경우, 터널 절연막(111)은 그 두께가 두꺼워지면 플러스 전하가 전하 축적층에 들어가기 어려워진다. 그러나, 데이터의 보유 특성을 위해서는, 터널 절연막은 두꺼운 것이 바람직하다.
도 27a는 종래의 불휘발성 반도체 기억 장치에서의 데이터의 기억 상태(소거 상태 D1 및 기입 상태 D2)에서의 임계치 전압의 분포를 나타내는 도면이다. 도 27b, 도 27c는 도 27a의 분포에 대응하는, 메모리 셀의 기입 상태 및 소거 상태를각각 나타내는 모식도이다.
불휘발성 반도체 기억 장치는, 전하 축적층에 축적된 전하량에 의해 메모리 셀 트랜지스터의 임계치 전압을 변화시켜, 기입 상태와 소거 상태를 기억하는 것이 통상적이다. 전하 축적층의 전하량이 0의 상태를 중성 상태라 하고, 그 때의 메모리 셀 트랜지스터의 임계치 전압을 중성 임계치 전압 Vthi로 한다. 전하 축적층에 플러스 전하를 축적한 상태를 소거 상태로 하고, 마이너스의 전하를 축적한 상태를 기입 상태로 한다. 이러한 상태는 NAND형, AND형, NOR형 메모리에 공통이다.
도 27a에서 횡축은 메모리 셀 수를 나타내고, 종축은 임계치 전압을 나타낸다. 소거 상태 D1에서 메모리 셀의 임계치 전압 모두는 Vthi보다도 작은 값에 분포한다. 기입 상태 D2에서, 메모리 셀의 임계치 전압 모두는 Vthi보다도 큰 값에 분포한다.
도 27b에 도시한 바와 같이 기입 동작은, 예를 들면 반도체 기판(101)을 0V로 한 상태에서 제어 게이트 전극(104)에 고전압(예를 들면 10∼25V)을 인가하여, 반도체 기판(101)으로부터 전하 축적층(110)에 마이너스 전하를 주입함으로써 행해진다. 또는 소스 전위에 대하여 드레인 전위를 플러스로 바이어스하여 채널에서 가속된 열 전자를 발생시키고, 또한 제어 게이트 전극(104)을 소스 전위에 대하여 플러스로 바이어스하여 열 전자를 전하 축적층에 주입함으로써 행해진다.
도 27c에 도시한 바와 같이 소거 동작은, 예를 들면 제어 게이트 전극(104)을 0V로 한 상태에서 반도체 기판(101)에 고전압(예를 들면 8∼25V)을 인가하여 전하 축적층(110)으로부터 반도체 기판(101)에 마이너스 전하를 방출한다. 또는 반도체 기판(101)으로부터 전하 축적층(110)에 플러스 전하를 주입함으로써 행해진다. 혹은 소거 동작은 소스 또는 드레인 혹은 소스/드레인을 웰에 대하여 플러스로 바이어스하고, 제어 게이트 전기를 웰에 대하여 마이너스로 바이어스함으로써 열 정공을 전하 축적층(110)에 주입함으로써 행해진다.
도 28은 종래의 NAND형 메모리 셀의 데이터의 기억 상태(소거 상태 D1 및 기입 상태 D2)에서의 임계치 전압의 분포를 나타내는 도면이다. 도 29는 종래의 NAND형 메모리 셀의 판독 동작을 설명하는 회로도이다. 도 28, 도 29를 참조하여, 대표적인 불휘발성 반도체 기억 장치인 NAND형 EEPROM의 데이터의 기억 상태 및 데이터의 판독 동작을 설명한다.
일반적으로 NAND형 EEPROM에서는, 메모리 셀의 임계치 전압이 0V보다 높은 상태를 기입 상태, 낮은 상태를 소거 상태로 한다. 도 28에서 횡축은 메모리 셀 수를 나타내고, 종축은 임계치 전압을 나타낸다. 소거 상태 D1(도 27c에 나타낸 상태)에서 메모리 셀의 임계치 전압 모두는 Vthi나 선택 트랜지스터의 임계치 전압 Vthsg보다도 작은 마이너스의 값에 분포한다. 기입 상태 D2(도 27b에 나타낸 상태)에서, 메모리 셀의 임계치 전압 모두는 Vthi보다도 크고 또한 Vread보다도 작은 값에 분포한다.
도 29에 도시한 바와 같이, NAND형 EEPROM의 판독 동작에서는 비트선 BL을 프리차지한 후에 부유하게 하는 한편, 소스선 Source를 0V로 한다. 이 상태에서, 판독 선택된 메모리 셀 M2의 제어 게이트 전극의 전압을 판독 전압 0V로 하고, 그 외의 메모리 셀 M0, M1, M3∼M31의 제어 게이트 전극의 전압을 비선택 판독 전압Vread. 선택 트랜지스터 S1, S2의 게이트 전압을 전원 전압 Vcc로 한다. 이 때, 판독 선택된 메모리 셀 M2에 전류가 흐르는지의 여부를 비트선 BL로 검출함으로써 판독이 행해진다.
판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 플러스인 기입 상태이면. 메모리 셀 M2는 오프가 되므로 비트선 BL은 프리차지 전위를 유지한다. 이것에 대하여 판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 마이너스인 판독 상태이면, 메모리 셀 M2는 온하므로 비트선 BL의 전위는 프리차지 전위로부터 ΔV만큼 저하한다. 이 전위 변화를 감지 증폭기로 검지함으로써 메모리 셀 M2의 데이터가 판독된다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 기억 장치인 NAND형 EEPROM을 나타내는 회로도.
도 1b, 도 1c는 제1 실시예에 따른 장치에서의 데이터의 기억 상태(소거 상태 및 기입 상태)에 대응하는 임계치 전압의 분포의 일례 및 다른 예를 나타내는 도면.
도 2a는, 제1 실시예에 따른 장치에서, 리드 디스터브를 고려하여 설정된 임계치 전압의 분포를 나타내는 도면.
도 2b는 불휘발성 반도체 기억 장치의 리드 디스터브 특성을 나타내는 도면.
도 3은 제1 실시예에 따른 장치에서 리드 디스터브를 고려하여 설정된 임계치 전압과 Vread와의 관계를 나타내는 도면.
도 4a, 도 4b는 본 발명의 제1 실시예에 따른 NAND형 EEPROM의 메모리 셀을 나타내는 등가 회로도 및 평면도.
도 5a, 도 5b는 각각 도 4b 내의 A-B선에 따른 단면도 및 C-D선에 따른 단면도.
도 6a는 제1 실시예의 제1 변형예에 따른 MONOS형 셀을 이용한 메모리 셀 블록을 나타내는 등가 회로도.
도 6b는 도 4b 내의 A-B선에 따른 도 6a에 나타내는 변형예의 단면도.
도 7a, 도 7b는 각각 도 4b 내의 A-B선에 따른 제1 실시예의 제2 변형예의 단면도 및 C-D선에 따른 변형예의 단면도.
도 8a는 본 발명의 제2 실시예에 따른 장치에서의 데이터의 기억 상태(소거 상태 및 기입 상태)에 대응하는 임계치 전압의 분포의 일례를 나타내는 도면.
도 8b, 도 8c는, 도 8a의 분포에 대응하는 메모리 셀의 기입 상태 및 소거 상태를 각각 나타내는 모식도.
도 9a는 제2 실시예에 따른 장치에서의 데이터의 기억 상태(소거 상태 및 기입 상태)에 대응하는 임계치 전압의 분포의 다른 예를 나타내는 도면.
도 9b, 도 9c, 도 9d는 도 9a의 분포에 대응하는 메모리 셀의 기입 상태 및 소거 상태를 각각 나타내는 모식도.
도 10a는 본 발명의 제2 실시예에 따른 반도체 기억 장치인 NAND형 EEPROM을 나타내는 회로도.
도 10b는 본 발명의 제2 실시예에 따른 다른 반도체 기억 장치인 AND형 EEPROM을 나타내는 회로도.
도 10c는 본 발명의 제2 실시예에 따른 또 다른 반도체 기억 장치인 NOR형 EEPROM을 나타내는 회로도.
도 11a는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 메모리 셀의 데이터 유지 특성을 나타내는 도면.
도 11b, 도 11c, 도 11d는 도 11a에 나타내는 특성에 대응하는 메모리 셀의데이터의 기억 상태를 나타내는 모식도.
도 12a는 제2 실시예에 따른 MONOS형 메모리의 소거 시간과 임계치 전압과의 관계를 나타내는 도면.
도 12b는 제2 실시예에 따른 MONOS형 메모리에서의 소거 동작을 나타내는 모식도.
도 13a는 본 발명자 등에 의한 실험에 의해 얻어진, MONOS형 메모리 셀에서의 데이터 유지 특성의 전하 축적층 SiN막 두께 의존성을 나타내는 도면.
도 13b, 도 13c는 도 13a에 나타내는 특성에 대응하는 메모리 셀의 데이터의 기억 상태를 나타내는 모식도.
도 14a, 도 14b는 본 발명의 제2 실시예의 제1 변형예에 따른 NOR형 EEPROM을 나타내는 등가 회로도 및 평면도.
도 15는 메모리 셀이 부유 게이트형인 경우의 도 14b 중 A-B선에 따른 단면도.
도 16은 메모리 셀이 MONOS형인 경우의, 도 14b 중 A-B선에 따른 단면도.
도 17a, 도 17b는 본 발명의 제2 실시예의 제2 변형예에 따른, 부유 게이트형의 메모리 셀을 갖는 AND형 EEPROM을 나타내는 등가 회로도 및 평면도.
도 18a, 도 18b는 도 17b 중 A-B선에 따른 단면도 및 C-D선에 따른 단면도.
도 19a, 도 19b는 본 발명의 제2 실시예의 제2 실시예에 따른 MONOS형 메모리 셀을 갖는 AND형 EEPROM을 나타내는 등가 회로도 및 평면도.
도 20a, 도 20b는 도 19b 중 A-B선에 따른 단면도 및 C-D선에 따른 단면도.
도 21a, 도 21b는 본 발명의 제3 실시예에 따른 장치에서의 데이터의 기억 상태(소거 상태 및 기입 상태)에 대응하는 임계치 전압의 분포의 일례 및 다른 예를 나타내는 도면.
도 22a는 본 발명의 제3 실시예에 따른 반도체 기억 장치인 NAND형 EEPROM을 나타내는 회로도.
도 22b, 도 22c는 제3 실시예의 변형예에 따른 NAND형 EEPROM을 나타내는 회로도.
도 23a는. 본 발명의 제3 실시예에 따른 다른 반도체 기억 장치인 AND형 EEPROM을 나타내는 회로도.
도 23b, 도 23c는 제3 실시예의 변형예에 따른 AND형 EEPROM을 나타내는 회로도.
도 24a, 도 24b는 각각 2치 셀 및 다치 셀에서의 데이터의 기억 상태에 대응하는 임계치 전압의 분포를 나타내는 도면.
도 25a, 도 25b, 도 25c는 종래의 부유 게이트형 불휘발성 반도체 기억 장치의 메모리 셀의 소거 동작을 나타내는 모식도.
도 26a, 도 26b, 도 26c는 종래의 MONOS형 불휘발성 반도체 기억 장치의 메모리 셀의 소거 동작을 나타내는 모식도.
도 27a는 종래의 불휘발성 반도체 기억 장치에 있어서의 데이터의 기억 상태(소거 상태 및 기입 상태)에서의 임계치 전압의 분포를 나타내는 도면.
도 27b, 도 27c는 도 27a의 분포에 대응하는 메모리 셀의 기입 상태 및 소거상태를 각각 나타내는 모식도.
도 28은 종래의 NAND형 메모리 셀의 데이터의 기억 상태(소거 상태 및 기입 상태)에서의 임계치 전압의 분포를 나타내는 도면.
도 29는 종래의 NAND형 메모리 셀의 판독 동작을 설명하는 회로도.
도 30a, 도 30b는 종래의 NAND형 메모리 셀의 비선택 셀의 임계치 전압의 변화 및 데이터의 기억 상태(소거 상태 및 기입 상태)의 변화를 각각 나타내는 도면.
도 31은 본 발명의 실시예에 따른 반도체 기억 장치인 NAND형 EEPROM의 구성을 나타내는 블럭도.
도 32a, 도 32b는 제1 내지 제3 실시예가 적용 가능한 버츄얼 그라운드 어레이형 메모리 블록을 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
4 : P형 반도체 기판
5 : N형 웰
6 : P형 웰
7 : 터널 게이트 절연막
8 : 전하 축적층
9 : 블록 절연막
10 : 제어 게이트 전극
65 : 메모리 셀 블록
66 : 비트선 컨택트
67 : 공통 소스선 컨택트
본 발명의 어느 한 시점에 따르면, 적어도 두개의 전류 단자간에 접속된 복수의 메모리 엘리먼트를 구비하는 반도체 기억 장치가 제공되며, 상기 메모리 엘리먼트 각각은,
상기 전류 단자 사이의 전류 통로의 도통 상태와 차단 상태를 전환하는 적어도 하나의 제어 단자와,
상기 전류 통로와 상기 제어 단자와의 사이에 개재하여, 상기 전류 통로의 도통 상태와 차단 상태가 전환될 때의 상기 제어 단자의 전압인 임계치 전압을 제공하는 정보 축적부
를 포함하며, 상기 정보 축적부는 전기적으로 기입과 소거가 가능하고 또한이산적인 N치(N은 2이상의 정수)의 데이터를 선택적으로 기억하고,
상기 정보 축적부는, 상기 임계치 전압으로서, 상기 N치의 데이터에 대응하여 전압이 낮은 순으로 이산적인 제1∼제N 임계치 전압을 제공하고,
상기 복수의 메모리 엘리먼트에 있어서의 상기 제1∼제N 임계치 전압 모두는 데이터 판독시에 상기 전류 단자에 인가되는 전압 중 낮은 쪽의 전압보다도 높으며,
상기 데이터 판독 시에 상기 복수의 메모리 엘리먼트 중 적어도 하나의 제어 단자에 제N 임계치 전압보다도 높은 전압이 인가된다.
<실시예>
본 발명자들은 본 발명의 개발 과정에서, 도 25a∼도 29를 참조하여 설명한 종래의 불휘발성 반도체 기억 장치에 있어서 기억된 데이터가 파기되는 원인, 특히 리드 디스터브에 대하여 연구하였다. 그 결과, 본 발명자 등은 이하에 설명한 바와 같은 지견을 얻었다.
도 30a, 도 30b는 종래의 NAND형 메모리 셀의 비선택 셀의 임계치 전압의 변화 및 데이터의 기억 상태(소거 상태 D1 및 기입 상태 D2)의 변화를 각각 나타내는 도면이다. 도 30a에서 횡축은 리드 스트레스 인가 시간(R, S, TIME)을 나타내고, 종축은 비선택 셀의 임계치 전압 Vth를 나타낸다. 도 30b에서 횡축은 메모리 셀 수를 나타내고, 종축은 임계치 전압을 나타낸다. 도 30b에서, 소거 상태 D1 및 기입 상태 D2는 각각 기입 및 소거 직후의 메모리 셀의 임계치 전압(분포)을 나타낸다.
데이터 기억 후, 방치된 메모리 셀에서는 전하가 서서히 방전되어 적어지며, 최종적으로는 전하량이 0에 수속한다. 여기서, 플러스 전하, 마이너스 전하 모두 그 전하량이 초기 상태에서 클수록 그 전하량의 감소량이 커진다. 일반적으로는. 전하의 변화의 기울기가 작고, 전하량이 적은 상태를 이용하여 반도체 기억 장치의 기입 동작을 행한다.
종래의 EEPROM에서는 도 27a∼도 27c에 도시한 바와 같이 마이너스 전하 축적 상태와 플러스 전하 축적 상태를 각각 기입 상태와 소거 상태에 대응시켜 데이터를 기억한다. 특히, NAND형 EEPROM에서는 도 28에 도시한 바와 같이 메모리 셀의 임계치 전압이 플러스의 상태와 마이너스 상태를 각각 기입 상태와 소거 상태에 대응시켜 데이터를 기억한다.
NAND형 EEPROM의 판독 동작에서 비선택의 메모리 셀은 그 기억 상태에 관계없이 온할 필요가 있기 때문에, 기입 상태의 임계치 전압보다도 높은 전압 Vread가 제어 게이트 전극에 가해진다. 도 30b에 도시한 바와 같이, 실선으로 나타내는 소거 직후의 비선택의 메모리 셀은 소거 상태 D1, 즉 임계치 전압이 마이너스 상태에 있다. 그 경우, 판독 동작을 반복함으로써 Vread 스트레스에 의해 임계치 전압이 상승하여 데이터가 파괴되고, 도 30b에 파선 D1'로 나타낸 바와 같이 임계치 전압이 플러스가 된다. 이것을 리드 디스터브라고 한다. 즉, 도 30a, 도 30b에 도시한 바와 같이, 판독 비선택의 셀은 항상 Vread 스트레스에 노출되어 있기 때문에 임계치 전압이 서서히 상승해 간다.
메모리 셀의 보유 전하가 플러스인 경우, 이하 어느 한 조건에서 특히 데이터 유지 특성의 악화가 생긴다. 이 문제는 메모리 셀의 미세화에 따라 보다 심각해지므로, 이하에 그것을 설명한다.
즉, 불휘발성 반도체 기억 장치의 미세화에 따라, 기입·소거 전압의 저하에 대한 요구가 강해지고 있다. 이것은, 기입·소거 전압을 취급하기 위한 주변 회로의 면적이 반도체 칩 전체에 미치는 영향이 커지기 때문이다. 기입·소거 전압이 높은 상태이면 주변 회로의 면적은 축소되지 않고, 셀이 미세화되면 상대적으로 주변 회로의 면적이 커진다. 이와 같이 반도체 칩 전체 면적의 축소를 주변 회로의 면적이 제약한다.
부유 게이트형의 메모리 셀로 이것을 실현하기 위해서는 커플링비의 향상과 터널 산화막의 박막화가 유효하다. 여기서, 기입 및 소거 시에 제어 게이트 전극과 채널과의 사이에 걸리는 전압을 Vpp, 터널 산화막에 걸리는 전계를 Eox, 터널 산화막 두께를 d, 반도체 기판과 부유 게이트 층간의 용량을 C1, 부유 게이트층과 제어 게이트 전극간의 용량을 C2로 한다. 커플링비(γ)는 C1과 C2의 합으로 C2를 나눈 값이 된다. 근사적으로는, Vth가 Vthi와 동일하다고 할 때에는 하기의 수학식 1이 성립된다.
따라서, Eox를 유지한 상태에서(기입 및 소거의 속도를 유지한 상태에서), 프로그램 전압 Vpp를 저하시키기 위해서는 터널 산화막 두께 d를 얇게 하거나, 커플링비γ을 크게 할 필요가 있다.
그런데, 판독 동작 시의 비선택 메모리 셀의 터널 산화막에 가해지는 전계를 E'ox라고 하면, 근사적으로 Vth가 Vthi와 동일한 경우에는 하기의 수학식 2의 관계가 성립된다.
따라서, 제어 게이트 전극과 채널과의 사이에 걸리는 전압 Vpp를 저하시키기 위해 커플링비γ을 증가시켜, 터널 산화막 두께 d를 얇게 하면, E'ox가 증대하기 때문에 리드 디스터브 특성이 악화한다. 즉, 리드 디스터브는 터널 산화막의 누설이 원인이고, E'ox, 즉 산화막 전계가 커지면 누설 전류가 증대한다.
또한, 전하 축적층으로서 실리콘 질화막 등의 절연막을 이용한 불휘발성 반도체 기억 장치도 존재하고, 일반적으로 기입 및 소거 전압 Vpp가 낮은 것을 특징으로 한다. 그러나, 이러한 메모리 셀에서는 USP6, 191, 445에 기재되어 있듯이 2.5V 이하의 낮은 제어 게이트 전극 전압에서도 임계치 전압 변동이 생기는 것이 알려져 있다.
또, SiN을 전하 축적층으로서 이용한 셀의 반복 재기입 동작에 있어서, 소거 상태에 축적된 정공이 신뢰성을 열화시키는 것이 미나미(Minami : 인명) 등에 의해 지적되어 있다(「IEEE TRANSACTIONS ON ELECTRON DEV1CBS. Vol.40, No. 11, pp-2011-2017 November 1993, Shinichi Minami and Yoshiaki Kamigaki「A Novel MONOS Nonvolatile memory Device Ensuring 10-Year Data Retention after 107 Erase/WrITE Cycleses」」). MONOS의 경우, 전하 축적층을 얇게 하고 또한 장시간의 스트레스를 주면 그 특성 악화가 현저해진다.
또한, SiN을 전하 축적층으로서 이용한 셀에서의 데이터 보유 특성의 반복 재기입에 의한 열화에 대해서는, 정공 축적 상태만 반복 재기입에 의해 열화하고, 전자 축적 상태는 열화하지 않는 것이 미나미(Minami) 등에 의해 지적되어 있다(「IEEE TRANSACTIONS ON ELECTRON DEVICES. Vo1-38, No-11, pp.2519-2526 November 1991, Shinichi Minami and Yoshiaki Kamigaki 「New Scaling Guidelines for MONOS Nonvolanle Memory Devices」」).
이하에, 이러한 지견에 기초하여 구성된 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 또한, 이하의 설명에서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는 동일 부호를 붙여 중복되는 설명은 필요한 경우에만 행한다. 또한, 도면은 모식적인 것으로, 두께와 평면 치수와의 관계, 각 층의 두께의 비율 등은 실재의 것과는 다르다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호간에 있어서도 서로의 치수 관계나 비율이 다른 부분이 포함되어 있다.
도 31은 본 발명의 실시예에 따른 반도체 기억 장치인 NAND형 EEPROM의 구성을 나타내는 블록도이다.
반도체 기억 기억 장치는 불휘발성의 메모리 셀을 직렬 접속한 NAND 셀을 매트릭스 형상으로 배열하여 구성된 메모리 셀 어레이(81)를 갖는다. 메모리 셀 어레이(81)의 비트선의 데이터를 감지하고, 또한 기입 데이터를 유지하기 위해, 비트선 제어 회로(84)가 배치된다. 비트선 제어 회로(84)는 감지 증폭기 회로와 데이터 래치 회로를 구비하는데, 예를 들면 플립플롭 회로를 주체로 하여 구성된다.
비트선 제어 회로(84)는 데이터 입출력 버퍼(87)에 접속된다. 이들 접속은 어드레스 버퍼(86)로부터의 어드레스 신호를 디코드하는 컬럼 디코더(85)의 출력에 의해 제어된다. 이에 따라, 데이터 입출력 I/O에 제공된 데이터를 메모리 셀 어레이(81)에 기입하고, 또한 메모리 셀 어레이(81)의 데이터를 I/O로 판독 가능해진다.
메모리 셀 어레이(81)의 메모리 셀 선택을 행하기 위해, 구체적으로는 데이터 제어선(이하 워드선) WL 및 선택 게이트선 SSL, CSL의 제어를 하기 위해서, 로우 디코더(83)와 데이터 제어선 드라이버(82)가 배치된다. 데이터 제어선 드라이버(82)는 로우 디코더(83)의 디코드 출력에 의해 선택된 데이타 제어선 및 선택 게이트선에 필요한 제어 전압을 제공한다.
메모리 셀 어레이(81)가 형성되는 기판 영역(통상 p형 웰)의 전위를 제어하기 위해, 기판 전위 제어 회로(89)가 배치된다. 구체적으로는 기판 전위 제어 회로(89)는 제어 회로(88)에 의해 제어되며, 데이터 기입 및 데이터 판독 시에는 접지 전위 GND를 발생시키고, 데이터 소거 시에 소거 전압을 발생시킨다.
여러 내부 전압을 발생시키도록 내부 전압 발생 회로(90)가 배치된다. 내부전압 발생 회로(90)는 제어 회로(88)에 의해 제어되고, 데이터 기입 혹은 판독시에, 메모리 셀 어레이(81)의 선택된 메모리 셀에 필요한 전압을 제공한다. 구체적으로는 기입 전압(Vpgm) 발생 회로(90a)와 기입 시의 패스 전압(Vpass)을 발생시키는 Vpass 발생 회로(90b)와, 판독 시(검증 판독을 포함함)의 패스 전압(Vread)을발생시키는 Vread 발생 회로(90c)와, 판독 전압(Vref) 발생 회로(90d)를 갖는다. 기입 시의 패스 전압 Vpass 및 판독 시의 패스 전압 Vread는 기입 전압 Vpgm보다는 낮지만, 전원 전압 Vcc보다 승압된 전압이다.
도 31에 나타내는 구성은 이하에 설명하는 본 발명의 실시예에 따른 NAND형 EEPROM에 공통적으로 이용된다. 또, 도 31에 나타내는 메모리 셀 어레이(81)와 주위의 제어부와의 관계는 본 발명의 실시예에 따른 다른 형식의 반도체 기억 장치에 공통적으로 이용된다.
(제1 실시예)
도 1a는 본 발명의 제1 실시예에 따른 반도체 기억 장치인 NAND형 FFPROM을 나타내는 회로도이다.
이 메모리 셀 블록은 비트선 BL에 일단이 접속된 제1 선택 트랜지스터 S1과, 소스선 Source에 일단이 접속된 제2 선택 트랜지스터 S2를 갖는다. 선택 트랜지스터 S1, S2 사이에 16개의 메모리 셀 트랜지스터 M0∼M15가 직렬로 접속된다. 비트선 BL, 소스선 Source 및 트랜지스터 S1, S2, M0∼M15에 대하여 후술된 양태로 인가되는 각종 전압은 구동 및 제어부 DRC로부터 공급된다.
각 메모리 셀 트랜지스터는 비트선 BL과 소스선 Source와의 사이의 전류 통로(채널)의 도통 상태와 차단 상태를 전환하는 제어 단자(제어 게이트 전극)를 갖는다. 각 메모리 셀 트랜지스터는, 또한 전류 통로(채널)와 제어 단자(제어 게이트 전극)와의 사이에 개재하며, 전류 통로의 도통 상태와 차단 상태가 전환될 때의 제어 단자의 전압인 임계치 전압을 제공하는 정보 축적부(전하 축적층)를 갖는다.정보 축적부는, 전기적으로 기입과 소거가 가능하며 또한 이산적인 N치(N은 2 이상의 정수)의 데이터를 선택적으로 기억한다. 정보 축적부는 임계치 전압으로서 N치의 데이터에 대응하여 전압이 낮은 순서로 이산적인 제1∼제N 임계치 전압을 제공한다.
각 메모리 셀 트랜지스터에서의 제1∼제N 임계치 전압 모두는 판독시에 소스선에 인가되는 전압(0V)보다도 높다. 또한, 데이터 판독 시, 판독 선택된 NAND 메모리 셀 블록 중, 판독 비선택의 메모리 셀의 제어 단자(제어 게이트 전극)에는 제N 임계치 전압보다도 높은 비선택 판독 전압 Vread가 인가된다.
도 1a에 나타내는 장치의 판독 동작은 이하와 같다. 즉. 비트선 BL을 프리차지한 후에 부유하는 한편, 소스선 Source를 0V로 한다. 이 상태에서, 판독 선택된 메모리 셀(트랜지스터) M2의 제어 게이트 전극의 전압을 판독 전압 Vref로 하고, 그 외의 메모리 셀 M0, M1, M3∼M15의 제어 게이트 전극의 전압을 비선택 판독 전압 Vread, 제1 및 제2 선택 트랜지스터 S1, S2의 게이트 전압을 전원 전압 Vcc로 한다. 이 때, 판독 선택된 메모리 셀 M2에 전류가 흐르는지의 여부를 비트선 BL으로 검출함으로써 판독이 행해진다.
판독 선택된 메모리 셀 M2의 임계치 전압 vth가 판독 전압 vref보다도 크면. 메모리 셀 M2는 오프가 되므로 비트선 BL은 프리차지 전위를 유지한다. 이것에 대하여 판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 판독 전압 Vrcf보다도 작으면, 메모리 셀 M2는 온하므로 비트선 BL의 전위는 프리차지 전위로부터 메모리 셀 블록에서의 전압 강하 ΔV만큼 저하한다. 이 전위 변화를 비트선에 접속된 데이터회로 CID 내의 감지 증폭기 SEA로 검지함으로써 메모리 셀 M2의 데이터가 판독된다.
판독 전압 Vref는 기입 상태의 임계치 전압과 소거 상태의 임계치 전압과의 사이의 전압이다. 비선택 판독 전압 Vread는 기입 상태의 임계치 전압보다도 높은 전압이다. 전류 전압 Vcc는 선택 트랜지스터의 임계치 전압보다도 높은 전압이다.
도 1b, 도 1c는 제1 실시예에 따른 장치에서의 데이터의 기억 상태(소거 상태 DS 및 기입 상태 WS)에 대응하는 임계치 전압의 분포의 일례 및 다른 예를 나타내는 도면이다. 도 1b, 도 1c에서 횡축은 메모리 셀 트랜지스터의 개수를 나타내며, 종축은 임계치 전압의 크기를 나타낸다.
도 1b에 나타내는 예에서 특징적인 것은, 메모리 셀의 소거 상태 DS 및 기입 상태 WS 모두가 플러스의 임계치 전압을 갖는 것이다. 소거 상태 DS에서 메모리 셀의 임계치 전압 모두는 0V보다도 크고 또한 판독 전압 Vref보다도 작은 값에 분포한다. 기입 상태 WS에서, 메모리 셀의 임계치 전압 모두는 판독 전압 Vref보다도 크고 또한 비선택 판독 전압 Vread보다도 작은 값에 분포한다.
도 1c에 나타내는 예에서 특징적인 것은 소거 상태 DS에서 메모리 셀의 임계치 전압이 0V를 사이에 두고 플러스와 마이너스의 양쪽의 값이며 또한 판독 전압 Vref보다도 작은 값에 분포하는 것이다. 기입 상태 WS에서 메모리 셀의 임계치 전압 모두는 판독 전압 Vref보다도 크고 또한 비선택 판독 전압 Vrcad보다도 작은 값에 분포한다.
도 30a에 도시한 바와 같이, 반복 판독에 의해 비선택 셀의 임계치 전압은,비선택 판독 전압 Vread에 의한 스트레스에 의해 상승하는 문제가 있다. 이 때문에 데이터 기억의 임계치 전압 설정이나 각종 전압 설정은 이것을 고려하여 행할 필요가 있다.
도 2a는 제1 실시예에 따른 장치에서 리드 디스터브를 고려하여 설정된 임계치 전압의 분포를 나타내는 도면이다. 도 2a에서 횡축은 메모리 셀 트랜지스터 수를 나타내고, 종축은 임계치 전압을 나타낸다.
기입 상태 WS의 메모리 셀 중에서 가장 낮은 임계치 전압을 Vthw(min), 기입 상태 WS의 임계치 전압의 분포 폭을 ΔV(ΔV로서는 예를 들면, 0.4V 정도가 일반적임)로 한다. 판독 동작의 고속화를 위해 충분한 셀 전류를 얻기 위해서는 비선택 판독 전압 Vread는 가장 높은 임계치 전압을 갖는 메모리 셀에서도 충분히 온하는 만큼의 전압일 필요가 있다. 또한, 게이트 전압이 높을수록 셀 전류가 커지기 때문에 셀 전류를 축적하기 위해서는 게이트 전압은 충분히 높을 필요가 있다. 이 마진을 V1로 한다. 일반적으로는 V1로서는 1V 정도의 전압이 바람직하다. 이 때 하기의 수학식 3의 관계가 성립된다.
상수α를 ΔV와 V1와의 합으로 하면 서로 동일한 하기의 수학식 4, 수학식 5가 성립된다.
또한, 소거 상태 DS의 메모리 셀 중에서 가장 높은 임계치 전압을 Vthe(max)로 한다. 반복 판독 동작에 의해, 도 2a에 파선으로 나타낸 소거 상태 DS의 임계치 전압은 서서히 상승하며, 임의의 시간의 비선택 판독 전압 Vread 스트레스 후에는 Vthe(max)는 Vthe'(max)가 되며, 실선으로 나타낸 분포 상태가 된다. Vthe'(max)는 비선택 판독 전압 Vread 스트레스 시간이 길수록 상승한다. 비선택 판독 전압 Vread 스트레스 시간은 불휘발성 반도체 기억 장치의 신뢰성 보증의 스펙에 의해 결정되며, 예를 들면, 판독 시간과 10년간의 동작을 보증하는 판독 횟수와의 곱이 된다.
이와 같이 하여 결정된 비선택 판독 전압 Vread 스트레스 후에도 기입 상태 및 소거 상태의 임계치 전압 분포는 분리되어 있을 필요가 있다. 이 분리를 위한 마진을 β로 하면 하기의 수학식 6의 관계가 충족될 필요가 있다.
여기서, β는 감지 증폭기의 동작 마진에 따라 결정되지만 일반적으로는 0.4 V정도이다.
본 발명자 등은, 불휘발성 반도체 기억 장치에서의 소거 상태 임계치 전압과 비선택 판독 전압 및 비선택 판독 전압 스트레스 시간과의 관계를 조사하였다. 조사 결과, 충분히 긴 리드 스트레스 후의 소거 상태 임계치 전압 Vthe'는 초기의 소거 상태 임계치 전압 Vthe에 의하지 않고, 비선택 판독 전압 Vread만으로 결정되는 것을 알았다.
도 2b는 불휘발성 반도체 기억 장치의 리드 디스터브 특성을 나타내는 도면이다. 도 2b에서 횡축은 리드 스트레스 시간(R, S, TIME)을 나타내고, 종축은 소거 상태 임계치 전압 Vth를 나타낸다. 소거 상태 임계치 전압 Vth는 리드 스트레스 시간의 함수로서 표현된다.
리드 스트레스가 0초일 때의 소거 상태 임계치 전압(초기 상태에서의 소거 상태 임계치 전압)에 의하지 않고, 장시간 스트레스를 제공한 후의 임계치 전압은 일정치에 수속한다. 소거가 깊으면, 자기(自己) 전계 때문에 스트레스 초기의 임계치 전압 변동이 커져, 소거가 얕은 경우로 되어 버린다. 즉, 어느 일정한 리드 스트레스 시간(이 시간은 신뢰성의 스펙에 의해 결정됨) 후의 소거 상태 임계치 전압은, 비선택 판독 전압 Vread의 함수로서 표현된다. 이 경우. 하기의 수학식 7이 성립된다.
여기서, 본 발명자 등은 F(x)는 메모리 셀 트랜지스터의 리드 디스터브 특성에 의존하지만, 2차 함수로 근사할 수 있는 것을 알았다.
도 3은, 제1 실시예에 따른 장치에서, 리드 디스터브를 고려하여 설정된 임계치 전압과 Vread와의 관계를 나타내는 도면이다. 도 3에서, 횡축은 비선택 판독 전압 Vread를 나타내고, 종축은 메모리 셀의 임계치 전압 Vth를 나타낸다. 도 3에서, ①은 상기 수학식 5에 대응하는 곡선을 나타내며, ②, ③은 상기 수학식 7에 대응하는 곡선을 나타내다. 곡선②, 임계치 전압 Vthw(min.) A. Vthe'(max.)A는 리드 디스터브에 의한 임계치 전압 변동이 큰 경우를 나타낸다.
곡선③, 임계치 전압 Vthw(min.) B. Vthe'(max.)B는 리드 디스터브에 의한 임계치 전압 변동이 작은 경우를 나타낸다.
도 3의 그래프에서 수학식 6의 관계식을 충족시키도록 기입 상태 및 소거 상태의 임계치 전압을 설정한다. 이 경우, 충분히 긴 리드 스트레스 후의 소거 상태 임계치 전압 Vthe'이 초기의 소거 상태 임계치 전압 Vthe보다도 커지지만, 소거 시간이나 소거 전압의 저감을 위해서는 Vthe'과 Vthe와의 차는 지나치게 크게 취하지 않는 것이 바람직하다.
수학식 6, 즉 일정 시간 후의 소거 상태 임계치 전압 Vthe'(max)는 메모리 셀의 리드 디스터브 특성에 의존한다. 리드 디스터브에 의한 임계치 전압 변동이 큰 경우②에는 일정 시간 후의 소거 상태 임계치 전압 Vthe'(max)가 높아진다. 따라서, 이 경우 임계치 전압 변동이 작은 경우③와 비교하여, 기입 및 소거 상태의 임계치 전압 설정도 높은 쪽으로 시프트하는 것이 신뢰성 면에서 바람직하다.
미세화된 메모리 셀에서는, 커플링비 γ의 증가, 터널 산화막 두께 d의 박막화, 또는 절연막에 전하를 트랩시키는 점에서, MONOS형 메모리 셀 등의 기술이 유리하다. 그러나, 앞서 설명한 바와 같이 이들 기술을 이용한 경우에는, 리드 디스터브에 의한 임계치 전압 변동이 커진다.
또한, MONOS형 메모리 셀에서, 채널 전면으로부터의 플러스 전하의 다이렉트터널링에 의해 소거하는 경우, 소거 시간을 단축하기 위해 터널 산화막을 박막화하면, 리드 디스터브에 의한 임계치 전압 변동이 커진다. 그러나, 제1 실시예를 적용함으로써, 임계치 전압 변동에 의한 기입 및 소거 윈도우의 저하를 억제할 수 있다. 이 구성은, 특히 터널 산화막이 3㎚이하일 때에 유효하다.
제1 실시예에서는, 메모리 셀의 임계치 전압을 기입/소거 상태 모두 플러스로 설정함으로써, 또는 기입 상태의 전부 및 소거 상태 일부의 메모리 셀의 임계치 전압을 플러스로 설정함으로써, 종래의 NAND형 EEPROM의 임계치 전압 설정과 같이 기입 상태를 플러스, 소거 상태를 마이너스의 임계치 전압으로 설정하는 경우와 비교하여, 반복 판독 동작에서의 소거 데이터의 데이터 파괴를 방지할 수 있다.
제1 실시예의 또 하나의 효과로서 소거 검증 동작에 관한 것이 있다. 소거 검증 동작이란 소거 후, 소거한 메모리 셀의 임계치 전압이 원하는 임계치 전압(이하, Vverify라고 함) 이상인 것을 확인하는 동작이다. 소거 검증 동작에서는, 제어 게이트 전극에 Vverify를 인가하고, 이 때에 메모리 셀 트랜지스터가 온하는 것을 확인한다.
종래의 NAND형 EEPROM에서는 소거 상태 임계치 전압은 0V 이하이므로 마진을 고려하면 Vverify는 0V보다도 작게 할 필요가 있다. Vverify가 마이너스이면, 제어 게이트 전극에 마이너스 전하를 인가하기 위한 데이터 제어선 드라이버가 여분으로 필요해지고, 주변 회로상이 증대한다. 게이트에 마이너스 전압을 인가하지 않은 경우에는 소거 검증 동작시에 소스 전압을 상승시킬 필요가 있다. 이 경우에도, 소스선에 플러스의 전압을 인가하기 위한 여분의 회로가 필요해져, 역시 주변회로 면적이 증대한다.
이것에 대하여, 제1 실시예에서는 소거 상태 임계치 전압이 플러스이기 때문에 Vverify도 플러스이고, 소거 검증 동작시에는 소스선은 통상의 판독 동작과 마찬가지로 기준 전위인 0V이면 된다. 또한, 제어 게이트 전극에도 플러스의 전압을 인가하면 되므로, 주변 회로부는 소거 검증 동작을 위한 여분의 회로를 필요로 하지 않고, 회로가 간단해져 면적이 작아도 된다.
도 4a, 도 4b는 본 발명의 제1 실시예에 따른 NAND형 EEPROM의 메모리 셀을 나타내는 등가 회로도 및 평면도이다.
도 4a에 도시한 바와 같이 전하 축적층을 갖는 트랜지스터를 포함하는 메모리 셀 M0∼M15가 직렬로 접속된다. 메모리 셀의 일단은 선택 트랜지스터 S1을 통해 데이터 전송선 BL에 접속된다. 메모리 셀의 타단은 선택 트랜지스터 S2를 통해 공통 소스선 SL에 접속된다. 각각의 메모리 셀 M1∼M15의 제어 전극은 데이터 선택선 WL0∼WL15에 접속된다. 각 메모리 셀 M0∼M15에는 공통의 웰 전위 Well이 제공된다.
데이터 전송선 WL0∼WL15를 따른 복수의 메모리 셀 블록으로부터 하나의 메모리 셀 블록을 선택하여 데이터 전송선에 접속하기 위해, 선택 트랜지스터 S1의 제어 전극은 블록 선택선 SSL에 접속된다. 한편, 선택 트랜지스터 S2의 제어 전극은 블록 선택선 GSL에 접속된다. 이러한 구성에 의해 소위 NAND형 메모리 셀 블록(1)이 형성된다.
도 4b는 도 4a에 나타낸 메모리 셀 블록(1)을 3개 병렬로 배열하여 배치한구조를 나타낸다. 특히, 도 4b에서는 셀 구조를 알기 쉽게 하기 위해 제어 게이트 전극보다도 아래의 구조만을 나타낸다.
도 4b에 도시한 바와 같이 선택 게이트의 블록 선택선 SSL 및 GSL은 메모리 셀 엘리먼트의 제어 배선 WL0∼WL15의 전하 축적층과 동일한 층의 도전체에 의해 지면 좌우 방향에 인접한 셀끼리 접속되어 형성된다. 메모리 셀 블록(1)에는 블록 선택선 SSL, GSL은 적어도 하나이상이면 된다. 또한, 블록 선택선 SSL, GSL은 데이터 선택선 WL0∼WL15와 동일한 방향으로 형성된 것이 고밀도화에는 바람직하다.
데이터 전송선 BL은 데이터 선택선 WL0∼WL15와 수직 방향으로, 지면 상하 방향으로 도 4b 내에서는 3개 배치된다. 각 데이터 전송선 BL의 블록 선택선 SSL 근방에는 비트선 컨택트(2)가 배치된다. 또한, 각 데이터 전송선 BL의 블록 선택선 GSL 근방에는 소스선 컨택트(3)가 배치된다. 이와 같이 데이터 선택선이 형성됨으로써, 제어 게이트 전극의 Line/Space의 패턴이 규칙적으로 되어, 가공이 용이해 진다.
도 4a에서는 메모리 셀 블록(1)에 16개, 즉 2의 4승개의 메모리 셀 트랜지스터가 접속되는 예를 나타낸다. 그러나, 데이터 전송선 및 데이터 선택선에 접속되는 메모리 셀의 수는 복수이면 충분하며, 32개나 2의 N승개(N은 플러스의 정수)인 것이 어드레스 디코드를 하는 데에 있어서 바람직하다.
데이터의 기억을 행할 때, 예를 들면 제어 게이트 전극과 반도체 기판과의 사이에, 예를 들면 10∼25V의 고전압을 인가한다. 이에 의해, 터널 절연막을 통해전하를 이동시켜, 전하 축적층이 되는 절연막 또는 부유 게이트층이 되는 도전막 내의 전하량을 변화시킨다. 전하 축적층 내의 전하량이 변화함으로써 메모리 셀 트랜지스터의 임계치 전압이 변화하고, 이것을 검출함으로써 데이터를 판독할 수 있다.
소거 동작은, 예를 들면 제어 게이트 전극을 0V로 한 상태에서 반도체 기판에 고전압(예를 들면, 8∼25V)을 인가하고, 전하 축적층으로부터 반도체 기판에 마이너스 전하를 방출하거나, 또는 반도체 기판으로부터 전하 축적층에 플러스 전하를 주입함으로써 행해진다. 또는, 소거 동작은 소스 또는 드레인, 혹은 소스/드레인을 웰에 대하여 플러스로 바이어스하고, 제어 게이트 전극을 웰에 대하여 마이너스로 바이어스함으로써, 열 정공을 전하 축적층에 주입함으로써 행해진다.
도 5a, 도 5b는 각각 도 4b 내의 A-B선에 따른 (컬럼 방향) 단면도 및 C-D 선에 따른 (로우 방향) 단면도이다.
도 5a에 도시한 바와 같이 이 실시예의 메모리 셀 트랜지스터는 전하 축적층으로서 실리콘 질화막 등의 절연막을 이용한 MONOS형을 이룬다. P형 반도체 기판(4) 위에는 N형 웰(5)이 형성된다. N형 웰(5) 위에는 P형 웰(6)이 형성된다. 각 트랜지스터는 동일한 P형 웰(6) 위에 형성된다. P형 웰(6)은, 예를 들면 붕소의 불순물 농도가 1014∼1019㎝-3이 되도록 형성된다. P형 웰(6) 위에 터널 게이트 절연막(7)을 통해 전하 축적층(8)이 형성된다. 터널 게이트 절연막(7)은, 예를 들면 1∼10㎚ 두께의 실리콘 산화막 또는 옥시니트라이드막으로 이루어진다. 전하축적층(8)은, 예를 들면 3∼50㎚ 두께의 SiN 또는 SiON층으로 이루어진다.
전하 축적층(8) 위에, 블록 절연막(9)을 통해 제어 게이트 전극(10)이 형성된다. 블록 절연막(9)은, 예를 들면 2∼10㎚ 두께의 실리콘 산화막으로 이루어진다. 제어 게이트 전극(10)은, 예를 들면 10∼500㎚의 두께로, 폴리실리콘이나 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, NiSi, MoSi, TiSi, CoSi와 폴리실리콘과의 스택 구조, 금속과 폴리실리콘과의 스택 구조, 또는 금속이나 폴리실리콘, WSi, NiSi, MoSi, TiSi, CoSi 등의 단층 구조로 이루어진다.
제어 게이트 전극(10) 위에는, 게이트 캡 절연막(11)이 형성된다. 게이트 캡 절연막(11), 제어 게이트 전극(10), 블록 절연막(9), 전하 축적층(8), 터널 절연막(7)의 적층 구조의 측면은 게이트 측벽 절연막(12)에 의해 피복된다. 게이트 측벽 절연막(12)은, 예를 들면 5∼200㎚ 두께의 실리콘 질화막 또는 실리콘 산화막으로 이루어진다. 이와 같이 하여 메모리 셀 게이트(13)가 형성된다.
제어 게이트 전극(10)은, 도 4b에서 인접하는 메모리 셀 블록끼리 접속되도록, 지면 좌우 방향으로 블록 경계까지 형성되며, 데이터 선택선 WL0∼WL15 및 선택 게이트 제어선 SSL, GSL을 형성한다. 또, P형 웰(6)은 N형 웰(5)에 의해 P형 반도체 기판(4)과 독립적으로 전압 인가할 수 있게 되어 있는 것이 소거 시의 승압 회로 부하를 줄이고, 소비 전력을 억제하는데 바람직하다.
메모리 셀 게이트(13) 양측에는 게이트 측벽 절연막(12)을 사이에 두고 소스/드레인 N형 확산층(14)이 형성된다. 소스/드레인 N형 확산층(14), 전하 축적층(8), 제어 게이트 전극(10)에 의해 MONOS형 불휘발성 EEPROM 셀이 형성된다. 전하 축적층의 게이트 길이는 0.5㎛이하 0.01㎛ 이상으로 설정된다. 소스/드레인 N형 확산층(14)은, 예를 들면 인이나 비소, 안티몬의 표면 불순물 농도가 1017∼1021㎝-3이 되도록 10∼500㎚ 깊이로 형성된다. 또한, 소스/드레인 N형 확산층(14)은 메모리 셀끼리 직렬로 접속되어, NAND 접속이 실현된다.
도 5a에 도시한 바와 같이 게이트 전극(15)은 선택 게이트 제어선 GSL에 상당하는 블록 선택선에 접속되고, 게이트 전극(16)은 선택 게이트 제어선 SSL에 상당하는 블록 선택선에 접속된다. 각각의 게이트 전극(15, 16)은 메모리 셀 트랜지스터의 메모리 셀 게이트(13)의 제어 전극(10)과 동일층에 형성된다. 게이트 전극(15, 16)은 게이트 절연막(17)을 통해 P형 웰(6)과 대향하여, MOS 트랜지스터를 형성한다. 게이트 절연막(17)은 예를 들면 3∼15㎚ 두께의 실리콘 산화막 또는 옥시니트라이드막으로 이루어진다. 게이트 전극(15, 16)의 게이트 길이는 메모리 셀 게이트(13)의 게이트 길이보다도 긴데, 예를 들면 1㎛이하 0.02㎛ 이상으로 형성된다. 이에 따라, 블록 선택시와 비선택 시의 온 오프비를 크게 확보할 수 있어, 오기입이나 오판독을 방지할 수 있다.
게이트 전극(16)의 한측에 형성된 소스 또는 드레인 전극이 되는 N형 확산층(18)은 데이터 전송선(19)과 컨택트(20)를 통해 접속된다. 데이터 전송선(19)은, 예를 들면 텅스텐이나 텅스텐 실리사이드, 티탄, 티탄나이트라이드, 또는 알루미늄으로 이루어진다. 데이터 전송선(19)(BL)은 인접하는 메모리 셀 블록에 접속되도록, 도 4b의 지면 상하 방향으로 메모리 셀 블록 경계까지 형성된다.
한편, 게이트 전극(15)의 한측에 형성된 소스/드레인 N형 확산층(21)은 컨택트(22)를 통해 소스선(23)(SL)과 접속된다. 소스선(23)(SL)은 인접하는 메모리 셀 블록에 접속되도록, 도 4b의 지면 좌우 방향으로 블록 경계까지 형성된다. 컨택트(20, 22)는, 예를 들면 N형 또는 P형으로 도핑된 폴리실리콘이나 텅스텐, 텅스텐 실리사이드, Al, TiN, Ti 등에 의해 충전되어, 도전체 영역이 된다.
소스선(23), 데이터 전송선(19)과, P형 웰(6)과의 사이에는 예를 들면 SiO2나 SiN으로 이루어지는 층간막(24)에 의해 충전된다. 데이터 전송선(19) 상부에는 예를 들면, SiO2나 SiN 또는 폴리이미드로 이루어지는 절연막 보호층(25)이 형성된다. 경우에 따라 보호층(25) 위에는, 예를 들면 W, Al이나 Cu로 이루어지는 상부 배선(도시하지 않음)이 형성된다.
도 5b에 나타낸 단면에서는 소자 분리 영역(26)으로 각 메모리 셀 게이트(13)가 분리 절연되는 모습이 도시된다. 각 메모리 셀 게이트(13) 바로 위에 층간막(24)을 통해 데이터 전송선(19)이 형성된다.
본 실시예에 따르면, MONOS형 셀을 이용하고 있기 때문에, 부유 게이트형 EEPROM 셀보다도 기입 전압 및 소거 전압을 저전압화할 수 있다.
이 때문에, 소자 분리 간격을 좁혀 게이트 절연막 두께를 박막화해도 내압을 유지할 수 있다. 따라서, 고전압이 인가되는 회로의 면적을 작게 할 수 있고, 칩 면적을 더 축소할 수 있다. 또한, 부유 게이트형 메모리 셀과 비교하여, 전하 축적층(8)의 두께를 20㎚ 이하로 작게 할 수 있고, 게이트 형성 시의 애스펙트를 더저감시킬 수 있다. 또한, 게이트 전극의 가공 형상을 향상시켜, 층간막(24)의 게이트 사이의 매립도 향상시킬 수 있고, 내압을 보다 향상시킬 수 있다.
또한, 부유 게이트층을 형성하기 위한 프로세스나 슬릿 작성 프로세스가 불필요하여, 프로세스 공정을 보다 단축할 수 있다. 또한, 전하 축적층(8)이 절연체로, 하나 하나의 전하 트랩에 전하가 포획되므로, 방사선에 대하여 전하가 방출되기 어려워 강한 내성을 갖게 할 수 있다. 또한, 전하 축적층(8)의 측벽 절연막(12)이 박막화되어도 전하 축적층(8)에 포획된 전하가 모두 방출되지 않아 양호한 유지 특성을 유지할 수 있다.
제1 실시예에 따르면, NAND 메모리에서 고집적화가 가능하다.
한편, NOR 메모리에서, 랜덤 액세스 동작이 가능하다. 또한, AND 메모리에서 고집적화가 가능하다. 또한, 전하 축적층이 절연막으로 이루어지는 MONOS형 메모리에서는 저전압 동작이 가능하다. 한편, 전하 축적층이 도전막으로 이루어지는 부유 게이트형 메모리에서는 MONOS형 메모리보다도 데이터 유지 특성이 양호하다. 제1 실시예는 리드 디스터브를 개선하기 위해 리드 디스터브에 의한 데이터 파괴가 보다 심각한 특히 NAND·MONOS형 메모리에 있어서 유효하다.
(제1 실시예의 제1 변형예)
도 6a는 제1 실시예의 제1 변형예에 따른 MONOS형 셀을 이용한 메모리 셀 블록(27)을 나타내는 등가 회로도이다. 이 변형예는 도 4a의 등가 회로도에 나타내는 제1 실시예와, 선택 트랜지스터 S1, S2가 MOS 셀이 아니고 MONOS 트랜지스터로 되어 있는 점만이 다르며, 다른 것은 동일하다.
이 변형예의 평면도는 도 4b에 나타낸 것과 동일하다. 도 6b는 도 4b 내의 A-B선에 따른 이 변형예의 단면도이다. 도 4b 내의 C-D선에 따른 이 변형예의 단면도는 도 5b에 나타낸 것과 동일하다.
도 6b에 도시한 바와 같이, 선택 트랜지스터는 메모리 셀과 동일한 MONOS 구조를 갖는다. 이 경우, 선택 트랜지스터와 메모리 셀 트랜지스터를 구별하여 만들기 위한 공정을 생략할 수 있으므로, 제조 비용이 삭감된다. 또한, 구별하여 만들기 위한 여유를 취할 필요가 없으므로, 선택 트랜지스터와 메모리 셀과의 사이의 거리를 짧게 할 수 있어서, 소자 면적을 축소할 수 있다. 구별하여 만들면, 그로 인한 리소그래피가 필요해져, 마스크의 오정렬 여유를 취해야한다. 이것에 대하여, 구별하여 만들지 않은 경우, 정합 여유를 취할 필요가 없으므로, 미세화가 그 만큼 향상된다.
(제1 실시예의 제2 변형예)
이 변형예는, 전하 축적층으로서 불순물을 첨가한 폴리실리콘 등의 도전체를 이용한, 부유 게이트형 메모리 구조를 갖는 장치에 관한 것이다. 본 변형예의 등가 회로는 도 4a 또는 도 6a에 나타낸 바와 같이, 그 평면도는 도 4b에 나타낸 바와 같다. 도 7a, 도 7b는 각각 도 4b 중 A-B선에 따른 이 변형예의 단면도 및 C-D선에 따른 이 변형예의 단면도이다.
도 7a에 도시한 바와 같이 P형 반도체 기판(4) 위에 N형 웰(5)이 형성된다. N형 웰(5) 위에, 예를 들면 붕소의 불순물 농도가 1014∼1019㎝-3이 되도록 P형 웰(6)이 형성된다. P형 웰(6) 위에 터널 게이트 절연막(30)을 통해 전하 축적층(31)이 형성된다. 터널 게이트 절연막(30)은, 예를 들면 3∼15㎚ 두께의 실리콘 산화막 또는 옥시나이트라이드막으로 이루어진다. 전하 축적층(31)은, 예를 들면 10∼500㎚ 두께의 인 또는 비소를 1018∼1021㎝-3로 첨가한 폴리실리콘층으로 이루어진다.
전하 축적층(31) 등은, 도 7b에 도시된 바와 같이 예를 들면 실리콘 산화막으로 이루어지는 소자 분리 절연막(26)이 형성되지 않은 영역 위에, P형 웰(6)과 자기 정합적으로 형성된다. 이 구조를 형성할 때, 예를 들면 우선 P형 웰(6)에 터널 게이트 절연막(30) 및 전하 축적층(31)을 전면 퇴적시킨다. 이어서, 패터닝에 의해 P형 웰(6)의, 예를 들면 0.05∼0.5㎛의 깊이까지 도달하도록 이들 층을 에칭하여, 트렌치를 형성한다. 그리고, 트렌치 내에 절연막을 매립하여, 소자 분리 절연막(26)을 형성한다.
이 방법에 따르면, 터널 게이트 절연막(30) 및 전하 축적층(31)을 단차가 없는 평면에 전면 형성할 수 있으므로, 보다 균일성이 향상된 특성이 갖추어진 성막을 행할 수 있다. 이와 같이, 소자 분리 영역보다도 게이트 전극을 먼저 형성하는 프로세스를 채용하는 것이 바람직하다. 반대로, 소자 분리 영역을 형성한 후, 터널 게이트 절연막(30), 전하 축적층(31)을 형성하면, 소자 분리 영역의 단차때문에 균일하게 형성하는 것이 어려워진다.
전하 축적층(31) 위에는, 인터폴리 절연막(32)을 통해 제어 게이트 전극(33)이 형성된다. 인터폴리 절연막(32)은, 예를 들면 5∼30㎚ 두께의 실리콘 산화막또는 옥시나이트라이드막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어진다. 제어 게이트 전극(33)은, 예를 들면 10∼500㎚ 두께로, 인, 비소, 또는 붕소를 1017∼1021㎝-3의 불순물 첨가한 폴리실리콘, 또는 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, NiSi, MoSi, TiSi, CoSi와 폴리실리콘과의 스택 구조, 금속과 폴리실리콘과의 스택 구조, 또는 금속이나 폴리실리콘, WSi, NiSi, MoSi, TiSi, CoSi 등의 단층 구조로 이루어진다.
제어 게이트 전극(33)은, 도 4a에서 인접하는 메모리 셀 블록끼리 접속되도록, 도 4b에서, 지면 좌우 방향으로 블록 경계까지 형성되어, 데이터 선택선 WL0∼WL15를 형성한다. 또, P형 웰(6)은 N형 웰(5)에 의해 P형 반도체 기판(4)과 독립적으로 전압을 인가할 수 있게 되어 있는 것이, 소거 시의 승압 회로의 부하를 줄이고, 소비 전력을 억제하는데 바람직하다. 제어 게이트 전극(33) 위에는 게이트 캡 절연막(34)이 형성된다.
게이트 캡 절연막(34), 제어 게이트 전극(33), 인터폴리 절연막(32), 전하 축적층(31), 터널 게이트 절연막(30)의 측면은 게이트 측벽 절연막(35)에 의해 피복된다. 게이트 측벽 절연막(35)은, 예를 들면 5∼200㎚ 두께의 실리콘 질화막 또는 실리콘 산화막으로 이루어진다. 이와 같이 함으로써 메모리 셀 게이트(36)가 형성된다.
도 7a에 도시한 바와 같이, 메모리 셀 게이트(36) 양측에는 게이트 측벽 절연막(35)을 사이에 두고 소스/드레인 N형 확산층(37)이 형성된다. 소스/드레인 N형 확산층(37) 및 메모리 셀 게이트(36)에 의해 전하 축적층(31)에 축적된 전하량을 정보량으로 하는 부유 게이트형 EEPROM셀이 형성된다. 전하 축적층(31)의 게이트 길이는 0.5㎛이하 0.01㎛ 이상으로 설정된다.
소스/드레인 N형 확산층(37)으로는, 예를 들면 인이나 비소, 안티몬의 표면 불순물 농도가 1017∼1021㎝-3이 되도록 10∼500㎚ 깊이로 형성된다. 소스/드레인 N형 확산층(37)은 인접하는 메모리 셀끼리 공유되어, NAND 접속이 실현된다.
도 7a에서, 게이트 전극(38)은 도 4b에서의 선택 게이트 제어선 SSL에 접속되고, 게이트 전극(39)은 선택 게이트 제어선 GSL에 접속된다. 이들 게이트 전극은 부유 게이트형 EEPROM의 메모리 셀 게이트(36)와 동일층에 형성된다. 게이트 전극(38, 39)의 게이트 길이는 메모리 셀 게이트(36)의 게이트 길이보다도 길게, 예를 들면, 1㎛이하 0.02㎛ 이상으로 설정된다. 이에 따라, 블록 선택시와 비선택시의 온 오프비를 크게 확보할 수 있어, 오기입이나 오판독을 방지할 수 있다.
게이트 전극(38)의 한측에 형성된 소스/드레인 N형 확산층(18)은 데이터 전송선(19)과 컨택트(20)를 통해 접속된다. 데이터 전송선(19)은, 예를 들면 텅스텐이나 텅스텐 실리사이드, 티탄, 티탄나이트라이드, 또는 알루미늄으로 이루어진다. 데이터 전송선(19)은 인접하는 메모리 셀 블록에 접속되도록, 도 4b의 지면 상하 방향으로 블록 경계까지 형성된다.
한편, 게이트 전극(39)의 한측에 형성된 소스/드레인 N형 확산층(21)은, 컨택트(22)를 통해 소스선(23)과 접속된다. 소스선(23)은 인접하는 메모리 셀 블록에 접속되도록, 도 4b에서 지면 좌우 방향으로 블록 경계까지 형성된다. 컨택트(20, 22)는 예를 들면 N형 또는 P형으로 도핑된 폴리실리콘이나 텅스텐 및 텅스텐 실리사이드, Al, TiN, Ti 등에 의해 충전되어, 도전체 영역이 된다.
데이터 전송선(19)과 P형 웰(6) 사이에는, 예를 들면 SiO2나 SiN 등으로 이루어지는 층간막(24)에 의해 충전된다. 데이터 전송선(19) 상부에는 예를 들면 SiO2나 SiN 또는 폴리이미드 등으로 이루어지는 절연막 보호층(25)이 형성된다. 경우에 따라, 보호층(25) 위에는 예를 들면 W, Al이나 Cu로 이루어지는 상부 배선(도시하지 않음)이 형성된다.
이 변형예에서, 메모리 셀의 데이터의 기억 상태인 기입/소거 상태의 임계치 전압이 모두 플러스이다. 또는, 기입 상태의 모든 메모리 셀의 임계치 전압 및 소거 상태의 일부 메모리 셀의 임계치 전압이 플러스이다. 따라서, 반복 판독 동작에 의해 소거 상태의 메모리 셀이 상승하는 리드 디스터브에 따른 임계치 전압 윈도우의 저하를 개선할 수 있다. 또한, 소거 상태 임계치 전압이 플러스이기 때문에, 소거 검증 동작 시에 마이너스의 전압을 취급할 필요가 없고, 주변 회로를 간략화할 수 있다.
(제2 실시예)
도 8a는 본 발명의 제2 실시예에 따른 장치에서의 데이터의 기억 상태(소거 상태 DS 및 기입 상태 WS)에 대응하는 임계치 전압의 분포의 일례를 나타내는 도면이다. 도 8a에서 횡축은 메모리 셀 트랜지스터의 개수를 나타내고, 종축은 임계치전압의 크기를 나타낸다.
도 8a에 나타내는 예의 특징적인 것은, 메모리 셀의 기입·소거의 어느 경우에 있어서도 전하 축적층에 마이너스의 전하(전자)가 축적되는 것이다. 이것은 기입 ·소거의 어느 상태의 임계치 전압도 중성 임계치 전압(전하 축적층에 전하가 없을 때의 메모리 셀의 임계치 전압) Vthi보다도 높다고 할 수 있다. 도 8a에 도시한 바와 같이 기입 상태 WS에서 메모리 셀의 임계치 전압 모두는 판독 전압 Vref보다도 큰 값에 분포한다. 소거 상태 DS에서, 메모리 셀의 임계치 전압 모두는 판독 전압 Vref보다도 작고 또한 중성 임계치 전압 Vthi보다도 큰 값에 분포한다.
도 8b, 도 8c는 도 8a의 분포에 대응하는 메모리 셀의 기입 상태 및 소거 상태를 각각 나타내는 모식도이다.
도 8b, 도 8c에 도시한 바와 같이, 반도체 기판(50) 내에 소스/드레인 확산층(51)이 형성된다. 소스/드레인 확산층(51)에 협지된 반도체 기판(50)의 부분 위에 전하 축적층(52)이 배치된다. 전하 축적층(52) 위에 제어 게이트 전극(53)이 배치된다. 도 8b에 나타내는 기입 상태에서, 전하 축적층(52)에 마이너스 전하가 다수 축적된다. 한편, 도 8c에 나타내는 소거 상태에서, 기입 상태보다도 적은 량의 마이너스 전하가 전하 축적층(52)에 축적된다.
도 9a는 제2 실시예에 따른 장치에서의 데이터의 기억 상태(소거 상태 DS 및 기입 상태 WS)에 대응하는 임계치 전압 분포의 다른 예를 나타내는 도면이다.
도 9a에서, 횡축은 메모리 셀 트랜지스터의 개수를 나타내고, 종축은 임계치 전압의 크기를 나타낸다.
도 9a에 나타내는 예의 특징적인 것은 소거 상태 DS에서, 메모리 셀의 임계치 전압이 중성 임계치 전압 Vthi에 걸쳐 분포하는 것이다. 즉, 소거 상태 DS에서의 임계치 전압의 분포 범위에 중성 임계치 전압이 존재한다. 한편, 기입 상태 WS에서, 메모리 셀의 임계치 전압 모두는 판독 전압 Vref보다도 큰 값에 분포한다.
도 9b, 도 9c, 도 9d는 도 9a의 분포에 대응하는, 메모리 셀의 기입 상태(도 9b) 및 소거 상태(도 9c, 도 9d)를 각각 나타내는 모식도이다.
도 9b에 나타내는 기입 상태에서, 전하 축적층(52)에 마이너스 전하가 다수 축적된다. 한편, 도 9c에 나타내는 일부의 메모리 셀의 소거 상태에서, 기입 상태보다도 적은 량의 마이너스 전하가 전하 축적층(52)에 축적된다. 이 경우, 메모리 셀의 임계치 전압은, 중성 임계치 전압 Vthi보다도 높아진다. 또한, 도 9d에 나타내는 다른 일부의 메모리 셀의 소거 상태에서, 적은 량의 플러스 전하가 축적된다. 이 경우, 메모리 셀의 임계치 전압은 중성 임계치 전압 Vthi보다도 낮아진다.
소거 동작은, 예를 들면 제어 게이트 전극을 0V로 한 상태에서 반도체 기판에 고전압(예를 들면, 8∼25V)을 인가하고, 전하 축적층으로부터 반도체 기판으로 마이너스 전하를 방출하거나, 또는 반도체 기판으로부터 전하 축적층으로 플러스 전하를 주입함으로써 행해진다. 혹은, 소거 동작은 소스 또는 드레인, 혹은 소스/드레인을 웰에 대하여 플러스로 바이어스하고, 제어 게이트 전극을 웰에 대하여 마이너스로 바이어스함으로써, 열 정공을 전하 축적층에 주입함으로써 행해진다.
기입 동작은, 예를 들면 반도체 기판을 0V로 한 상태에서, 제어 게이트 전극에 고전압, 예를 들면 10∼25V를 인가하고, 반도체 기판으로부터 전하 축적층에 마이너스 전하를 주입함으로써 행해진다. 혹은, 기입 동작은 소스 전위에 대하여 드레인 전위를 플러스로 바이어스하여 채널에서 가속된 열 전자를 발생시키고, 또한 게이트 전극을 소스 전위에 대하여 플러스로 바이어스함으로써 열 전자를 전하 축적층에 주입함으로써 행해진다.
도 10a는, 본 발명의 제2 실시예에 따른 반도체 기억 장치인 NAND형 EEPROM을 나타내는 회로도이다. 메모리 셀 블록(1)의 구성은 도 4a에 나타낸 구성과 동일하며, 전위의 인가 상태가 다르다.
도 10a에 나타내는 장치에서, 구동 및 제어부 DRC의 제어 하에서 행해지는 판독 동작은 이하와 같다. 즉, 비트선 BL을 프리차지한 후에 부유하게 하는 한편, 소스선 Source를 0V로 한다. 이 상태에서, 판독 선택된 메모리 셀(트랜지스터) M2의 제어 게이트 전극의 전압을 판독 전압 Vref로 하고, 그 외의 메모리 셀 M0, M1, M3∼M15의 제어 게이트 전극의 전압을 비선택 판독 전압 Vread, 제1 및 제2 선택 트랜지스터 S1, S2의 게이트 전압을 판독 전압 Vref로 한다. 이 때, 판독 선택된 메모리 셀 M2에 전류가 흐르는지의 여부를 비트선 BL로 검출함으로써 판독이 행해진다.
판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 판독 전압 Vref보다도 크면, 메모리 셀 M2는 오프가 되므로 비트선 BL은 프리차지 전위를 유지한다. 이것에 대하여, 판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 판독 전압 Vref보다도 작으면, 메모리 셀 M2는 온하므로 비트선 BL의 전위는 프리차지 전위로부터 ΔV만큼 저하한다. 이 전위 변화를 비트선에 접속된 데이터 회로 CID 내의 감지 증폭기 SEA로 검지함으로써 메모리 셀 M2의 데이터가 판독된다.
판독 전압 Vref는, 기입 상태의 임계치 전압과 소거 상태의 임계치 전압과의 사이의 전압이다. 비선택 판독 전압 Vread는, 기입 상태의 임계치 전압보다도 높은 전압이다. 전원 전압 Vcc는, 선택 트랜지스터의 임계치 전압보다도 높은 전압이다.
도 10b는 본 발명의 제2 실시예에 따른 다른 반도체 기억 장치인 AND형 EEPROM을 나타내는 회로도이다.
이 메모리 셀 블록은 비트선 BL에 일단이 접속된 제1 선택 트랜지스터 S1과, 소스선 Source에 일단이 접속된 제2 선택 트랜지스터 S2를 갖는다. 선택 트랜지스터 S1, S2 사이에 병렬로 복수개의 메모리 셀 트랜지스터 M0∼M15가 접속되어, 메모리 셀 블록(55)이 형성된다.
도 10b에 나타내는 장치에서, 구동 및 제어부 DRC의 제어 하에서 행해지는 판독 동작은 이하와 같다. 즉, 비트선 BL을 프리차지한 후에 부유하게 하는 한편, 소스선 Source를 0V로 한다. 이 상태에서, 판독 선택된 메모리 셀(트랜지스터) M2의 제어 게이트 전극의 전압을 판독 전압 Vref로 하고, 그 외의 메모리 셀 M0∼M15의 제어 게이트 전극의 전압을 비선택 판독 전압 Vread, 제1 및 제2 선택 트랜지스터 S1, S2의 게이트 전압을 전원 전압 Vcc로 한다. 이 때, 판독 선택된 메모리 셀 M2에 전류가 흐르는지의 여부를 비트선 BL로 검출함으로써 판독이 행해진다.
판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 판독 전압 Vref보다도 크면, 메모리 셀 M2는 오프가 되므로 비트선 BL은 프리차지 전위를 유지한다. 이것에 대하여, 판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 판독 전압 Vref보다도 작으면, 메모리 셀 M2는 온하므로 비트선 BL의 전위는 프리차지 전위로부터 ΔV만큼 저하한다. 이 전위 변화를 비트선에 접속된 데이터 회로 CID 내의 감지 증폭기 SEA로 검지함으로써 메모리 셀 M2의 데이터가 판독된다.
판독 전압 Vref는 기입 상태의 임계치 전압과 소거 상태의 임계치 전압과의 사이의 전압이다. 비선택 판독 전압 Vread는 소거 상태의 임계치 전압보다도 낮은 전압이다. 전원 전압 Vcc는 선택 트랜지스터의 임계치 전압보다도 높은 전압이다.
도 10c는 본 발명의 제2 실시예에 따른 또 다른 반도체 기억 장치인 NOR형 EEPROM을 나타내는 회로도이다.
이 NOR형 EEPROM에서는, 비트선 BL1에 일단이 접속된 메모리 셀 트랜지스터 M1 타단에 다른 메모리 셀 트랜지스터 M2 일단이 접속된다. 메모리 셀 트랜지스터 M2 타단은 비트선 BL1 및 또 다른 메모리 셀 트랜지스터 M3의 일단에 접속된다. 이와 같이 하여 메모리 셀 트랜지스터 M1∼M3으로 메모리 셀 블록(56)이 형성된다. 또한, 제1 비트선 BL1에 평행하게 제2 비트선 BL2이 배치된다. 제1 비트선 BL1과 마찬가지로, 제2 비트선 BL2에도 복수의 메모리 셀 트랜지스터 M4∼M6이 접속된다.
도 10c에 나타내는 장치에서, 구동 및 제어부 DRC의 제어 하에서 행해지는 판독 동작은 이하와 같다. 즉, 비트선 BL1을 프리차지한 후에 부유하게 하는 한편, 소스선의 전압을 Vs1로 한다. 이 상태에서, 판독 선택된 메모리 셀(트랜지스터) M2의 제어 게이트 전극의 전압을 판독 전압 Vref로 하고, 그 외의 메모리 셀의 제어 게이트 전극의 전압을 비선택 판독 전압 Vread로 한다. 이 때, 판독 선택된 메모리 셀 M2에 전류가 흐르는지의 여부를 비트선 BL1로 검출함으로써 판독이 행해진다.
판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 판독 전압 Vref 보다도 크면, 메모리 셀 M2는 오프 상태가 되므로 비트선 BL은 프리차지 전위를 유지한다. 이것에 대하여, 판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 판독 전압 Vref보다도 작으면, 메모리 셀 M2는 온하므로 비트선 BL의 전위는 프리차지 전위로부터 ΔV만큼 저하한다. 이 전위 변화를 비트선에 접속된 데이터 회로 CID 내의 감지 증폭기 SEA로 검지함으로써 메모리 셀 M2의 데이터가 판독된다.
판독 전압 Vref는, 기입 상태의 임계치 전압과 소거 상태의 임계치 전압과의 사이의 전압이다. 비선택 판독 전압 Vread는 소거 상태의 임계치 전압보다도 낮은 전압이다. 소스선의 전압 Vs1은 통상 0V이다.
또, 도 10a, 도 10b에 나타내는 등가 회로도에서는 선택 트랜지스터는 메모리 셀과 다른 구조를 취하고 있다. 그러나, 메모리 셀과 마찬가지로 전하 축적층을 갖는 불휘발성 반도체 기억 장치 구조로 해도 된다. 또한 메모리 셀의 구조로서는 부유 게이트형 메모리 셀이나 MONOS형 메모리 셀 등을 적용할 수 있다.
도 11a는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 메모리 셀의 데이터 유지 특성을 나타내는 도면이다. 도 11b, 도 11c, 도 11d는, 도 11a에 나타내는 특성에 대응하는, 메모리 셀의 데이터의 기억 상태를 나타내는 모식도이다.
도 11b, 도 11c, 도 11d에 도시한 바와 같이 이 메모리 셀은, 반도체 기판(57) 내에 설치된 한쌍의 소스/드레인 확산층(58)을 갖는다. 반도체 기판(57)의 상방에는, 전하 축적층(59) 및 제어 게이트 전극(60)이 배치된다.
도 11a에서, 횡축은 데이터 유지 시간을 나타내고, 종축은 임계치 전압 Vth를 나타낸다. 도 11a에서, 실선①, ② 및 ③은 각각 도 11b, 도 11c 및 도 11d에 나타내는 상태에 대응한다. 즉, 실선①은 전하 축적층(59)에 많은 마이너스 전하가 축적된 상태(도 11b)의 특성을 나타낸다. 실선②는 전하 축적층(59)에 적은 마이너스 전하가 축적된 상태(도 11c)의 특성을 나타낸다. 실선③은, 전하 축적층(59)에 많은 플러스 전하가 축적된 상태(도 11d)의 특성을 나타낸다. 또한, 도 11a 내의 파선④는 반복 재기입을 행하기 전의 도 11d에 나타내는 상태에 대응한다.
전하 축적층에 축적된 전하는 긴 시간에 걸쳐 누설되며, 최종적으로는 전하 제로, 즉 중성 임계치 전압 Vthi에 수속한다. 본 발명자 등은 불휘발성 반도체 기억 장치의 전하 축적층에서, 마이너스의 캐리어(전자)와 플러스의 캐리어(정공)의 전하 유지 특성이 다른 것을 발견하였다. 이것은, 특히 반복 기입 및 소거를 행한 후의 데이터 유지에서 현저하며, 정공의 전하 유지 특성이 전자보다도 뒤떨어지는 결과를 얻을 수 있었다. 이것은, 도 11a에서 마이너스의 캐리어를 축적한 실선①, ②의 상태가 유지 시간의 경과에 따라, 별로 변화하지 않은데 대하여, 플러스의 전하를 축적한 실선③의 상태는 유지 시간의 경과에 따라, 급격하게 Vthi에 근접하는 것으로 나타내고 있다. 이러한 현상은, 전하 축적층으로서 절연막을 이용하는 메모리 셀에서 특히 현저한 것도 알 수 있었다.
이 때문에, 종래 행해지고 있듯이 기입 시에 전자를 축적하고, 소거 시에 정공을 축적하는 방법에서는 전하 유지력이 뒤떨어지는 정공 축적 상태의 임계치 전압 변동에 따라 디바이스의 수명이 결정되는 문제가 있다. 이것에 대하여, 제2 실시예에서는 소거 상태에서도 마이너스 전하를 축적하고 있기 때문에, 데이터 유지 특성을 개선할 수 있다.
이어서, 제2 실시예를 MONOS형 메모리 셀에 적용한 경우의 효과에 대하여 설명한다. 여기서는, 터널 산화막이 4㎚이하에서 소거에 채널 전면의 정공의 다이렉트 터널링을 이용하는 경우에 대해 설명한다. 터널 산화막의 두께가 5∼6㎚ 정도인 경우에는, 열 정공을 이용하여 소거 동작을 행한다. 또, 절연막 두께는 TEM(Transmission Electron Microscope : 투과형 전자 현미경) 등을 이용하여 측정할 수 있다.
도 12a는 제2 실시예에 따른 MONOS형 메모리의 소거 시간과 임계치 전압과의 관계를 나타내는 도면이다. 도 12a에서, 횡축은 소거 시간을 나타내고, 종축은 임계치 전압 Vth를 나타낸다. 도 12a는, 4 종류의 소거 전압 Vera1∼Vera4의 절대치에 대한 특성을 나타낸다. 전압의 절대치는 Vera1, Vera2, Vera3, Vera4의 순으로 작아진다.
포화 소거 깊이(소거 상태 임계치 전압의 변동량)는 반도체 기판으로부터의 플러스 전하 주입과, 게이트 전극으로부터의 마이너스 전하 주입과의 밸런스에 따라 결정되어, 소거 전압이 높을수록 포화 소거 깊이는 얕아진다. 이 때문에, 깊게 소거하기 위해서는 소거 전압을 낮게 설정할 필요가 있으며, 이 때문에 소거 시간은 길어진다. 따라서 소거 시간을 짧게 하기 위해서는 소거 깊이를 얕게 하는 것이 바람직하다. 제2 실시예에서는, 소거 상태에서도 전하 축적층에 마이너스 전하가 축적되기 때문에, 전하 축적층 내의 플러스 전하에 의해 블록 산화막 내의 전계가 강해지는 일이 없다. 이 때문에, 게이트 전극으로부터 불필요한 마이너스 전하가 주입되는 일도 없다.
따라서, 소거 전압의 절대치를 Vera2로부터 Vera1로 변경하여, 소거 상태 임계치 전압을 Vthe2로부터 Vthe1로 바꿔 중성 임계치 전압보다도 높게 설정할 수 있다. 이에 따라, 소거 시간이 Tera2로부터 Tera1이 되어, 단축이 실현된다. 이 소거 전압이 Vera1인 경우의, 소거 시간이 Teral' 이후에 소거 특성이 포화되는 메카니즘은 이하와 같다.
도 12b는 제2 실시예에 따른 MONOS형 메모리에서의 소거 동작을 나타내는 모식도이다.
도 12b에 도시한 바와 같이, MONOS형 메모리 셀의 소거는 반도체 기판 Sub로부터 전하 축적층(실리콘 질화막 SiN)으로, 우측 방향 화살표와 같이 플러스 전하를 주입함으로써 행해진다. 이 때, 게이트 전극 gate는 반도체 기판 Sub에서 볼 때 마이너스로 바이어스되어 있다. 소거 동작 중에 전하 축적층 SiN에 플러스의 전하(정공)가 축적되면, 정공이 만드는 자기 전계에 의해 터널 산화막(Tunnel SiO2) 내의 전계는 완화된다. 이 때문에, 반도체 기판 Sub로부터 전하 축적층 SiN으로의 정공의 주입량은 감소한다. 한편, 전하 축적층 SiN과 게이트 전극 gate와의 사이의 블록 산화막 Block SiO2내의 전계는 강해진다. 이 때문에, 좌측 방향 화살표와 같이 게이트 전극 gate로부터 전하 축적층 SiN으로 불필요한 마이너스 전하가FN(Fowler Nordheim) 주입된다.
도 13a는, 본 발명자 등에 의한 실험에 의해 얻어진, MONOS형 메모리 셀에서의 데이터 유지 특성의 전하 축적층 SiN막 두께 의존성을 나타내는 도면이다. 도 13b, 도 13c는 도 13a에 나타내는 특성에 대응하는, 메모리 셀의 데이터의 기억 상태를 나타내는 모식도이다.
도 13a에서, 횡축은 데이터 유지 시간을 나타내고, 종축은 임계치 전압 Vth를 나타낸다. 도 13a에서, 선 L1, L2는 SiN막의 두께가 12㎚, 20㎚인 경우의 마이너스 전하 축적 상태의 데이터 유지 특성을 나타내고, 선 L3, L4, L5는 SiN막의 두께가 8㎚, 12㎚, 20㎚인 경우의 플러스 전하 축적 상태의 데이터 유지 특성을 나타낸다.
플러스 전하 축적 상태는, 도 13b에 도시한 바와 같이 반도체 기판(57) 위의 전하 축적층(59) 내에 약간 많은 플러스 전하가 축적된 상태에 상당한다. 한편, 마이너스 전하 축적 상태는, 도 13c에 도시한 바와 같이 반도체 기판(57) 위의 전하 축적층(59) 내에 많은 마이너스 전하가 축적된 상태에 상당한다.
본 발명자 등은, 플러스 전하 축적 상태의 데이터 유지 특성이 SiN막 두께에 의존하며, 특히 SiN막 두께가 15㎚ 이하, 특히 도 13a에 도시한 바와 같이 12㎚ 이하의 영역에서 데이터 유지 특성의 열화가 현저한 결과를 얻었다. 마이너스 전하 축적 상태의 데이터 유지 특성은 SiN막 두께에 의존하지 않고, SiN막을 박막화해도 데이터 유지 특성의 열화는 관측되지 않았다.
제2 실시예에서, 기입 및 소거 모두 마이너스 전하 축적 상태를 이용하고 있다. 이 때문에, 기입 및 소거 전압을 저하시키는 목적으로 SiN막을 박막화한 경우에도 데이터 유지 특성의 열화는 없고, 저전압화에 유리하다. 특히 SiN막의 물리 막 두께가 15㎚ 이하, 특히 12㎚ 이하인 경우에 효과가 있으며, 그에 따라 기입/소거 전압도 20V 이하로 하는 것이 가능하다.
또한, 제2 실시예에서는 소거 상태에서는 플러스 전하를 축적하지 않으므로, 반복 재기입에 의한 신뢰성 열화를 피할 수 있다. 따라서 이와 같은 점에서도, SiN막을 전하 축적층으로서 이용한 MONOS형 셀에서, 제2 실시예의 효과는 특히 크다고 할 수 있다. 여기서, 제1 실시예에서 마이너스 전하를 축적하는 동작을 시키면 제2 실시예를 실현할 수 있다.
또, NAND형 EEPROM에 제2 실시예를 적용하는 경우의 등가 회로도, 평면도, 단면도는 도 4a∼도 7b를 참조하여 설명한 제1 실시예의 것과 마찬가지이다.
(제2 실시예의 제1 변형예)
도 14a, 도 14b는 본 발명의 제2 실시예의 제1 변형예에 따른 NOR형 EEPROM을 나타내는 등가 회로도 및 평면도이다.
이 NOR형 EEPROM에서는 비트선 BL1에 일단이 접속된 메모리 셀 트랜지스터 M0 타단에 다른 메모리 셀 트랜지스터 M1 일단이 접속된다. 메모리 셀 트랜지스터 M1 타단은 비트선 BL1 및 또 다른 메모리 셀 트랜지스터 M2 일단에 접속된다. 또한, 제1 비트선 BL1에 평행하게 제2 비트선 BL2가 배치된다. 제1 비트선 BL1과 마찬가지로, 제2 비트선 BL2에도 복수의 메모리 셀 트랜지스터 M0'∼M2'가 접속된다.
NOR 메모리 셀에서는 하나의 트랜지스터에 의해 메모리 셀 블록이 형성된다.각각의 트랜지스터는 동일한 웰 위에 형성된다. 각각의 메모리 셀의 제어 전극은 데이터 선택선 WL0∼WL2에 접속된다.
도 14b는 이 NOR형 EEPROM의 평면도를 나타내고, 특히 셀 구조를 알기 쉽게 하기 위해 게이트 전극보다도 하측 구조만을 나타낸다. 도 14b에 도시한 바와 같이, 상하 방향으로 3개의 비트선 BLi(i는 자연수)가 배치되고, 이들에 직교하여 공통 소스선 SL이 2개 배치된다. 또한, 워드선 WL0∼WL2가 공통 소스선 SL에 평행하게 배치된다. 각 비트선 BLi 위의 워드선 WL0∼WL2와 교차하지 않은 부분에는 비트선 컨택트(61)가 배치된다.
도 15는 메모리 셀이 부유 게이트형인 경우의, 도 14b 내의 A-B선에 따른 단면도이다. 이 경우의 도 14b 내의 C-D선에 따른 단면도는 도 7b에 나타낸 것과 동일하다.
도 7a와 마찬가지로, P형 반도체 기판(4) 위에 N형 웰(5)이 형성되고, 그 위에 P형 웰(6)이 형성된다. P형 웰(6) 위에 터널 게이트 절연막(30)을 통해 전하 축적층(31)이 형성된다. 터널 게이트 절연막(30)은, 예를 들면 3∼15㎚ 두께의 실리콘 산화막 또는 옥시나이트라이드막으로 이루어진다. 전하 축적층(31)은, 예를 들면 10∼500㎚ 두께의 인 또는 비소를 1018∼1021㎝-3로 첨가한 폴리실리콘층으로 이루어진다. 전하 축적층(31) 등은, 도 7b에 도시된 바와 같이, 예를 들면 실리콘 산화막으로 이루어지는 소자 분리 절연막(26)이 형성되어 있지 않은 영역 위에 P형 웰(6)과 자기 정합적으로 형성된다.
전하 축적층(31) 위에는, 인터폴리 절연막(32)을 통해 제어 게이트 전극(33)이 형성된다. 인터폴리 절연막(32)은, 예를 들면 5∼30㎚ 두께의 실리콘 산화막 또는 옥시나이트라이드막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어진다. 제어 게이트 전극(33)은, 예를 들면 10∼500㎚ 두께로, WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, CoSi와 폴리실리콘과의 스택 구조, 금속과 폴리실리콘과의 스택 구조, 또는 금속이나 폴리실리콘, WSi, NiSi, MoSi, TiSi, CoSi 등의 단층 구조로 이루어진다. 제어 게이트 전극(33) 위에는 게이트 캡 절연막(34)이 형성된다.
게이트 캡 절연막(34), 제어 게이트 전극(33), 인터폴리 절연막(32), 전하 축적층(31), 터널 게이트 절연막(30)의 측면은, 게이트 측벽 절연막(35)에 의해 피복된다. 이와 같이 메모리 셀 게이트(36)가 형성된다. 전하 축적층(31)의 게이트 길이는 0.5㎛ 이하 0.01㎛ 이상으로 설정된다.
도 15에 도시한 바와 같이, 메모리 셀 게이트(36)의 한측에는 소스 또는 드레인이 되는 N형 확산층(37)이 형성된다. 메모리 셀 게이트(36)의 다른 측에는 데이터 전송선(19)과 컨택트(61)를 통해 접속되는 소스 또는 드레인이 되는 N형 확산층(18)이 형성된다. N형 확산층(18, 37) 및 메모리 셀 게이트(36)에 의해 전하 축적층(31)에 축적된 전하량을 정보량으로 하는 부유 게이트형 EEPROM 셀이 형성된다. 소스/드레인 N형 확산층(18, 37)은 인접하는 메모리 셀끼리 공유되어, NOR 접속이 실현된다.
데이터 전송선(19)과 P형 웰(6)과의 사이에는, 예를 들면 SiO2나 SiN 등으로 이루어지는데, 예를 들면 5∼200㎚ 두께의 층간막(24)에 의해 충전된다. 데이터 전송선(19) 상부에는 절연막 보호층(25)이 형성된다. 경우에 따라, 보호층(25) 위에는 상부 배선(도시하지 않음)이 형성된다.
도 16은, 메모리 셀이 MONOS형인 경우의, 도 14b 내의 A-B선에 따른 단면도이다. 이 경우의 도 14b 내의 C-D선에 따른 단면도는 도 5b에 나타낸 것과 동일하다. 도 16에 도시한 바와 같이, 이 경우의 단면 구조는 도 15에 나타내는 부유 게이트형 메모리 셀 게이트(36) 대신에, 도 5a에 나타낸 MONOS형 메모리 셀 게이트(13)가 이용되고 있는 점을 제외하고, 도 15와 동일하다.
(제2 실시예의 제2 변형예)
도 17a, 도 17b는 본 발명의 제2 실시예의 제2 변형예에 따른, 부유 게이트형의 메모리 셀을 갖는 AND형 EEPROM을 나타내는 등가 회로도 및 평면도이다.
이 AND형 EEPROM은 비트선 BL에 일단이 접속된 제1 선택 트랜지스터 S1과, 공통 소스선 SL에 일단이 접속된 제2 선택 트랜지스터 S2를 갖는다. 선택 트랜지스터 S1, S2 사이에 병렬로 복수개의 부유 게이트형의 메모리 셀 트랜지스터 M0∼M15가 접속되어, 메모리 셀 블록(65)이 형성된다. 각각의 트랜지스터는 동일한 웰 위에 형성된다.
각각의 메모리 셀 M0∼M15의 제어 전극은 데이터 선택선 WL0∼W15에 접속된다. 데이터 전송선에 따른 복수의 메모리 셀 블록으로부터 하나의 메모리 셀 블록을 선택하여 데이터 전송선에 접속하기 때문에, 선택 트랜지스터 S1의 제어 전극은 블록 선택선 SSL에 접속된다. 선택 트랜지스터 S2의 제어 전극은 블록 선택선 GSL에 접속된다.
본 변형예에서는 메모리 셀 블록(65)에 16개, 즉 2의 4승개의 메모리 셀이 접속되는 예를 나타낸다. 그러나, 데이터 전송선 BL 및 데이터 선택선 WL0∼W15에 접속하는 메모리 셀의 수는 복수이면 되며, 2의 N승개(N은 플러스의 정수)인 것이 어드레스 디코드를 하는 데에 있어서 바람직하다.
도 17b는 이 AND형 EEPROM의 평면도를 나타내며, 특히 셀 구조를 알기 쉽게 하기 위해 게이트 전극보다도 하측 구조만을 나타낸다. 도 17b에 도시한 바와 같이, 좌우 방향으로 연장되어 있는 블록 선택선 SSL 위에는 비트선 컨택트(66)가 배치되어, 상하 방향으로 연장되어 있는 비트선 BL로부터 전위가 선택 트랜지스터 S1의 확산층에 제공된다. 또한, 도 17b 중 좌우 방향으로 연장되어 있는 블록 선택선 GSL 하측에는 공통 소스선 컨택트(67)가 배치되어, 공통 소스선 SL로부터 선택 트랜지스터 S2로 전위가 제공된다.
도 18a, 도 18b는 도 17b 중 A-B선에 따른 단면도 및 C-D 선에 따른 단면도이다.
도 18a, 도 18b에 도시한 바와 같이, P형 반도체 기판(4) 위에 N형 웰(5)이 형성되고, 그 위에 P형 웰(6)이 형성된다. P형 웰(6) 위에 터널 게이트 절연막(30)을 통해 전하 축적층(31)이 형성된다. 터널 게이트 절연막(30)은, 예를 들면 3∼15㎚ 두께의 실리콘 산화막 또는 옥시나이트라이드막으로 이루어진다.
전하 축적층(31)은, 예를 들면 10∼500㎚ 두께의, 인 또는 비소를 1018∼1021㎝-3로 첨가한 폴리실리콘층으로 이루어진다. 전하 축적층(31)등은, 예를 들면 실리콘 산화막으로 이루어지는 소자 분리 절연막(26)이 형성되어 있지 않은 영역 위에, P형 웰(6)과 자기 정합적으로 형성된다.
이 구조를 형성할 때, 예를 들면, 우선 P형 웰(6)에 터널 게이트 절연막(30) 및 전하 축적층(31)을 전면 퇴적시킨다. 이어서, 패터닝에 의해, P형 웰(6)의, 예를 들면 0.05∼0.5㎛의 깊이까지 도달하도록, 이들 층을 에칭하여, 트렌치를 형성한다. 그리고, 트렌치 내에 절연막을 매립하고, 소자 분리 절연막(26)을 형성한다.
이 방법에 따르면, 터널 게이트 절연막(30) 및 전하 축적층(31)을 단차가 적은 평면에 전면 형성할 수 있으므로, 보다 균일성이 향상된 특성이 갖추어진 성막을 행할 수 있다. 또, 셀부의 층간 절연막(68) 및 N형 확산층(37)도 자기 정합적으로 형성할 수 있다. 이 경우, 터널 절연막(30)을 형성하기 전에 사전에 터널 절연막(30)을 형성하는 부분에 예를 들면, 폴리실리콘에 의한 마스크재를 형성하고, 이온 주입에 의해 N형 확산층(37)을 형성한다. 이어서, 전면에 층간 절연막(68)을 퇴적하고, CMP(Chemical Mechanical Polishing) 및 에치백에 의해 터널 절연막(30)에 상당하는 부분의 상기 마스크재를 선택적으로 제거한다.
전하 축적층(31) 위에는, 인터폴리 절연막(32)을 통해 제어 게이트 전극(33)이 형성된다. 인터폴리 절연막(32)은, 예를 들면 5∼30㎚ 두께의 실리콘 산화막 또는 옥시나이트라이드막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막으로이루어진다. 제어 게이트 전극(33)은, 예를 들면 10∼500㎚ 두께로, WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, CoSi와 폴리실리콘과의 스택 구조, 금속과 폴리실리콘과의 스택 구조, 또는 금속이나 폴리실리콘, WSi, NiSi, MoSi, TiSi, CoSi 등의 단층 구조로 이루어진다. 제어 게이트 전극(33) 위에는 게이트캡 절연막(34)이 형성된다.
제어 게이트 전극(33)은, 도 17b에서 인접하는 메모리 셀 블록에 접속되도록, 도 18b에서 지면 좌우 방향으로 블록 경계까지 형성되고, 데이터 선택선 WL0∼WL15 및 블록 선택선 SSL, GSL을 형성한다. 또, P형 웰(6)은 N형 웰(5)에 의해 P형 반도체 기판(4)과 독립적으로 전압을 인가할 수 있게 되어 있는 것이, 소거 시의 승압 회로 부하를 줄이고, 소비 전력을 억제하는데 바람직하다. 메모리 셀부의 P형 웰(6)은 N형 웰(5)에 의해 둘러싸이고, P형 웰(6)에 소거 전압을 인가한 경우, 메모리 셀부 외에는 승압되지 않으므로 소비 전력을 억제할 수 있다.
도 18b에 도시한 바와 같이, 메모리 셀에 상당하는 단면에서, 이들 게이트 전극 아래에서는 층간 절연막(68)을 사이에 두고 소스 또는 드레인 전극이 되는 N형 확산층(37)이 형성된다. 층간 절연막(68)은, 예를 들면 5∼200㎚ 두께의 실리콘 산화막 또는 옥시나이트라이드막으로 이루어진다. N형 확산층(37), 전하 축적층(31) 및 제어 게이트 전극(33)에 의해 전하 축적층에 축적된 전하량을 정보량으로 하는 부유 게이트형 EEPROM 셀이 형성된다. 전하 축적층의 게이트 길이는, 0.5㎛ 이하 0.01㎛ 이상으로 설정된다.
도 18b에 도시한 바와 같이, 층간 절연막(68)은 소스/드레인 전극(37)을 피복하도록, 채널 위에도 형성되는 편이, 소스/드레인단에서의 전계 집중에 의한 이상 기입을 방지하는 데에 있어서 바람직하다. 소스/드레인 N형 확산층(37)은, 예를 들면 인이나 비소, 안티몬의 표면 불순립 농도가 1017∼1021㎝-3이 되도록 10∼500㎚의 깊이로 형성된다. N형 확산층(37)은 비트선 BL 방향에 인접하는 메모리 셀끼리 공유되어, AND 접속이 실현된다.
제어 게이트 전극(33)은 블록 선택선 SSL, GSL에 접속된다. 블록 선택선 SSL, GSL은 데이터 선택선 WL0∼WL15와 동일층에 형성된다. 이 때문에, 블록 선택선부에서는 전하 축적층(31)과 제어 게이트 전극(33)과의 사이의 인터폴리 절연막(32)이 박리된다.
도 17b 및 도 18a에 도시한 바와 같이, 블록 선택 트랜지스터 S1은 N형 확산층(37)을 소스/드레인 전극으로 하고, 제어 게이트 전극(33)을 게이트 전극으로 한 MOSFET로서 형성된다. 블록 선택 트랜지스터 S2는 N형 확산층(37)을 소스/드레인 전극으로 하고, 제어 게이트 전극(33)을 게이트 전극으로 한 MOSFET로서 형성된다. 블록 선택 트랜지스터 S1, S2의 게이트 전극의 게이트 길이는 메모리 셀의 게이트 전극의 게이트 길이보다도 긴데, 예를 들면 1㎛ 이하 0.02㎛ 이상으로 설정된다. 이에 따라, 블록 선택시와 비선택시의 온 오프비를 크게 확보할 수 있어, 오기입이나 오판독을 방지할 수 있다.
도 19a, 도 19b는 본 발명의 제2 실시예의 제2 변형예에 따른, MONOS형의 메모리 셀을 갖는 AND형 EEPROM을 나타내는 등가 회로도 및 평면도이다.
이 AND형 EEPROM은 비트선 BL에 일단이 접속된 제1 선택 트랜지스터 S1과, 공통 소스선 SL에 일단이 접속된 제2 선택 트랜지스터 S2를 갖는다. 선택 트랜지스터 S1, S2 사이에 병렬로 복수개의 MONOS형의 메모리 셀 트랜지스터 M0∼M15가 접속되어, 메모리 셀 블록(65)이 형성된다. 각각의 트랜지스터는 동일한 웰 위에 형성된다.
각각의 메모리 셀 M0∼M15의 제어 전극은, 데이터 선택선 WL0∼W15에 접속된다. 데이터 전송선에 따른 복수의 메모리 셀 블록으로부터 하나의 메모리 셀 블록을 선택하여 데이터 전송선에 접속하기 위해, 선택 트랜지스터 S1의 제어 전극은 블록 선택선 SSL에 접속된다. 선택 트랜지스터 S2의 제어 전극은 블록 선택선 GSL에 접속된다.
본 변형예에서는, 메모리 셀 블록(65)에 16개, 즉 2의 4승개의 메모리 셀이 접속되는 예를 나타낸다. 그러나, 데이터 전송선 BL 및 데이터 선택선 WL0∼W15에 접속하는 메모리 셀의 수는 복수이면 충분하며, 2의 N승개(N은 플러스의 정수)인 것이 어드레스 디코드를 하는 데에 있어서 바람직하다.
도 19b는 이 AND형 EEPROM의 평면도를 나타내는데, 특히 셀 구조를 알기쉽게 하기 위해 게이트 전극보다도 하측 구조만을 나타낸다. 도 19b에 도시한 바와 같이, 좌우 방향으로 연장되어 있는 블록 선택선 SSL 위에는 비트선 컨택트(66)가 배치되어, 상하 방향으로 연장되어 있는 비트선 BL로부터 전위가 선택 트랜지스터 S1의 확산층으로 제공된다. 또한, 도 19b 중 좌우 방향으로 연장되어 있는 블록 선택선 GSL의 하측에는 공통 소스선 컨택트(67)가 배치되고, 공통 소스선 SL로부터선택 트랜지스터 S2로 전위가 제공된다.
도 20a, 도 20b는 도 19b 중 A-B선에 따른 단면도 및 C-D 선에 따른 단면도이다.
도 20a, 도 20b에 도시한 바와 같이, P형 반도체 기판(4) 위에 N형 웰(5)이 형성되고, 그 위에 P형 웰(6)이 형성된다. P형 웰(6) 위에 터널 게이트 절연막(7)을 통해 전하 축적층(8)이 형성된다. 터널 게이트 절연막(7)은, 예를 들면 0.5∼10㎚ 두께의 실리콘 산화막 또는 옥시나이트라이드막으로 이루어진다. 전하 축적층(8)은 예를 들면 4∼50㎚ 두께의 실리콘 질화막으로 이루어진다.
전하 축적층(8) 위에, 블록 절연막(9)을 통해 제어 게이트 전극(10)이 형성된다. 블록 절연막(9)은, 예를 들면 2∼30㎚ 두께의 실리콘 산화막 또는 옥시나이트라이드막으로 이루어진다. 제어 게이트 전극(10)은, 예를 들면 10∼500㎚ 두께로, 폴리실리콘이나 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, 또는 NiSi, MoSi, TiSi, CoSi와 폴리실리콘과의 스택 구조로 이루어진다. 제어 게이트 전극(10) 위에는 게이트캡 절연막(11)이 형성된다. 전하 축적층(8) 등은, 예를 들면 실리콘 산화막으로 이루어지는 소자 분리 절연막(26)이 형성되어 있지 않은 영역 위에 P형 웰(6)과 자기 정합적으로 형성된다.
그 구조를 형성할 때, 예를 들면 우선 P형 웰(6)에 터널 게이트 절연막(7), 전하 축적층(8), 블록 절연막(9) 및 제어 게이트 전극(10)을 전면 퇴적한다.
이어서, 패터닝에 의해 P형 웰(6)의, 예를 들면 0.05∼0.5㎛ 깊이까지 도달하도록 이들 층을 에칭하여, 트렌치를 형성한다. 그리고, 트렌치 내에 절연막을매립하여, 소자 분리 절연막(26)을 형성한다.
이 방법에 따르면, 터널 게이트 절연막(7), 전하 축적층(8), 블록 절연막(9)을 단차가 적은 평면에 전면 형성할 수 있으므로, 보다 균일성이 향상된 특성이 갖추어진 성막을 행할 수 있다. 또, 셀부의 층간 절연막(68) 및 N형 확산층(37)도 자기 정합적으로 형성할 수 있다. 이 경우, 터널 절연막(7)을 형성하기 전에, 사전에 터널 절연막(7)을 형성하는 부분에 예를 들면, 폴리실리콘에 의한 마스크재를 형성하고, 이온 주입에 의해 N형 확산층(37)을 형성한다. 이어서, 전면에 층간 절연막(68)을 퇴적하여, CMP 및 에치백에 의해 터널 절연막(7)에 상당하는 부분의 상기 마스크재를 선택적으로 제거한다. 그 밖의 점에 대해서는 도 18a, 도 19b에 나타내는 구조와 마찬가지이므로 설명을 생략한다.
도 5a, 도 5b, 도 6b, 도 16, 도 20a, 도 20b에 나타내는 장치에서는, MONOS 형 셀을 이용하고 있기 때문에, 부유 게이트형 EEPROM 셀보다도 기입 전압 및 소거 전압을 저전압화할 수 있다. 이 때문에, 소자 분리 간격을 좁혀 게이트 절연막 두께를 박막화해도 내압을 유지할 수 있다. 따라서, 고전압이 인가되는 회로의 면적을 작게 할 수 있어, 칩 면적을 보다 축소할 수 있다.
부유 게이트형 메모리 셀과 비교하여, MONOS형 메모리 셀에서는 전하 축적층(8)의 두께를 20㎚이하로 작게 할 수 있고, 게이트 형성 시의 애스펙트를 더 저감시킬 수 있다. 또한, 게이트 전극의 가공 형상을 향상시켜, 층간 절연막(24)의 게이트 사이의 매립도 향상시킬 수 있어, 내압을 더 향상시킬 수 있다.
또한, 부유 게이트층을 형성하기 위한 프로세스나 슬릿 작성 프로세스가 불필요하여, 프로세스 공정을 보다 짧게 할 수 있다. 또한, 전하 축적층(8)이 절연체로, 하나 하나의 전하 트랩에 전하가 포획되므로, 방사선에 대하여 전하가 방출되기 어려워 강한 내성을 갖게 할 수 있다.
도 19a∼도 20b에 나타내는 장치에서는 선택 트랜지스터가 MOS 구조를 취하고 있지만 메모리 셀과 동일한 MONOS 구조로 할 수도 있다. 그 경우, 선택 트랜지스터와 메모리 셀 트랜지스터를 구별하여 만들기 위한 공정을 생략할 수 있으므로, 제조 비용이 삭감된다. 또한, 구별하여 만들기 위한 여유를 취할 필요가 없으므로, 선택 트랜지스터와 메모리 셀 사이의 거리를 작게 할 수도 있어, 소자 면적을 축소할 수 있다.
또한, 기입·소거의 어느 상태도 마이너스 전하 축적 상태를 이용하고 있기 때문에, 불휘발성 반도체 기억 장치의 데이터 유지 특성을 개선하는 것이 가능하다. 특히, 반복 재기입 후의 소거 상태의 데이터 유지 특성을 개선할 수 있다.
또한, MONOS형 메모리 셀에서, 소거 시간을 단축하여, SiN의 박막화에 따른 데이터 유지 특성의 저하를 회피할 수 있다. 이 때문에, SiN을 12㎚ 이하로 박막화하는 것이 가능해져 저전압화에 적합하다. 또한, 플러스 전하 축적 상태를 사용하지 않기 때문에, 반복 재기입 후의 신뢰성을 향상시킬 수 있다. 물론, 도 9에 도시한 바와 같이 소거 상태의 메모리 셀에서, 플러스 전하를 축적하는 것과 마이너스 전하를 축적하는 것이 혼재하도록 해도 이상의 효과를 얻을 수 있다.
중성 임계치 전압의 예를 들면, 0V보다도 높은 경우에는 「기입·소거의 어느 상태도 마이너스 전하 축적 상태를 이용하고 있다」는 것은 「기입·소거의 어느 임계치 전압도 플러스이다」라는 것이 된다. 이러한 경우, 제1 실시예에서도 제2 실시예와 동일한 효과를 얻을 수 있다.
(제3 실시예)
도 21a, 도 21b는 본 발명의 제3 실시예에 따른 장치에서의 데이터의 기억 상태(소거 상태 DS 및 기입 상태 WS)에 대응하는 임계치 전압의 분포의 일례 및 다른 예를 나타내는 도면이다. 도 21a, 도 21b에서 횡축은 메모리 셀 수를 나타내고, 종축은 임계치 전압을 나타낸다.
도 21a에 나타내는 예의 특징적인 것은, 메모리 셀의 소거 상태 DS 및 기입 상태 WS의 어느 임계치 전압도 선택 트랜지스터의 임계치 전압보다도 높은 것이다. 도 21a에 도시한 바와 같이, 기입 상태 WS에서 메모리 셀의 임계치 전압 모두는 판독 전압 Vref보다도 큰 값에 분포한다. 소거 상태 DS에서, 메모리 셀의 임계치 전압 모두는 판독 전압 Vref보다도 작고 선택 트랜지스터의 임계치 전압 Vthsg보다도 큰 값에 분포한다.
도 21b에 나타내는 예의 특징적인 것은, 소거 상태 DS에서 메모리 셀의 임계치 전압이, 선택 트랜지스터의 임계치 전압 Vthsg에 걸쳐 분포하는 것이다. 즉, 소거 상태 DS에서의 임계치 전압의 분포 범위에 선택 트랜지스터의 임계치 전압이 존재한다. 한편, 기입 상태 WS에서, 메모리 셀의 임계치 전압 모두는 판독 전압 Vref보다도 큰 값에 분포한다.
도 22a는, 본 발명의 제3 실시예에 따른 반도체 기억 장치인 NAND형 EEPROM을 나타내는 회로도이다.
도 22a에 나타내는 장치에서, 구동 및 제어부 DRC의 제어 하에서 행해지는 판독 동작은 이하와 같다. 즉, 비트선 BL을 프리차지한 후에 부유하게 하는 한편, 소스선 Source를 0V로 한다. 이 상태에서, 판독 선택된 메모리 셀(트랜지스터) M2의 제어 게이트 전극의 전압을 판독 전압 Vref로 하고, 그 외의 메모리 셀 M0, M1, M 3∼M15의 제어 게이트 전극의 전압을 비선택 판독 전압 Vread, 제1 및 제2 선택 트랜지스터 S1, S2의 게이트 전압을 전원 전압 Vcc로 한다. 이 때, 판독 선택된 메모리 셀 M2에 전류가 흐르는지의 여부를 비트선 BL로 검출함으로써 판독이 행해진다.
판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 판독 전압 Vref보다도 크면, 메모리 셀 M2는 오프 상태가 되므로 비트선 BL은 프리차지 전위를 유지한다. 이것에 대하여, 판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 판독 전압 Vref보다도 작으면, 메모리 셀 M2는 온하므로 비트선 BL의 전위는 프리차지 전위로부터 ΔV만큼 저하한다. 이 전위 변화를 비트선에 접속된 데이터 회로 CID 내의 감지 증폭기 SEA로 검지함으로써 메모리 셀 M2의 데이터가 판독된다.
판독 전압 Vref는, 기입 상태의 임계치 전압과 소거 상태의 임계치 전압과의 사이의 전압이다. 비선택 판독 전압 Vread는 기입 상태의 임계치 전압보다도 높은 전압이다. 전원 전압 Vcc는 선택 트랜지스터의 임계치 전압보다도 높은 전압이다.
도 22b, 도 22c는 제3 실시예의 변형예에 따른 NAND형 EEPROM을 나타내는 회로도이다.
도 22b에 나타내는 장치의 경우, 판독 동작 시에 선택 트랜지스터 S1, S2의게이트에는 전원 전압 Vcc대신에 판독 전압 Vref가 인가된다. 데이터 판독 시에는, 선택 NAND셀 블록 내의 선택 트랜지스터를 ON(도통)할 필요가 있다. 여기서, 도 21a, 도 21b에서도 도시한 바와 같이 선택 트랜지스터의 임계치 전압을, 소거 상태의 메모리 셀의 임계치 전압 분포보다도 낮거나, 소거 상태의 메모리 셀의 임계치 전압 분포 내에 위치하도록 설정하면, 판독 전압 Vref를 제어 게이트에 제공함으로써 선택 트랜지스터를 ON시킬 수 있다.
도 22c에 나타내는 장치의 경우, 판독 동작 시에 선택 트랜지스터 S1, S2의 게이트에는, 전원 전압 Vcc대신에 비선택 판독 전압 Vread가 인가된다. 또, 도 22c에 나타내는 장치에서, Vread를 Vcc와 동일하게 설정할 수도 있고, Vref를 Vcc와 동일하게 설정할 수도 있다. 이들 경우, 판독 시에 취급하는 전압의 종류가 감소하므로 주변 회로를 단순화하여, 면적이나 공정 수를 축소시킬 수 있다.
도 23a는 본 발명의 제3 실시예에 따른 다른 반도체 기억 장치인 AND형 EEPROM을 나타내는 회로도이다.
도 22a에 나타내는 장치에서, 구동 및 제어부 DRC의 제어 하에서 행해지는 판독 동작은 이하와 같다. 즉, 비트선 BL을 프리차지한 후에 부유하게 하는 한편, 소스선 Source를 0V로 한다. 이 상태에서, 판독 선택된 메모리 셀(트랜지스터)M2의 제어 게이트 전극의 전압을 판독 전압 Vref로 하고, 그 외의 메모리 셀 M0, M1, M 3∼M15의 제어 게이트 전극의 전압을 비선택 판독 전압 Vread, 제1 및 제2 선택 트랜지스터 S1, S2의 게이트 전압을 전원 전압 Vcc로 한다. 이 때, 판독 선택된 메모리 셀 M2에 전류가 흐르는지의 여부를 비트선 BL로 검출함으로써 판독이 행해진다.
판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 판독 전압 Vref보다도 크면, 메모리 셀 M2는 오프 상태가 되므로 비트선 BL은 프리차지 전위를 유지한다. 그것에 대하여, 판독 선택된 메모리 셀 M2의 임계치 전압 Vth가 판독 전압 Vref보다도 작으면, 메모리 셀 M2는 온하므로 비트선 BL의 전위는 프리차지 전위로부터 ΔV만큼 저하한다. 이 전위 변화를 비트선에 접속된 데이터 회로 CID 내의 감지 증폭기 SEA로 검지함으로써 메모리 셀 M2의 데이터가 판독된다.
판독 전압 Vref는, 기입 상태의 임계치 전압과 소거 상태의 임계치 전압과의 사이의 전압이다. 비선택 판독 전압 Vread는 소거 상태의 임계치 전압보다도 낮은 전압이다. 전원 전압 Vcc는 선택 트랜지스터의 임계치 전압보다도 높은 전압이다.
도 23b, 도 23c는 제3 실시예의 변형예에 따른 AND형 EEPROM을 나타내는 회로도이다.
도 23b에 나타내는 장치의 경우, 판독 동작 시에 선택 트랜지스터 S1, S2의 게이트에는, 전원 전압 Vcc대신에 판독 전압 Vref가 인가된다. 데이터 판독 시에는 선택 NAND셀 블록 내의 선택 트랜지스터를 ON(도통)할 필요가 있다. 여기서, 도 21a, 도 21b에서도 도시한 바와 같이, 선택 트랜지스터의 임계치 전압을, 소거 상태의 메모리 셀의 임계치 전압 분포보다도 낮거나, 소거 상태의 메모리 셀의 임계치 전압 분포 내에 위치하도록 설정하면, 판독 전압 Vref를 제어 게이트에 제공함으로써 선택 트랜지스터를 ON시킬 수 있다.
도 23c에 나타내는 장치의 경우, 판독 동작 시에 선택 트랜지스터 S1, S2의게이트에는 전원 전압 Vcc대신에 비선택 판독 전압 Vread가 인가된다. 또, 도 23c에 나타내는 장치에서, Vread를 Vcc와 동일하게 설정할 수도 있고, Vref를 Vcc과 동일하게 설정할 수도 있다. 이들의 경우, 판독 시에 취급하는 전압의 종류가 감소하므로 주변 회로를 단순화하여, 면적이나 공정 수를 축소시킬 수 있다.
또, 도 22a∼도 23c에 나타내는 등가 회로도에서는, 선택 트랜지스터는 전하 축적층을 갖지 않은 구조로 되어 있지만, 메모리 셀과 동일한 불휘발성 반도체 기억 장치 구조로 해도 된다. 이 경우, 선택 트랜지스터와 메모리 셀 트랜지스터를 구별하여 만들기 위한 공정을 생략할 수 있으므로, 제조 비용이 삭감된다. 또한, 구별하여 만들기 위한 여유를 취할 필요가 없으므로, 선택 트랜지스터와 메모리 셀 사이의 거리를 작게 할 수 있어, 소자 면적을 축소할 수 있다.
NAND 또는 AND형 EEPROM의 판독 동작에 있어서, 비트선에 흐르는 전류는 주로 판독 선택된 메모리 셀의 채널 컨덕턴스에 의해 결정된다. 그 외에, 비트선에 흐르는 전류는 선택 트랜지스터의 채널 컨덕턴스의 영향도 받는다. 즉 선택 트랜지스터의 임계치 전압 변동의 영향을 받아, 오판독의 원인이 된다. 이것을 회피하기 위해, 선택 트랜지스터의 임계치 전압 분포가, 판독 시에 선택 게이트에 걸리는 전압보다도 충분히 낮고, 따라서 선택 트랜지스터의 채널 컨덕턴스가 메모리 셀보다도 충분히 큰 것이 바람직하다.
여기서, 선택 트랜지스터의 채널 컨덕턴스가 메모리 셀보다도 충분히 크다고하는 것은, 판독 시에 비트선에 흐르는 전류가 선택 트랜지스터의 임계치 전압의 변동에 따라 변동하지 않은 범위를 나타낸다. 예를 들면, 선택 트랜지스터의 임계치 전압을 Vthsg, 메모리 셀의 기입 상태의 임계치 전압을 Vthw, 소거 상태의 임계치 전압을 Vthe, 선택 게이트 전압을 Vsg, 판독 비선택 게이트 전압을 Vread로 한 경우, 하기의 수학식 8 및 수학식 9가 성립되는 것이 바람직하다.
제3 실시예에서는 선택 트랜지스터의 임계치 전압이 메모리 셀의 소거 상태의 임계치 전압과 동일하거나, 메모리 셀의 임계치 전압보다 낮다. 이 때문에, Vsg=Vref 또는 Vsg=Vread로서 판독한 경우, 선택 트랜지스터의 채널 컨덕턴스는 메모리 셀의 채널 컨덕턴스와 비교하여 항상 충분히 높으며, 선택 트랜지스터의 임계치 전압 변동이 비트선 전류에 영향을 주지는 않는다. 또한, 판독 동작 시에 선택 게이트에 제공하는 전압을, 선택 메모리 셀 또는 비선택의 메모리 셀의 제어 게이트 전극에 제공하는 전압과 공통화할 수 있으므로, 회로를 단순하게 할 수 있게 된다.
제3 실시예에서, 선택 트랜지스터를 메모리 셀과 동일한 기입과 소거가 가능한 구조로 할 수 있다. 이 경우, 메모리 셀의 소거 시에 선택 트랜지스터에도 메모리 셀과 동일한 전압을 인가하면, 선택 트랜지스터의 임계치 전압을 메모리 셀의 소거 상태 임계치 전압과 동일하게 할 수 있다. 메모리 셀의 소거 시에 선택 트랜지스터에 메모리 셀보다도 높은 전압을 인가하면, 메모리 셀보다도 낮은 소거 상태임계치 전압으로 할 수 있다.
또, NAND형 EEPROM에 제3 실시예를 적용하는 경우의 등가 회로도, 평면도, 단면도는 도 4a∼도 7b를 참조하여 설명한 제1 실시예의 것과 마찬가지이다. 또한, AND형 EEPROM에 제3 실시예를 적용하는 경우의 등가 회로도, 평면도, 단면도는 도 17a∼도 20b를 참조하여 설명한 제2 실시예의 것과 마찬가지이다.
이상의 본 발명의 제1 내지 제3 실시예는 NAND, NOR 및 AND형 EEPROM을 예로 들어 설명하고 있지만, 이들 실시예는 DINOR형 혹은 버츄얼 그라운드 어레이(Virtual Ground Array)형 등의 기억 장치에 적용할 수도 있다. 도 32a, 도 32b는 제1 내지 제3 실시예가 적용 가능한 바츄얼 어레이형 메모리 블록을 나타내는 회로도이다. 또한, 제1 내지 제3 실시예는 메모리 셀 구조로서 부유 게이트형과 MONOS형을 예로 들어 설명하고 있지만, 이들 실시예는 전하 축적층을 갖는 그 밖의 반도체 장치에 대해서도 적용할 수 있다.
MONOS형 메모리에서는, 게이트 전극이 단층 구조이므로, 게이트에 인가된 전압이 모두 전하 축적층 아래의 ONO(Oxide-Nitride-Oxide)막에 인가됨으로써, 저전압 동작이 가능하다. 한편, 부유 게이트형 메모리에서는 제어 게이트 전극과 부유 게이트층사이에 인터폴리 절연막이 존재한다. 이 때문에, 게이트 전극에 인가된 전압이 전부 터널 산화막에 인가되지 않고, 인터폴리 절연막 및 터널 산화막의 양방에 인가되므로, 그 동작은 MONOS형 메모리보다도 고전압화가 필요하다.
제1 내지 제3 실시예는 2치 메모리 셀을 예로 들어 설명하고 있다. 도 24a는, 2치 셀에서의 데이터의 기억 상태(소거 상태 DS 및 기입 상태 WS)에 대응하는임계치 전압의 분포를 나타내는 도면이다. 2치 메모리 셀의 경우, Vref 이상의 임계치 전압의 기입 상태 WS와, Vref 이하의 임계치 전압의 소거 상태 DS를 갖고, 하나의 메모리 셀에 "기입", "소거" 두가지의 상태를 기억한다.
이것에 대하여, 도 24b는 다치 셀에서의 데이터의 기억 상태에 대응하는 임계치 전압의 분포를 나타내는 도면이다. 다치 메모리 셀의 경우, 예를 들면 임계치 전압이 낮은 순서대로 "1"-STATE, "2"-STATE, … "N"-STATE로서, 하나의 메모리 셀에 N(N은 2 이상의 자연수)개의 상태를 기억시킨다. 이 경우, "1"-STATE와 "2"-STATE를 구별하는 전압을 Vref1로 하고, 상술된 값 메모리 셀의 "소거 상태 DS"를 다치 메모리 셀의 "1"-STATE, 2치 메모리 셀의 "Vref"를 다치 메모리 셀의 "vref1"로 재판독함에 따라, 상기 각 실시예와 동일한 형태로 실시할 수 있다.
제3 실시예를 다치 메모리 셀에 적용하는 경우, 선택 트랜지스터의 임계치 전압 Vthsg를 "1"-STATE∼"N"-STATE 중 어느 하나와 동일하게 (분포 내에 포함) 할 수 있다. 또한, 판독 동작 시에 선택 게이트에 제공하는 전압을, Vref1∼VrefN-1 또는 Vread 중 어느 하나와 동일하게 함으로써, 제3 실시예의 효과를 얻을 수 있다.
본 발명에 따르면, 부유 게이트형 EEPROM 셀보다도 기입 전압 및 소거 전압을 저전압화할 수 있기 때문에, 소자 분리 간격을 좁혀 게이트 절연막 두께를 박막화해도 내압을 유지할 수 있다. 따라서, 고전압이 인가되는 회로의 면적을 작게 할 수 있어 칩 면적을 보다 축소할 수 있고, 또한 부유 게이트층을 형성하기 위한프로세스나 슬릿 작성 프로세스가 불필요하여 프로세스 공정을 보다 단축할 수 있다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구의 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.

Claims (57)

  1. 적어도 두개의 전류 단자 사이에 접속된 복수의 메모리 엘리먼트를 구비하는 반도체 기억 장치에 있어서,
    상기 메모리 엘리먼트 각각은,
    상기 전류 단자 사이의 전류 통로의 도통 상태와 차단 상태를 전환하는 적어도 하나의 제어 단자와,
    상기 전류 통로와 상기 제어 단자간에 개재하여, 상기 전류 통로의 도통 상태와 차단 상태가 전환될 때의 상기 제어 단자의 전압인 임계치 전압을 제공하는 정보 축적부
    를 포함하며,
    상기 정보 축적부는 전기적으로 기입과 소거가 가능하고 또한 이산적인 N치(N은 2 이상의 정수)의 데이터를 선택적으로 기억하고,
    상기 정보 축적부는 상기 임계치 전압으로서 상기 N치의 데이터에 대응하여 전압이 낮은 순으로 이산적인 제1∼제N 임계치 전압을 제공하며,
    상기 복수의 메모리 엘리먼트에 있어서의 상기 제1∼제N 임계치 전압 모두는, 데이터 판독시에 상기 전류 단자에 인가되는 전압 중의 낮은 쪽의 전압보다도 높고,
    상기 데이터 판독 시에 상기 복수의 메모리 엘리먼트 중 적어도 하나의 제어 단자에 제N 임계치 전압보다도 높은 전압이 인가되는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 엘리먼트에 있어서의 상기 제1∼제N 임계치 전압 모두는, 상기 데이터 판독시에 상기 복수의 메모리 엘리먼트 중에서 비선택되는 것의 제어 단자에 인가되는 전압보다도 낮은 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 복수의 메모리 엘리먼트는 상기 전류 단자 사이에 직렬로 접속되는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 데이터 판독시에 상기 전류 단자에 인가되는 전압 중 낮은 쪽의 전압은 0V인 반도체 기억 장치.
  5. 적어도 두개의 전류 단자 사이에 접속된 복수의 메모리 엘리먼트를 구비하는 반도체 기억 장치에 있어서,
    상기 메모리 엘리먼트의 각각은,
    상기 전류 단자간의 전류 통로의 도통 상태와 차단 상태를 전환하는 적어도 하나의 제어 단자와,
    상기 전류 통로와 상기 제어 단자 사이에 개재하여, 상기 전류 통로의 도통상태와 차단 상태가 전환될 때의 상기 제어 단자의 전압인 임계치 전압을 제공하는 정보 축적부,
    를 포함하며,
    상기 정보 축적부는 전기적으로 기입과 소거가 가능하고 또한 이산적인 N치(N은 2이상의 정수)의 데이터를 선택적으로 기억하고,
    상기 정보 축적부는 상기 임계치 전압으로서, 상기 N치의 데이터에 대응하고, 전압이 낮은 순으로 이산적인 제1∼제N 임계치 전압을 제공하고,
    상기 복수의 메모리 엘리먼트는, 제M(M은 1이상 N이하의 정수)의 임계치 전압이 데이터 판독 시에 상기 전류 단자에 인가되는 전압 중 낮은 쪽의 전압보다도 높은 메모리 엘리먼트와 낮은 메모리 엘리먼트를 포함하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 복수의 메모리 엘리먼트 중의 적어도 하나의 제어 단자에는 상기 데이터 판독 시에 제N 임계치 전압보다도 높은 전압이 인가되는 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 복수의 메모리 엘리먼트는 상기 전류 단자간에 직렬로 접속되는 반도체 기억 장치.
  8. 제5항에 있어서,
    상기 데이터 판독시에 상기 복수의 메모리 엘리먼트 중에서 판독 선택되는 것의, 제어 단자에 인가되는 전압은 상기 데이터 판독시에 상기 전류 단자에 인가되는 전압 중 낮은 쪽의 전압보다도 높은 반도체 기억 장치.
  9. 제5항에 있어서,
    상기 데이터 판독시에 상기 전류 단자에 인가되는 전압 중의 낮은 쪽의 전압은 0V인 반도체 기억 장치.
  10. 제5항에 있어서,
    상기 M은 1인 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 제1∼제N 임계치 전압은, 상기 정보 축적부의 소거 상태 및 기입 상태에 대응하는 임계치 전압을 포함하고, 상기 제1 임계치 전압은 상기 소거 상태에 대응하는 반도체 기억 장치.
  12. 제1항에 있어서,
    상기 복수의 메모리 엘리먼트는 메모리 셀 블록을 형성하고, 상기 메모리 셀 블록의 일단은 제1 신호선에 전기적으로 접속됨과 함께, 모두에 타단은 제2 신호선에 전기적으로 접속되며, 데이터 판독시에 상기 제1 신호선의 전위가 데이터 회로에 의해 감지되는 반도체 기억 장치.
  13. 제1항에 있어서,
    상기 메모리 엘리먼트는 트랜지스터를 포함하고, 상기 트랜지스터는 반도체 기판 위에 절연막을 통해 배치된 전하 축적층과, 상기 전하 축적층 위에 절연막을 통해 배치된 제어 게이트 전극을 포함하고, 상기 전하 축적층 및 상기 제어 게이트 전극은 상기 정보 축적부 및 상기 제어 단자로서 각각 기능하는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 전하 축적층은 도전막으로 구성되는 부유 게이트층을 포함하는 반도체 기억 장치.
  15. 제13항에 있어서,
    상기 전하 축적층은 절연성이고, 상기 트랜지스터는 상기 반도체 기판 위에 형성된 하측 절연막과, 상기 하측 절연막 위에 형성된 상기 전하 축적층이 되는 상측 절연막을 포함하는 적층 구조의 게이트 절연막을 갖는 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 전하 축적층은 실리콘과 질소를 주요 원소로 하는 절연막으로 구성되는 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 전하 축적층의 상기 절연막의 물리 막 두께는 15㎚ 이하인 반도체 기억 장치.
  18. 제15항에 있어서,
    상기 전하 축적층은 반도체 기판 위에 막 두께가 4㎚ 이하의 절연막을 통해 배치되는 반도체 기억 장치.
  19. 제13항에 있어서,
    상기 전하 축적층과 상기 제어 게이트 전극과의 사이에는 단층 구조의 절연막이 배치되는 반도체 기억 장치.
  20. 제13항에 있어서,
    상기 전하 축적층과 상기 제어 게이트 전극과의 사이에는 적층 구조의 절연막이 배치되는 반도체 기억 장치.
  21. 제15항에 있어서,
    상기 메모리 엘리먼트의 소거 동작에 있어서, 채널 전면으로부터 상기 전하 축적층으로 다이렉트 터널링에 의해 플러스 전하가 주입되는 반도체 기억 장치.
  22. 제12항에 있어서,
    상기 메모리 셀 블록은, 상기 전류 단자 사이에 직렬로 접속된 복수개의 메모리 셀 엘리먼트와 그 양단에 접속된 선택 엘리먼트를 갖는 NAND형 메모리 셀 블록인 반도체 기억 장치.
  23. 적어도 두개의 전류 단자간에 접속된 메모리 엘리먼트를 구비하는 반도체 기억 장치에 있어서,
    상기 메모리 엘리먼트는,
    상기 전류 단자간의 전류 통로의 도통 상태와 차단 상태를 전환하는 적어도 하나의 제어 단자와,
    상기 전류 통로와 상기 제어 단자간에 개재하여, 상기 전류 통로의 도통 상태와 차단 상태가 전환될 때의 상기 제어 단자의 전압인 임계치 전압을 제공하는 정보 축적부
    를 포함하며,
    상기 정보 축적부는 전기적으로 기입과 소거가 가능하며, 또한 이산적인 N치(N은 2 이상의 정수)의 데이터를 선택적으로 기억하고,
    상기 정보 축적부는 상기 N치의 데이터에 대응하여 상기 임계치 전압이 낮은 순으로 제1∼제N 데이터의 기억 상태를 마이너스 전하를 축적함으로써 제공하는 반도체 기억 장치.
  24. 제23항에 있어서,
    상기 정보 축적부는 상기 임계치 전압으로서 상기 N치 데이터에 대응하여, 전압이 낮은 순으로 이산적인 제1∼제N 임계치 전압을 제공하고,
    상기 제1∼제N 임계치 전압 모두는 상기 정보 축적부의 전하가 제로일 때의 임계치 전압보다도 높은 반도체 기억 장치.
  25. 적어도 두개의 전류 단자 사이에 접속된 복수의 메모리 엘리먼트를 구비하는 반도체 기억 장치에 있어서,
    상기 메모리 엘리먼트 각각은,
    상기 전류 단자간의 전류 통로의 도통 상태와 차단 상태를 전환하는 적어도 하나의 제어 단자와,
    상기 전류 통로와 상기 제어 단자간에 개재하여, 상기 전류 통로의 도통 상태와 차단 상태가 전환될 때의 상기 제어 단자의 전압인 임계치 전압을 제공하는 정보 축적부
    를 포함하며,
    상기 정보 축적부는 전기적으로 기입과 소거가 가능하고 또한 이산적인 N치(N은 2이상의 정수)의 데이터를 선택적으로 기억하고,
    상기 정보 축적부는 상기 N치의 데이터에 대응하여 상기 임계치 전압이 낮은 순으로 제1∼제N 데이터의 기억 상태를 제공하며,
    상기 복수의 메모리 엘리먼트는, 제M(M은 1이상 N이하의 정수)의 데이터의 기억 상태에 있어서, 상기 정보 축적부에 플러스의 전하를 축적하는 메모리 엘리먼트와, 상기 정보 축적부에 마이너스의 전하를 축적하는 메모리 엘리먼트를 포함하는 반도체 기억 장치.
  26. 제25항에 있어서,
    상기 정보 축적부는 상기 임계치 전압으로서 상기 N치의 데이터에 대응하여, 전압이 낮은 순으로 이산적인 제1∼제N 임계치 전압을 제공하고,
    상기 복수의 메모리 엘리먼트는, 제M(M은 1이상 N이하의 정수)의 임계치 전압이, 상기 정보 축적부의 전하가 제로일 때의 임계치 전압보다도 높은 메모리 엘리먼트와 낮은 메모리 엘리먼트를 포함하는 반도체 기억 장치.
  27. 제25항에 있어서,
    상기 M은 1인 반도체 기억 장치.
  28. 제23항에 있어서,
    상기 제1∼제N 임계치 전압은 상기 정보 축적부의 소거 상태 및 기입 상태에 대응하는 임계치 전압을 포함하며, 상기 제1 임계치 전압은 상기 소거 상태에 대응하는 반도체 기억 장치.
  29. 제23항에 있어서,
    상기 복수의 메모리 엘리먼트는 메모리 셀 블록을 형성하고, 상기 메모리 셀 블록의 일단은 제1 신호선에 전기적으로 접속됨과 함께, 타단은 제2 신호선에 전기적으로 접속되고, 데이터 판독 시에 상기 제1 신호선의 전위가 데이터 회로에 의해 감지되는 반도체 기억 장치.
  30. 제23항에 있어서,
    상기 메모리 엘리먼트는 트랜지스터를 포함하며, 상기 트랜지스터는 반도체 기판 위에 절연막을 통해 배치된 전하 축적층과, 상기 전하 축적층 위에 절연막을 통해 배치된 제어 게이트 전극을 포함하고, 상기 전하 축적층 및 상기 제어 게이트 전극은 상기 정보 축적부 및 상기 제어 단자로서 각각 기능하는 반도체 기억 장치.
  31. 제30항에 있어서,
    상기 전하 축적층은 도전막으로 구성되는 부유 게이트층을 포함하는 반도체 기억 장치.
  32. 제30항에 있어서,
    상기 전하 축적층은 절연성이며, 상기 트랜지스터는 상기 반도체 기판 위에 형성된 하측 절연막과, 상기 하측 절연막 위에 형성된 상기 전하 축적층이 되는 상측 절연막을 포함하는 적층 구조의 게이트 절연막을 갖는 반도체 기억 장치.
  33. 제32항에 있어서,
    상기 전하 축적층은 실리콘과 질소를 주요 원소로 하는 절연막으로 구성되는 반도체 기억 장치.
  34. 제32항에 있어서,
    상기 전하 축적층의 상기 절연막의 물리 막 두께는 15㎚이하인 반도체 기억 장치.
  35. 제32항에 있어서,
    상기 전하 축적층은 반도체 기판 위에 막 두께가 4㎚ 이하의 절연막을 통해 배치되는 반도체 기억 장치.
  36. 제30항에 있어서,
    상기 전하 축적층과 상기 제어 게이트 전극과의 사이에는 단층 구조의 절연막이 배치되는 반도체 기억 장치.
  37. 제30항에 있어서,
    상기 전하 축적층과 상기 제어 게이트 전극과의 사이에는 적층 구조의 절연막이 배치되는 반도체 기억 장치.
  38. 제32항에 있어서,
    상기 메모리 엘리먼트의 소거 동작에 있어서, 채널 전면으로부터 상기 전하 축적층으로 다이렉트 터널링에 의해 플러스 전하가 주입되는 반도체 기억 장치.
  39. 제29항에 있어서,
    상기 메모리 셀 블록은, 상기 전류 단자간에 직렬로 접속된 복수개의 메모리 셀 엘리먼트와 그 양단에 접속된 선택 엘리먼트를 갖는 NAND형 메모리 셀 블록과, 상기 전류 단자간에 병렬로 접속된 복수개의 메모리 셀 엘리먼트와 그 양단에 접속된 선택 엘리먼트를 갖는 AND형 메모리 셀 블록 또는 버츄얼 그라운드 어레이형 메모리 블록과, 확산층을 공유하여 병렬로 접속된 복수개의 메모리 셀 엘리먼트를 갖는 NOR형 메모리 셀 블록을 포함하는 군으로부터 선택된 블록인 반도체 기억 장치.
  40. 적어도 두개의 전류 단자 사이에 접속된 선택 엘리먼트와 메모리 엘리먼트를 포함하며,
    상기 선택 엘리먼트는, 상기 전류 단자간의 전류 통로의 도통 상태와 차단 상태가 전환될 때의 선택 제어 단자의 전압으로서 선택 엘리먼트 임계치 전압을 갖고,
    상기 메모리 엘리먼트는,
    상기 전류 단자간의 전류 통로의 도통 상태와 차단 상태를 전환하는 적어도하나의 제어 단자와,
    상기 전류 통로와 상기 제어 단자간에 개재하여, 상기 전류 통로의 도통 상태와 차단 상태가 전환될 때의 상기 제어 단자의 전압인 임계치 전압을 제공하는 정보 축적부,
    를 포함하며,
    상기 정보 축적부는 전기적으로 기입과 소거가 가능하고 또한 이산적인 N치(N은 2 이상의 정수)의 데이터를 선택적으로 기억하고,
    상기 정보 축적부는 상기 임계치 전압으로서, 상기 N치의 데이터에 대응하여 전압이 낮은 순으로 이산적인 제1∼제N 임계치 전압을 제공하고,
    상기 메모리 엘리먼트에 있어서의 상기 제1∼제N 임계치 전압 모두는 상기 선택 엘리먼트 임계치 전압보다도 높은 반도체 기억 장치.
  41. 적어도 두개의 전류 단자 사이에 접속된 선택 엘리먼트와 복수의 메모리 엘리먼트를 포함하며,
    상기 선택 엘리먼트는, 상기 전류 단자 사이의 전류 통로의 도통 상태와 차단 상태가 전환될 때의 선택 제어 단자의 전압으로서 선택 엘리먼트 임계치 전압을 갖고.
    상기 메모리 엘리먼트 각각은.
    상기 전류 단자 사이의 전류 통로의 도통 상태와 차단 상태를 전환하는 적어도 하나의 제어 단자와,
    상기 전류 통로와 상기 제어 단자 사이에 개재하여, 상기 전류 통로의 도통 상태와 차단 상태가 전환될 때의 상기 제어 단자의 전압인 임계치 전압을 제공하는 정보 축적부,
    를 포함하며,
    상기 정보 축적부는 전기적으로 기입과 소거가 가능하고 또한 이산적인 N치(N은 2 이상의 정수)의 데이터를 선택적으로 기억하며,
    상기 정보 축적부는 상기 임계치 전압으로서, 상기 N치의 데이터에 대응하여, 전압이 낮은 순으로 이산적인 제1∼제N 임계치 전압을 제공하고,
    상기 복수의 메모리 엘리먼트는, 제M(M은 1이상 N이하의 정수)의 임계치 전압이, 상기 선택 엘리먼트 임계치 전압보다도 높은 메모리 엘리먼트와 낮은 메모리 엘리먼트를 포함하는 반도체 기억 장치.
  42. 제41항에 있어서,
    상기 M은 1인 반도체 기억 장치.
  43. 적어도 두개의 전류 단자간에 접속된 선택 엘리먼트와 메모리 엘리먼트를 포함하며,
    상기 선택 엘리먼트는, 상기 전류 단자간의 전류 통로의 도통 상태와 차단 상태가 전환될 때의 선택 제어 단자의 전압으로서 선택 엘리먼트 임계치 전압을 갖고,
    상기 메모리 엘리먼트는,
    상기 전류 단자간의 전류 통로의 도통 상태와 차단 상태를 전환하는 적어도 하나의 제어 단자와,
    상기 전류 통로와 상기 제어 단자간에 개재하여, 상기 전류 통로의 도통 상태와 차단 상태가 전환될 때의 상기 제어 단자의 전압인 임계치 전압을 제공하는 정보 축적부
    를 포함하며,
    상기 정보 축적부는 전기적으로 기입과 소거가 가능하며 또한 이산적인 N치(N은 2 이상의 정수)의 데이터를 선택적으로 기억하고,
    상기 데이터 판독시에 판독 선택된 상기 제어 단자와 상기 선택 제어 단자에 인가되는 전압이 실질적으로 동일한 반도체 기억 장치.
  44. 제43항에 있어서,
    상기 정보 축적부는, 상기 임계치 전압으로서, 상기 N치의 데이터에 대응하고, 전압이 낮은 순으로 이산적인 제1∼제N 임계치 전압을 제공하고,
    상기 데이터 판독 시에 상기 선택 제어 단자에 인가되는 전압은, 상기 메모리 엘리먼트에 있어서의 제K(K는 1이상 N-1 이하의 정수)의 임계치 전압보다도 높고 또한 제K+1의 임계치 전압보다도 낮은 반도체 기억 장치.
  45. 제43항에 있어서,
    상기 정보 축적부는, 상기 임계치 전압으로서, 상기 N치의 데이터에 대응하여 전압이 낮은 순으로 이산적인 제1∼제N 임계치 전압을 제공하고,
    상기 데이터 판독 시에 상기 선택 제어 단자에 인가되는 전압은 상기 메모리 엘리먼트에 있어서의 제N의 임계치 전압보다도 높은 반도체 기억 장치.
  46. 제40항에 있어서,
    상기 제1∼제N 임계치 전압은, 상기 정보 축적부의 소거 상태 및 기입 상태에 대응하는 임계치 전압을 포함하고, 상기 제1 임계치 전압은 상기 소거 상태에 대응하는 반도체 기억 장치.
  47. 제40항에 있어서,
    상기 복수의 메모리 엘리먼트는 메모리 셀 블록을 형성하고, 상기 메모리 셀 블록의 일단은 제1 신호선에 전기적으로 접속됨과 함께 타단은 제2 신호선에 전기적으로 접속되며, 데이터 판독 시에 상기 제1 신호선의 전위가 데이터 회로에 의해 감지되는 반도체 기억 장치.
  48. 제40항에 있어서,
    상기 선택 엘리먼트 및 상기 메모리 엘리먼트는 트랜지스터를 포함하며, 상기 메모리 엘리먼트의 상기 트랜지스터는, 반도체 기판 위에 절연막을 통해 배치된 전하 축적층과, 상기 전하 축적층 위에 절연막을 통해 배치된 제어 게이트 전극을포함하고, 상기 전하 축적층 및 상기 제어 게이트 전극은 상기 정보 축적부 및 상기 제어 단자로서 각각 기능하는 반도체 기억 장치.
  49. 제48항에 있어서,
    상기 전하 축적층은 도전막으로 구성되는 부유 게이트층을 포함하는 반도체 기억 장치.
  50. 제48항에 있어서,
    상기 전하 축적층은 절연성이며, 상기 트랜지스터는 상기 반도체 기판 위에 형성된 하측 절연막과, 상기 하측 절연막 위에 형성된 상기 전하 축적층이 되는 상측 절연막을 포함하는 적층 구조의 게이트 절연막을 갖는 반도체 기억 장치.
  51. 제50항에 있어서,
    상기 전하 축적층은 실리콘과 질소를 주요 원소로 하는 절연막으로 구성되는 반도체 기억 장치.
  52. 제50항에 있어서,
    상기 전하 축적층의 상기 절연막의 물리 막 두께는 15㎚이하인 반도체 기억 장치.
  53. 제50항에 있어서,
    상기 전하 축적층은 반도체 기판 위에 막 두께가 4㎚ 이하의 절연막을 통해 배치되는 반도체 기억 장치.
  54. 제48항에 있어서,
    상기 전하 축적층과 상기 제어 게이트 전극간에는 단층 구조의 절연막이 배치되는 반도체 기억 장치.
  55. 제48항에 있어서,
    상기 전하 축적층과 상기 제어 게이트 전극과의 사이에는 적층 구조의 절연막이 배치되는 반도체 기억 장치.
  56. 제50항에 있어서,
    상기 메모리 엘리먼트의 소거 동작에 있어서, 채널 전면으로부터 상기 전하 축적층으로 다이렉트 터널링에 의해 플러스 전하가 주입되는 반도체 기억 장치.
  57. 제47항에 있어서,
    상기 메모리 셀 블록은, 상기 전류 단자간에 직렬로 접속된 복수개의 메모리 셀 엘리먼트와 그 양단에 접속된 선택 엘리먼트를 갖는 NAND형 메모리 셀 블록과. 상기 전류 단자간에 병렬로 접속된 복수개의 메모리 셀 엘리먼트와 그 양단에 접속된 선택 엘리먼트를 갖는 AND형 메모리 셀 블록 또는 버츄얼 그라운드 어레이형 메모리 블록과, 확산층을 공유하여 병렬로 접속된 복수개의 메모리 셀 엘리먼트를 갖는 NOR형 메모리 셀 블록을 포함하는 군으로부터 선택된 블록인 반도체 기억 장치.
KR1020020017077A 2001-03-30 2002-03-28 반도체 기억 장치 KR100591232B1 (ko)

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