KR20010102278A - 게이트 항복을 방지한 실리콘 탄화물 횡형 금속 산화물반도체 전계 효과 트랜지스터 - Google Patents
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Abstract
본 발명은 게이트 리치 쓰루 보호를 갖는 자기 정렬 게이트를 구비한 LMOSFET 및 그 제조 방법에 관한 것이다. 이 LMOSFET는 p형 전도성의 SiC 반도체 재료의 제 1 층 및 상기 제 1 층 위에 형성된 n형 전도성의 SiC 반도체 재료의 제 2 층으로 이루어져 있다. n형 전도성의 소스 및 드레인 영역은 그 제 2 SiC 반도체층에 형성된다. 에칭된 트렌치(trench)는 제 2 SiC 반도체층을 통하여 부분적으로 상기 제 1 SiC 반도체층내로 연장한다. 트렌치는 전기 절연 산화물 재료층으로 피복되고, 부분적으로 금속 재료층으로 충진됨으로써 게이트 구조를 형성한다. 채널 영역은 이 게이트 구조 아래에 상기 제 1 층에 형성된다. 상기 게이트 구조는 예리한 에지를 피하는 채널 영역 내의 전류 경로를 제공하기 위하여 만곡화되거나 매립된다.
Description
최근에, 고전력 및 고주파 적용시 실리콘 횡형 2중 확산 금속 산화물 반도체 전계 효과 트랜지스터(Si LDMOSFETs)의 사용은 상당히 증가하고 있다. 그 이유는 바이폴라 트랜지스터보다 간단하게 게이트를 구동하고 고속으로 응답하기 때문이다.
Si LDMOSFETs는 통상적으로 자기 정렬 기술을 이용하여 제조되어, 소스 및 드리프트/드레인 영역의 게이트 중첩을 최소화 한다. 최소의 중첩은 상기 디바이스의 고주파 성능에 악영향을 끼칠 수 있는 낮은 게이트 대 소스 용량 및 게이트 대드리프트/드레인 용량을 유지하는데 중요하다. 또한, 상기 중첩을 줄여서 셀 피치를 감소시키고 디바이스에 의해 이용되는 실리콘 영역을 보존하는 것이 바람직하다.
실리콘 탄화물(SiC)은 고주파 및 고전력 애플리케이션에 대한 매력적인 반도체 재료이다. SiC를 고전력 UHF 애플리케이션에 대해 매력적이게 하는 특성들은 큰 임계 전계(실리콘의 10배) 및 큰 전자 포화 속도(실리콘의 2배)이다. 큰 임계 전계는 디바이스의 항복 전압을 상승시키고, 큰 포화 속도는 피크 전류를 증가시킨다.
도 1은 발명의 명칭이 "자기 정렬된 실리콘 탄화물 LMOSFET"이고 계류 중인 미국 특허 출원 제09/469454호에 개시된 LMOSFET(10)를 도시한다. 이 SiC LMOSFET는 자기 정렬된 게이트 구조를 포함하고 게이트 리치 쓰루에 대한 보호를 제공한다. 도 1의 LMOSFET(10)는 강하게 n 도핑된 소스 및 드레인 영역(11,12)과, N 에피텍셜층(14)에 의해 형성된 약하게 n 도핑된 드리프트 영역(13)과, 약도핑된 p형 SiC 에피텍셜층(18)(P 에피층) 상에 형성된 게이트 산화물(16) 및 게이트 금속(17)으로 이루어진 전기 절연된 자기 정렬 구조(15)를 포함한다. 게이트 구조(15)는 소스 및 드리프트 영역(11, 13)의 에지(20)에 실질적으로 정렬되는 에지(19)를 갖는다. 따라서, 게이트 대 소스간 중첩 및 게이트 대 드리프트 영역간 중첩은 매우 작게 선택될 수 있는 게이트 금속(17)의 두께에 의해 제어될 수 있다. P 에피층(18)내의 채널 영역(21)은 상기 LMOSFET(10)의 임계 전압 보다 큰 양의 전압이 상기 게이트(15)에 인가될 때 반전에 의해 p형에서 n형으로 변경됨으로써, 드레인 영역(12)의 드리프트 확장부(13)와 소스 영역(11) 사이에 저저항 전류 경로를 제공한다.
도 1의 LMOSFET(10)는 Si LDMOSFETs 보다 상응하는 주파수에서의 보다 좋은 선형성, 효율 및 전력 밀도와 보다 높은 동작 주파수라는 많은 이점을 제공한다. 그러나. 이 LMOSFET는 게이트 산화물(16)이 보다 큰 두께를 갖는 모서리(22) 주위로 소스측의 전류가 흘러야 한다는 사실로 인해 높은 순방향 전압 강하, 즉 높은 "온 저항"의 문제점을 안고 있다. 보다 큰 산화물 두께는 반전시 높은 순방향 전압 강하을 일으킬 보다 큰 저항률 부분을 야기한다.
따라서, 이러한 문제점을 극복하는 SiC LMOSFET가 필요하다.
발명의 개요
게이트 리치 쓰루 보호를 구비한 자기 정렬 게이트를 갖는 LMOSFET 및 그 제조 방법을 요약하여 기술한다. LMOSFET는 p형 전도성을 갖는 SiC 반도체 재료의 제 1 층 및 상기 제 1 층 위에 형성된 n형 전도성을 갖는 SiC 반도체 재료의 제 2 층을 포함한다. n형 전도성을 갖는 소스 및 드레인 영역은 상기 제 2 SiC 반도체층에 형성된다. 에칭된 트렌치(trench)는 상기 제 2 SiC 반도체층을 통하여 부분적으로 상기 제 1 SiC 반도체층으로 연장하여, 상기 소스 및 드레인 영역이 실질적으로 그 측면에 있도록 한다. 상기 트렌치는 전기 절연 산화 재료층으로 피복되어 부분적으로 금속 재료층으로 충진됨으로써 게이트 구조를 형성한다. 채널 영역은 상기 게이트 구조 아래의 상기 제 1 층에 형성된다. 상기 게이트 구조의 소스 에지는 상기 소스 영역에 의해 둥글게 되거나 혹은 둘러싸여서, 예리한 에지를 피하는 채널 영역에 전류 경로를 제공한다. 소스 및 드레인 영역과 관련된 전기 컨택트 및 게이트 구조는 소스, 드레인 및 게이트 전극을 설정한다.
본 발명은 특히 실리콘 탄화물(SiC)(silicon carbide) 기술에 적합한 UHF 전송과 같이 고전력 애플리케이션에 이용되는 횡형 금속 산화물 반도체 전계 효과 트랜지스터 (LMOSFETs)에 관한 것이다. 특히, 본 발명은 게이트 리치-쓰루(reach-through) 방지를 개선한 자기 정렬 구조의 SiC LMOSFET 및 그 제조 방법에 관한 것이다.
도 1은 "자기 정렬된 실리콘 탄화물 LMOSFET"이라는 명칭의 계류 중인 미국 특허 출원 번호 제09/469454호에 개시된 바와 같은 SiC LDMOSFET의 단면도,
도 2는 본 발명의 제 1 실시예에 따라 게이트 리치 쓰루 보호를 구비한 자기 정렬 구조를 갖는 SiC LMOSFET를 제조하는데 이용된 초기 웨이퍼의 단면도,
도 3 내지 5는 본 발명의 SiC LMOSFET의 제조시 이용되는 다양한 단계를 도시하는 도 2의 웨이퍼에 대한 단면도,
도 6은 본 발명의 제 1 실시예에 따라 완성된 SiC LMOSFET의 단면도,
도 7은 본 발명의 제 2 실시예에 따라 게이트 리치 쓰루 보호를 구비한 자기 정렬 게이트를 갖는 SiC MOSFET의 절단도.
도 2는 본 발명이 일 실시예에 따라 게이트 리치 쓰루 보호를 개선한 자기 정렬 구조의 SiC 횡형 금속 산화물 반도체 전계 효과 트랜지스터(LMOSFET)를 제조하는데 이용되는 적층 웨이퍼(a layered wafer)(30)를 도시한다. 웨이퍼(30)는 기판(32)의 상부에 성장된 P- 에피텍셜층(34) (P- 에피층) 및 상기 P- 에피층(34)의 상부에 성장된 약도핑된 n형 에피텍셜 SiC층(36)(N- 에피층)을 포함하는 기판(32)을 구비한다. 기판(32)은 적합한 n 또는 p 도핑된 Si 또는 SiC 반도체 재료, 또는 비도핑 Si, 비도핑 SiC 또는 유리 등의 절연 재료로 만들어질 수 있다. P- 및 N- 에피층(34, 36)은 화학 기상 증착(CVD)과 같은 통상의 방법을 이용하여 에피텍셜 성장되고, 에피텍셜 성장 동안 통상의 알루미늄, 붕소 또는 질소를 유입하여 도핑된다. P- 에피층(34)의 두께 및 도핑은 LMOSFET의 원하는 전기적 항복 전압에 따라 선택된다. 상기 N- 에피층(36)의 두께(가능한 작게 선택) 및 도핑은 LMOSFET의 그 원하는 항복 전압에 따라 저감된 표면 전계(RESURF)를 이용하여 선택된다. N- 에피층(36)의 도핑 농도는 P- 에피층(34)의 도핑 농도와 상관없이 선택된다.
도 3에 도시된 바와 같이, 소스 및 드레인 영역(40, 42)은 먼저 그의 상부 표면에 N+ 도펀트를 선택적으로 이온 주입하여 적층의 웨이퍼(30)내에 제조된다. 이온 주입 깊이는 상기 N- 에피층(36)의 두께와 같거나 약간 두껍게 선택된다. 다음에 N+ 도펀트는 임의의 원하는 처리 온도를 이용하여 활성화된다. N- 에피층이 드리프트 영역(43)으로 알려진 드레인 영역의 약하게 n 도핑된 확장부를 형성하는 것에 주목하여야 한다.
도 4에 있어서, 트렌치(44)는 N- 에피층(36)을 통하여 에칭되고, 부분적으로 P- 에피층(34)으로 에칭된다. 트렌치(44)에는 측면(46, 48) 및 바닥(50)이 만나는 예리한 에지를 이들을 둥글게 하는 것에 의해 실질적으로 만곡형 바닥(a curved bottom)(50)에 의해 접속된 제 1 및 제 2 대향 측면(46, 48)이 있다. 이러한 트렌치 형상은 트렌치 바닥(50)을 완만하게 만드는 방향성 에칭을 제공하는데 적합한 통상의 반응성 이온 에칭(RIE) 기법 및 호합물을 이용하여 획득된다. 만곡형 트렌치 바닥(50)은 전형적으로 그 에칭의 등방성 으로 인한 만곡형 바닥의 트렌치를 생성하는 습식 에칭 기법을 이용하여 달성될 수 있다. 이 에칭은 트렌치(44)의 제 1 측면(46)이 소스 영역(40)내로 중첩되어 트렌치(44)가 소스 영역(40)의 깊이 보다 큰 깊이를 갖도록 수행된다.
도 5에 있어서, 실리콘 이산화물과 같은 산화물 재료층(52)은 증착, 열산화 또는 이들의 조합 등의 임의의 바람직한 통상의 방법을 이용하여 측면(46, 48) 및 만곡형 바닥(50)상에 형성된다. 만곡형 트렌치 형상에 의해 산화물층(52)이 균일한 두께로 그 내부에 형성될 수 있다. 다음에 트렌치(44)는 폴리실리콘과 같은 금속 재료층(54)으로 부분적으로 충진된다. 층(54)의 금속 재료는 스퍼터링 또는 화학 기상 증착(CVD) 등의 임의의 바람직한 통상의 방법을 이용하여 트렌치(44)내에 증착될 수 있다. 산화물 재료의 하부층(52)과 함께 금속 재료층(54)은 소스 및 드리프트 영역(40, 43)의 에지(59)에 실질적으로 정렬되는 만곡형 에지(61) 및 에지(57)를 구비한 자기 정렬된 만곡형 게이트 구조(56)를 형성한다. 게이트 대 소스간 중첩 및 게이트 대 드리프트 영역(에지)간 중첩은 매우 작게 선택될 수 있는 게이트 금속(54)의 두께로 제어될 수 있다.
도 6은 본 발명의 완성된 SiC LMOSFET(60)를 도시한다. LMOSFET(60)는 도 5에 도시된 적층 웨이퍼(30)의 상부에 실리콘 이산화물 등의 산화물 재료의 제 2 층을 형성함으로써 종료된다. 산화물 재료의 제 2 층(62)은 트랜치(44)의 나머지를 충진하여, 웨이퍼(30)의 상부를 전기적으로 격리한다. 윈도우(64, 66)가 산화물층(62, 52)내에 규정되어 상기 소스 영역(40), 상기 자기 정렬된 게이트 구조(56)(윈도우는 측면에 위치되어 본 도면에서는 볼 수 없다), 및 드레인 영역(42)에 대한 엑세스가 제공된다. 최종적으로, 소스 영역(40), 게이트(56)(컨택트는 도시 안됨) 및 드레인 영역(42)에 대한 전기 전도성 컨택트(68, 70)는 통상의 기술을 이용하여 윈도우(64, 66)내에 증착된다. 컨택트(68, 70)(도면에서 도시되지 않은 컨택트를 포함함) 및 그의 대응하는 소스 영역(40), 드레인 영역(42), 게이트 구조(56)는 LMOSFET(60)의 소스, 드레인 및 게이트 전극을 규정한다.
LMOSFET(60)는 게이트 전극 구조(56) 바로 아래에 P- 에피층(34)내에 형성된 채널 영역(72)을 포함한다. 채널 영역(72)은 LMOSFET(60)의 임계 전압 보다 큰 양의 전압이 게이트(56)에 인가될 때 반전되기 때문에 p형에서 n형으로 변경된다. 게이트 구조(56)가 만곡형 에지(61)로 곡선 모양이기 때문에, 채널 영역(72)내의 캐리어는 반전 동안 급격한 턴을 할 필요가 없다(급격한 턴을 없애서 게이트 산화물 두께를 일정하게 만들고 채널 영역(72)에서 "온 저항"을 감소시킨다). 나아가서, 채널(72)은 반전동안 소스 영역(40)과 드리프트 영역(43) 사이에 점진적으로 굽은 저저항 전류 경로를 제공한다. 이것은 다시 LMOSFET(60)에서 순방향 전압 강하를 감소시킨다.
도 7은 본 발명의 제 2 실시예에 따라 게이트 리치 쓰루 보호를 갖는 자기 정렬 게이트를 구비한 SiC LMOSFET(80)를 도시하는데, 그 동일한 번호는 동일한 구성 요소를 가르킨다. 이 LMOSFET(80)는 게이트 구조(85)「게이트 산화물(86) 및 게이트 금속(87)으로 구성됨」가 그 측면(91, 92) 및 바닥(93)이 만나는 에지(94)를 갖는 평탄한 바닥 트렌치(90)로 제조되는 것 이외에, 도 6의 LMOSFET의 구조 및 제조와 실질적으로 비슷하다. 게다가, 소스 및 드레인 영역(82, 83)은 그들이 N- 에피층(36)을 전부 관통하여 P- 에피층(34)의 상당 부분내로 연장하도록 증가된 이온 주입 깊이(D)를 갖는다. 그 증가된 이온 주입 깊이에 의해 소스 영역(82)이 아래로 연장되어 게이트 구조(85)의 소스 측면 에지(94)를 둘러싸게 되어(소스 측면상에서의 자기 정렬을 약간 희생함. 즉 게이트 대 소스 영역간 중첩이 증가됨.), 에지(94)가 소스 영역(82)에 의해 완전히 둘러싸여 지도록 한다. 이것은 게이트 구조(85)의 소스 측면 상의 에지를 구부릴 필요가 없는 채널 영역(88)을 제공하여, 반전 동안 채널 저항률을 저감시켜, 결국 LMOSFET(80)의 순방향 전압 강하를 줄인다. 게이트 구조(85)의 드레인 측면 에지(95)는 반전 동안 실질적으로 저항률 증가에 기여하지 않는데, 그 이유는 P- 에피층(34)으로 연장하는 공핍층(96)이 게이트 구조(85)의 드레인 측면 에지(95)로부터 전하 캐리어를 일소하는데 도움을 주기 때문이다. 따라서, 그 캐리어는 게이트 구조(85)의 드레인 측면 에지(95)를 통과할 때 드리프트 영역(84)내로 급격하게 휘어지는 대신에, 드리프트 영역(84) 쪽으로 이동하는 때 일반적으로 직선 경로를 따라 이동한다.
최소의 게이트 대 소스간 중첩 및 게이트 대 드리프트 영역간 중첩을 자기 정렬된 게이트 구조에 제공하는 것 이외에, 현재의 LMOSFET 구조는 P- 에피층에 채널 영역을 제공한다. 각 LMOSFET내의 채널 영역은 상기 LMOSFET의 임계 전압 보다 큰 양의 전압이 게이트에 인가되면 반전으로 인해 p형에서 n형으로 변하고, 이에 의해 소스 영역과 드리프트 영역 사이에 저저항 전류 경로가 제공된다.
본 발명의 LMOSFETs로 실현된 부가적인 장점들은 이러한 설계시 공핍이 소스쪽에 측방향 확장되지 않는 것에 따른 게이트 리치 쓰루의 실질적인 경감을 포함한다. 이러한 구조내에서의 공핍은 드리프트 영역 및 그 드리프트 영역 아래의 P- 에피층으로 제한된다. 또한, 이온 주입 N-층과 비교하여 월등한 이동도 값을 갖는 N- 에피층에 의해 형성되는 드리프트 영역으로부터 추가의 장점들이 생긴다. 결과적으로, 에피텍셜 형성된 드리프트 영역은 상기 "온 저항"을 증가시키지 않고 LMOSFETDML 전기 항복 전압을 증가시킨다. 에피텍셜 형성된 드리프트 영역의 사용은 이온 주입을 이용하여 형성된 드리프트 영역보다 이러한 영역의 도핑 농도 및 두께를 명시할 때 설계자에게 많은 자유를 준다. 본 발명의 LMOSFET는 보다 작은 피치 크기를 갖는다.
또한, 본 발명의 SiC LMOSFETs는 Si LDMOSFETs보다 상응하는 주파수에서 보다 좋은 선형성, 효율 및 전력 밀도와, 보다 높은 주파수 동작을 제공한다. 따라서, 본 발명의 SiC LMOSFETs는 2㎓에서의 UHF 전송기 내에 Si LDMOSFET를 대체하고, 그 전송 범위를 적어도 4㎓ 까지 확장할 수 있다.
전술한 실시예를 참조로 본 발명을 설명하는 동안, 다양한 수정 및 변경은 본 발명의 정신을 벗어나지 않을 것이다. 따라서, 모든 그러한 수정 및 변경은 첨부한 청구 범위 내에서 속하는 것으로 이해된다.
Claims (18)
- 횡형 금속 산화물 반도체 전계 효과 트랜지스터(60, 80)(LMOSFET)에 있어서,p형 전도성의 실리콘 탄화물 반도체 재료의 제 1 층(34)과,상기 제 1 층(34) 상에 형성된 n형 전도성의 실리콘 탄화물 반도체 재료의 제 2 층(36)과,상기 제 2 실리콘 탄화물 반도체 층(36)내에 형성된 n형 전도성의 소스 및 드레인 영역(40, 82, 42, 83)과,상기 소스 및 드레인 영역(40, 82, 42, 83)이 실질적으로 그 측면에 있도록 상기 제 2 실리콘 탄화물 반도체(36)를 통하여 부분적으로 상기 제 1 실리콘 탄화물 반도체층(34)내로 연장되고, 전기 절연 산화물 재료층(52, 86)으로 피복되며, 부분적으로는 금속 재료층(54, 87)으로 충진되는 트렌치(44, 90)와,상기 게이트 구조(56, 85) 아래에 상기 제 1 층(34)내에 형성된 채널 영역(72, 88)과,상기 소스와 드레인 영역(40, 82, 42, 83) 및 상기 게이트 구조(56, 85)와 연관되어, 소스, 드레인 및 게이트 전극을 설정하는 전극 컨택트(68, 70)를 포함하고,상기 소스 및 드레인 영역(40, 82, 42, 83)의 n형 전도성은 상기 제 2 실리콘 탄화물층(36)의 n형 전도성보다 크고,상기 산화물 및 금속 재료층(52, 86, 54, 87)은 자기 정렬된 게이트구조(56, 85)를 형성하며,상기 게이트 구조(56, 85)는 예리한 에지를 피하는 상기 채널 영역(72, 88)내의 전류 경로를 제공하기에 적합한 횡형 금속 산화물 반도체 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 1 및 제 2 실리콘 탄화물 반도체층(34, 36)을 지지하는 기판(32)을 더 포함하는 횡형 금속 산화물 반도체 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 실리콘 탄화물 반도체 재료의 제 1 층(34)은 에피텍셜층인 횡형 금속 산화물 반도체 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 실리콘 탄화물 반도체 재료의 제 2 층(36)은 에피텍셜층인 횡형 금속 산화물 반도체 전계 효과 트랜지스터.
- 제 4 항에 있어서,상기 실리콘 탄화물 반도체 재료의 에피텍셜 제 2 층(36)은 상기 드레인 영역(42, 83)으로부터 상기 게이트 구조(56, 85)까지 측방향으로 연장하는 드리프트 영역(43, 84)을 형성하며, 상기 게이트 구조(56, 85)는 상기 소스 및 드리프트 영역(40, 82, 43, 84)에 실질적으로 정렬되는 횡형 금속 산화물 반도체 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 소스 및 드레인 영역(40, 82, 42, 83)은 각각 실리콘 탄화물 재료의 상기 제 2 층(36)의 두께와 적어도 같은 깊이를 갖는 횡형 금속 산화물 반도체 전계 효과 트랜지스터.
- 제 6 항에 있어서,상기 트렌치(44)는 만곡형 에지(61)를 구비한 게이트 구조를 제공하는 만곡형 바닥(50)을 포함하는 횡형 금속 산화물 반도체 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 소스 영역(82)은 실리콘 탄화물 반도체 재료의 제 2 층(34)으로 부분적으로 연장하고, 상기 트렌치(90)의 깊이 보다 큰 깊이를 갖는 횡형 금속 산화물 반도체 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 소스 및 드레인 영역(40, 82, 42, 83)은 이온 주입된 영역인 횡형 금속 산화물 반도체 전계 효과 트랜지스터.
- 횡형 금속 산화물 반도체 전계 효과 트랜지스터(60, 80)(LMOSFET)를 제조하는 방법에 있어서,p형 전도성의 실리콘 탄화물 반도체 재료의 제 1 층(34) 및 상기 제 1 층(34) 상에 증착된 n형 전도성의 실리콘 탄화물 반도체 재료의 제 2 층(36)으로 이루어진 웨이퍼(30)를 제공하는 단계와,상기 제 2 실리콘 탄화물 반도체층(36)에 n형 전도성의 소스 및 드레인 영역(40, 82, 42, 83)을 형성하는 단계와,상기 소스 및 드레인 영역(40, 82, 42, 83)이 실질적으로 측면에 있도록 상기 제 2 실리콘 탄화물 반도체(36)를 통하여 부분적으로 상기 제 1 실리콘 탄화물 반도체층(34)내로 트렌치를 에칭하는 단계와,상기 트렌치(44, 90)를 전기 절연 산화물 재료층(52, 86)으로 피복하는 단계와,상기 트렌치(44, 90)를 부분적으로 금속 재료층(54, 87)으로 충진하는 단계와,상기 소스 및 드레인 영역(40, 82, 42, 83) 및 상기 게이트 구조(56, 85)와 협조하는 전기 컨택트(68, 70)를 형성하여 소스, 드레인 및 게이트 전극을 설정하는 단계를 포함하고,상기 산화물과 금속 재료층(52, 86, 54, 87)은 자기 정렬된 게이트 구조(56, 85)를 형성하고,상기 게이트 구조(56, 85)는 상기 제 1 층(34) 아래에 채널 영역(72, 88)을 형성하며,상기 게이트 구조(56, 85)는 예리한 에지를 피하는 채널 영역(72, 88)에 전류 경로를 제공하기에 적합한 횡형 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 10 항에 있어서,상기 웨이퍼(30)는 상기 제 1 및 제 2 실리콘 탄화물 반도체층(34, 36)을 지지하는 기판(32)을 더 포함하는 것인 횡형 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 10 항에 있어서,상기 웨이퍼(30) 제공 단계는 기판(32) 상에 상기 실리콘 탄화물 반도체 재료의 제 1 층(34)을 에피텍셜 형성하는 단계를 포함하는 횡형 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 10 항에 있어서,상기 웨이퍼(30) 제공 단계는 상기 실리콘 탄화물 반도체 재료의 제 1 층(34) 상에 실리콘 탄화물 반도체 재료의 제 2 층(36)을 에피텍셜 형성하는 단계를 포함하는 횡형 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 13 항에 있어서,상기 실리콘 탄화물 반도체 재료의 에피텍셜 제 2 층(36)은 상기 드레인 영역(42, 83)으로부터 상기 게이트 구조(56, 85)까지 측방향으로 연장하는 드리프트 영역(43, 84)을 형성하며, 상기 게이트 구조(56, 85)는 상기 소스 및 드리프트 영역(40, 82, 43, 84)에 실질적으로 정렬되는 횡형 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 10 항에 있어서,상기 소스 및 드레인 영역(40, 82, 42, 83)을 형성하는 단계는 이온 주입법에 의해 형성되는 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 10 항에 있어서,상기 소스 및 드레인 영역(40, 82, 42, 83)은 상기 실리콘 탄화물 재료의 두께와 적어도 같은 깊이로 형성되는 횡형 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법
- 제 16 항에 있어서,상기 트렌치(44)는 만곡형 에지를 구비한 게이트 구조(56)를 제공하는 만곡형 바닥(50)을 갖도록 에칭된 횡형 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 10 항에 있어서,상기 소스 영역(82)은 상기 트렌치(90)의 깊이 보다 큰 깊이로 실리콘 탄화물 반도체 재료의 제 1 층(34)에 부분적으로 형성되는 횡형 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
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