KR20010088292A - Flip chip devices with flexible conductive adhesive - Google Patents
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Abstract
본 발명의 전자 장치(10, 100)는 저 탄성율을 갖는 가요성 전도 접착제(40, 140)를 사용하는 플립 칩 방법으로 다음 레벨 기판(20, 120)에 접속되는 하나 이상의 반도체 칩(30, 130)을 포함한다. 가요성 전도 접착제(40, 140)는 기판(20, 120)의 접촉 패드(24, 124) 또는 반도체 칩(30, 130)의 접촉 패드(34, 134) 상에 전도 범프(40, 140)로서 공급되고, 전기 전도 입자로 채워진 가요성 열가소성 또는 열경화성 수지이다. 저항, 커패시터 등을 포함하는 패키지된 구성 소자와 같은 다른 전자 장치(44, 46, 144, 146)는 반도체 칩(30, 130)에 사용된 것과 같은 동일한 가요성 전도 접착제 범프(24, 124, 34, 134) 방법으로 접착된다. 칩(30, 130) 및 다음 레벨의 기판(20, 120)의 접촉 패드는 패드(37)의 산화를 억제하기 위해 접속 전에 귀금속을 금속 코팅(38)으로 표면 안정화된다. 가요성 절연 유기물 충전제(150)는 실제적으로 가요성 전도 접착제(40, 140)의 탄성율과 동일한 저 탄성율을 갖는 것을 사용할 수 있다.The electronic devices 10 and 100 of the present invention are one or more semiconductor chips 30 and 130 connected to the next level substrates 20 and 120 by a flip chip method using the flexible conductive adhesives 40 and 140 having low elastic modulus. ). The flexible conductive adhesive 40, 140 is used as the conductive bumps 40, 140 on the contact pads 24, 124 of the substrates 20, 120 or the contact pads 34, 134 of the semiconductor chips 30, 130. It is a flexible thermoplastic or thermoset resin supplied and filled with electrically conductive particles. Other electronic devices 44, 46, 144, 146, such as packaged components including resistors, capacitors, etc., are the same flexible conductive adhesive bumps 24, 124, 34 as used for semiconductor chips 30, 130. 134). The contact pads of the chips 30, 130 and the next level of substrates 20, 120 are surface stabilized with a metal coating 38 of the precious metal prior to connection to inhibit oxidation of the pads 37. The flexible insulating organic filler 150 may be one having a low modulus of elasticity that is substantially the same as that of the flexible conductive adhesives 40 and 140.
Description
1960년대 초에 집적 회로의 발명 이후, 그 집적 회로의 사용은 급격히 증가했고 현대 사회가 의존하고 없어서는 안될 다수의 전자 제품에 필요 불가결하게 되었다. 회로 및 다른 반도체 칩을 기능적 형태로 패키징하는 많은 방법이 있지만, 이러한 패키지 전자 장치의 물리적 크기가 소형이고 그 장치의 가격이 저렴한 경우에 패키징 방법의 실용성이 크게 증가되고 있다.Since the invention of integrated circuits in the early 1960s, the use of integrated circuits has increased dramatically and has become indispensable for many electronic products that modern society must depend upon and become indispensable. There are many ways of packaging circuits and other semiconductor chips in functional form, but the practicality of the packaging method is greatly increased when the physical size of such a packaged electronic device is small and the device is inexpensive.
통상, 반도체의 접속은 순금 또는 알루미늄 본드 와이어에 의해 이루어지는데, 상기 알루미늄 본드 와이어는 반도체 칩의 상면 주위에 배치된 접촉 패드(즉,전자 회로가 형성된 칩의 측면)로부터 반도체 칩의 바닥면에 부착된 리드 프레임, 헤더 또는 다른 패키지 또는 기판까지를 루핑한다. 본드 와이어의 접속 기술은 각각의 본드 와이어 접속의 비용이 1 센트(US $0.01)보다 저렴한 정도로 완벽해졌다. 상대적으로 단거리를 루핑하는 얇은 본드 와이어의 전기적 특성은 원하지 않는 인덕턴스 및 커패시턴스를 상기 접속에 반드시 도입하여 대역 폭 및 전자 장치의 동작 속도를 감소시킨다. 이 제한은 고속 마이크로프로세서 및 고주파수 신호 처리 및 통신 장치의 개발로 인해 최근 더 중요하게 되었다.Typically, the connection of the semiconductor is made by pure gold or aluminum bond wires, which are attached to the bottom surface of the semiconductor chip from contact pads (i.e., the side of the chip on which the electronic circuit is formed) disposed around the top surface of the semiconductor chip. The lead frame, header or other package or substrate. Bond wire connection technology is perfected so that the cost of each bond wire connection is less than one cent (US $ 0.01). The electrical properties of thin bond wires that loop relatively short distances necessarily introduce unwanted inductance and capacitance into the connection, reducing bandwidth and operating speed of the electronic device. This limitation has become more important in recent years due to the development of high speed microprocessors and high frequency signal processing and communication devices.
이 접속 커패시턴스 및 인덕턴스를 감소시키는 하나의 방법은 접속 경로의 길이를 짧게 하는 것이다. 이것을 실현하는 효과적인 종래의 방법 중 하나는 반도체 칩을 플립화하여(따라서, 명칭 "플립 칩") 반도체의 접촉 패드가 직접 결합된 접촉 패드의 대응 세트를 형성하는 기판에 접촉 패드가 직접 인접하도록 하는 것이다. L.F. Miller의 "구성 소자를 기판에 결합하는 방법"이라는 제목의 미국 특허 제3,429,040호에는 반도체 칩이 납땜 범프에 의해 기판에 부착되는 플립 칩 배치를 설명한다. 플립 칩과 기판의 사이의 거리는 대략 50∼100 ㎛(㎛는 또한 미크론으로 공지)로 감소되었고, 따라서 상당한 고주파수에서도 작동이 가능하게 되었다.One way to reduce this connection capacitance and inductance is to shorten the length of the connection path. One effective conventional method of realizing this is to flip the semiconductor chip (hence the name "flip chip") so that the contact pad is directly adjacent to the substrate forming a corresponding set of contact pads to which the contact pads of the semiconductor are directly coupled. will be. L.F. U.S. Patent No. 3,429,040, entitled "Method of Bonding Component Components to Substrate," describes a flip chip arrangement in which a semiconductor chip is attached to a substrate by solder bumps. The distance between the flip chip and the substrate has been reduced to approximately 50-100 μm (μm is also known as micron), thus enabling operation at significant high frequencies.
플립 칩 구조의 반도체 장치 접속은 접속되는 적합한 고도의 전도 범프를 형성하기 위하여 매우 정교한 금속 및 야금의 사용으로부터 요구가 적고 저렴한 납땜 범프의 사용까지 발전되었다. 납땜 및 납땜 범프 기술 및 야금술은 이러한 접속의 저온 및 고온 리플로 납땜(reflow solding)에 적합한 구성 및 증착 방법에서의 변화를 수용하기 위하여 공지된 방법으로 변경된다. 납땜 범프 기술 고유의 제한은반도체 장치가 물질의 열팽창 계수(CTE)의 차에 따라 유기물 기판에 직접 부착되는 경우에 분명해진다. 예컨대, 반도체 칩은 3 ppm/℃ 의 CTE를 갖지만 FR-4 유리 섬유 기판은 17 ppm/℃ 의 CTE를 갖는다. 플립 칩 접속이 단지 7 ppm/℃의 CTE를 갖는 알루미늄 기판에서 실행되었더라도 반도체 칩의 크기가 각각의 에지에서 5 mm 이상이면 실제적 제한은 유사하게 상승한다. 납땜은 대략 700,000 kg/㎠(0.0703 kg/㎠는 1 psi와 동일하므로 대략 10,000,000 psi)의 탄성율을 갖고 매우 약간의 컴플라이언스(compliance)를 가짐에 따라 주기적 온도 영향을 받게되면 납땜 접속 물체를 피로 파괴(fatigue failure)로 분열시킨다.Semiconductor device connections of flip chip construction have evolved from the use of highly sophisticated metals and metallurgy to the use of less demanding and inexpensive solder bumps to form suitable high conduction bumps to be connected. Soldering and solder bump techniques and metallurgy are modified to known methods to accommodate variations in construction and deposition methods suitable for low and high temperature reflow solding of such connections. Inherent limitations in solder bump technology are evident when the semiconductor device is attached directly to the organic substrate depending on the difference in the coefficient of thermal expansion (CTE) of the material. For example, a semiconductor chip has a CTE of 3 ppm / ° C. while an FR-4 glass fiber substrate has a CTE of 17 ppm / ° C. Although flip chip connection was performed on an aluminum substrate with a CTE of only 7 ppm / ° C., the practical limit rises similarly if the size of the semiconductor chip is more than 5 mm at each edge. Soldering has an elastic modulus of approximately 700,000 kg / cm2 (0.0703 kg / cm2 equals 1 psi) and has a slight modulus of compliance with very slight compliance, so that if the temperature is affected periodically, fatigue failure).
Fujita 등의 "컨덕터의 어레이를 접속하는 전기적 전도 접착제" 의 미국 특허 제4,113,981호에는 압축된 부분을 제외하고 전도되도록 하는 아주 적은 전도성 입자로 채워진 비전도 접착제 기초를 설명한다. Fujita 등은 정상적으로 비전도 접착제의 비접촉 전도 입자가 장치의 돌기 접촉(raised contact)에 대하여 압착되어, 상기 장치의 돌기 접촉은 상기 기판의 돌기 접촉 패드와 전기 접촉되고, 측면으로 인접한 접촉 사이의 분리는 절연 수지에 의해 유지되는 돌기 접촉을 부착하기 위하여 이러한 접촉제를 사용하여 설명한다. 통상의 반도체 웨이퍼에 있어서, 일반적으로 알루미늄으로 형성된 접촉 패드는 최종 절연 무기질 표면 안정층의 아래에 위치한다. Fujita 특허의 제한 중 하나는 접촉 패드가 절연 표면 안정층 또는 기판의 위에 확장되어야 한다는 것이다. 따라서, 반도체 웨이퍼 구조물의 부분 또는 개별 처리 중 하나로서 이 추가의 준비는 반도체 장치 및 접속의 비용을 증가시킨다. Fujita의 접속의 다른 제한은 제한된 숫자의 전도 경로만이 각각의 전도 접촉에서형성될 수 있어서 단지 몇 개의 컨덕터 입자간의 전기 분리는 접속을 비전도되도록 하여 쓸모없게 된다.US Pat. No. 4,113,981 to "Electrically Conductive Adhesives for Connecting Arrays of Conductors" by Fujita et al. Describes the basis of nonconductive adhesives filled with very little conductive particles that are allowed to conduct except for the compressed portion. Fujita et al. Normally contact non-conductive particles of non-conductive adhesive against the raised contacts of the device such that the raised contacts of the device are in electrical contact with the protruding contact pads of the substrate and the separation between the laterally adjacent contacts This contact agent will be described for attaching the protruding contact held by the insulating resin. In conventional semiconductor wafers, contact pads, which are generally formed of aluminum, are located below the final insulating inorganic surface stabilizer layer. One of the limitations of the Fujita patent is that the contact pads must extend over the insulating surface stabilizer or substrate. Thus, this additional preparation as part of a semiconductor wafer structure or as a separate process increases the cost of semiconductor devices and connections. Another limitation of Fujita's connection is that only a limited number of conduction paths can be formed at each conducting contact, so that electrical separation between only a few conductor particles makes the connection nonconductive and useless.
동일하게 전도 접착제는 다이의 접촉 패드가 패키지 납에 와이어 본드되어 있기 전에 반도체 다이의 뒷면을 패키지에 접착하는 데 오랫동안 사용되어 왔고, 하이브리드 회로 및 인쇄 배선 보드에서 반도체 구성 소자, 칩 저항 및 칩 커패시터를 부착하기 위하여 다양하게 사용되어 왔음을 알 수 있다.Equally, conductive adhesives have long been used to bond the back of the semiconductor die to the package before the die's contact pads are wire bonded to the package lead, and in hybrid circuits and printed wiring boards, semiconductor adhesives, chip resistors and chip capacitors have been used. It can be seen that it has been used in various ways to attach.
플립 칩 접착용 전도 접착제의 초기 사용은 1967년의 Proceedings of IEEE Electronic Component Conference(pp. 269∼275)에 제목 "플립 소자 기술"이 Scharf 등에 의해 제출되었다. 전도 접착제 범프는 접착된 각각의 반도체 다이에 대하여 16 개의 본드 패드의 어레이를 갖는 기판 상에 스텐실되어 있다. Scharf 등은 정밀한 범프를 인쇄하는 우수한 스텐실을 생성하고 저온 접착 및 저가와 같은 전도 접착제를 사용하는 어떤 장점을 설명하는 방법에 촛점을 두었다. 다음에, P.Jourdain 등의 제목 "2 개의 전자 소자 간의 다수의 전기적 접속을 동시에 제조하는 방법"의 미국 특허 제4,442,966호에서는 전도 접착제 범프를 사용된 접촉 패드 상에 증착하는 스텐실 방법과 압력 및 열이 반도체의 조립 중에 기판에 가해지는 방법으로 기판에 반도체 상의 알루미늄 패드를 접착하는 전도 페이스트의 사용을 설명한다.The initial use of conductive adhesives for flip chip bonding was submitted by Scharf et al. To the 1967 Proceedings of IEEE Electronic Component Conference (pp. 269-275). Conductive adhesive bumps are stenciled on a substrate with an array of 16 bond pads for each semiconductor die bonded. Scharf et al focus on how to produce good stencils that print precise bumps and explain some of the advantages of using conductive adhesives such as low temperature adhesion and low cost. Next, U.S. Patent No. 4,442,966 to P.Jourdain et al. Entitled "Method of Making Multiple Electrical Connections Simultaneously Between Two Electronic Devices" describes a stencil method of depositing conductive adhesive bumps on contact pads and pressure and heat. The use of a conductive paste for adhering the aluminum pads on the semiconductor to the substrate by the method applied to the substrate during assembly of the semiconductor will be described.
반도체 칩을 접착하는 이러한 전도 에폭시 접착제의 사용 및 이러한 접착제에 대한 출원은 1989년 5월의 39 번째 Electronic Component Conference 및 미국 특허에서의 K.Gilleo의 "고분자 접착을 사용한 직접 칩 접속"(pp. 37∼44)과 같은몇개의 논문에서 보고되었다. 강 전도 접착제의 제한은 납땜 범프 방법의 제한, 즉 접속은 온도 순환 하에서 파괴된다는 제한과 유사하다. 결과적으로, 보고된 어플리케이션에서의 접착제 결합은 70,000 kg/㎠(1,000,000 psi) 또는 그 이상의 탄성율을 갖는 강 접착제를 사용하고, 매우 작은 컴플라이언스를 가지며, 반복된 온도 영향으로 박리 또는 피로 파괴된다.The use of such conductive epoxy adhesives to bond semiconductor chips and applications for such adhesives are described in K.Gilleo's "Direct Chip Connections Using Polymer Adhesion" (pp. 37) at the 39th Electronic Component Conference in May 1989 and US patents. Several papers have been reported. The limitation of the strong conductive adhesive is similar to the limitation of the solder bump method, i.e. the limitation that the connection breaks under temperature cycling. As a result, the adhesive bonds in reported applications use steel adhesives with modulus of elasticity of 70,000 kg / cm 2 (1,000,000 psi) or more, have very small compliance, and peel or fatigue fracture with repeated temperature effects.
따라서, 칩을 구성 소자에 또는 칩을 보드 접속부로 향하게 하는 주요 문제점은 반도체 칩의 실리콘의 열팽창 계수와 다음 레벨 보드, 즉 반도체 칩이 부착되어 있는 기판의 열팽창 계수의 차로부터 상승하는 내부 압력이다. 통상의 전도 접착제 및 납땜 범프 기술은 이러한 고압 관련 파괴에 의해 제한되고 현대 전자 기술의 경향인 극도의 온도 차 및 대형 칩에 의해 악화된다.Thus, the main problem of directing the chip to the component or to the board connection is the internal pressure rising from the difference between the coefficient of thermal expansion of silicon of the semiconductor chip and the coefficient of thermal expansion of the next level board, i.e., the substrate on which the semiconductor chip is attached. Conventional conductive adhesive and solder bump techniques are limited by this high pressure related breakdown and exacerbated by extreme temperature differences and large chips, which is a trend of modern electronic technology.
본 출원은 1998년 4월 24일자로 출원된 미국 가출원 번호 제60/082,885호, 1998년 7월 9일자로 출원된 미국 가출원 번호 제60/092,147호, 1998년 10월 5일자로 출원된 미국 출원 번호 제09/166,633호, 1998년 4월 28일자로 출원된 미국 가출원 번호 제60/083,326호 및 1999년 3월 25일자로 출원된 미국 출원 번호 제09/276,259호의 이점을 청구하고 있다.This application is directed to US Provisional Application No. 60 / 082,885, filed April 24, 1998, US Provisional Application No. 60 / 092,147, filed July 9, 1998, US application, filed October 5, 1998. No. 09 / 166,633, US Provisional Application No. 60 / 083,326, filed April 28, 1998, and US Application No. 09 / 276,259, filed March 25, 1999.
본 발명은 전자 장치, 특히 그 상부에 접착된 반도체 칩을 포함하는 전자 장치에 관한 것이다.The present invention relates to an electronic device, in particular an electronic device comprising a semiconductor chip bonded thereon.
도 1은 본 발명에 따른 플립 칩 반도체 장치를 포함하는 전자 장치의 실시예의 단면도.1 is a cross-sectional view of an embodiment of an electronic device including a flip chip semiconductor device according to the present invention.
도 2는 온도의 함수로서 다양한 접착제의 탄성율을 도시하는 그래프.2 is a graph showing the modulus of elasticity of various adhesives as a function of temperature.
도 3은 도 1의 실시예에서 사용된 반도체 장치의 평면도.3 is a plan view of a semiconductor device used in the embodiment of FIG.
도 4 및 도 5는 가요성 전도 접착제의 어플리케이션 전후의 도 3의 반도체 장치의 단면도.4 and 5 are cross-sectional views of the semiconductor device of FIG. 3 before and after application of the flexible conductive adhesive.
도 6은 본 발명에 따른 플립 칩 반도체 장치를 포함하는 전자 장치의 다른 실시예의 단면도.6 is a cross-sectional view of another embodiment of an electronic device including the flip chip semiconductor device according to the present invention.
도 7은 도 6의 실시예에서 사용된 반도체 장치의 평면도.7 is a plan view of a semiconductor device used in the embodiment of FIG.
도 8은 가요성 전도 접착제 및 가요성 언더필의 어플리케이션 후의 도 7의 반도체 장치의 단면도.8 is a cross-sectional view of the semiconductor device of FIG. 7 after application of the flexible conductive adhesive and the flexible underfill.
도 9 및 도 10은 가요성 전도 접착제의 어플리케이션 후 도 4 및 도 7에 도시된 반도체 장치의 또다른 실시예의 단면도.9 and 10 are cross-sectional views of another embodiment of the semiconductor device shown in FIGS. 4 and 7 after application of the flexible conductive adhesive.
상기 압력 문제에 대한 통상의 해결책은 전도 접착제 접속을 포함하지 않는 영역에서 에폭시 언더필(epoxy underfill)을 사용하여 압력의 범위를 넓게 하는 것이다. 다수의 경우에서 반도체 다이의 크기 및 온도 영향에 따라 고유의 언더필은 열 주기(thermal cycle)의 수를 증가시키고 이러한 접속은 6∼8의 계수에 의해 잔존할 수 있지만, 황폐 전단 응력(devastating shear stress)에 대하여 도달된 순환 변형을 제한하는 고 강도 언더필의 유익한 압축력의 균형을 맞추는 고유의 문제점은 결합 또는 부분 잔재를 박리하거나 깨뜨리게 된다. 반도체 다이 크기가 모두 증가하면 전단 응력을 증가시키고, 그에 따라 열 주기 하의 조립된 플립 칩의 신뢰성은 각각의 온도의 특정 영역에서 재평가되어야 한다. 유사하게, 극도의 열의 영향이 저온 또는 고온으로 확장된 경우, 추가의 전단 응력은 조립된 플립 칩의 신뢰성에 불리하게 영향을 미치고, 또한 고가의 재평가 테스트를 필요로 한다. 적합한 고 탄성율의 언더필은 열의 영향 압력을 견디도록 플립 칩 장치의 성능을 증가시키도록 하지만, 그럼에도 불구하고 이용할 수 있는 반도체 장치의 크기 및 반도체 칩의 팽창의 열팽창 계수와 다음 레벨 기판의 열팽창 계수의 차에 대하여 제한된다. 또, 이러한 강 접착제 언더필을 통합하는 비용은 비교적 고가이고 고 강도 접착제 언더필은(적어도 가능하다면) 매우 어렵게 수선되고 재가공되어서 다수의 플립 칩 통합 장치의 비용에 추가된다.A common solution to this pressure problem is to use epoxy underfill in a region that does not include conductive adhesive connections to widen the pressure range. In many cases, the inherent underfill increases the number of thermal cycles and depending on the size and temperature effects of the semiconductor die, this connection can remain by a factor of 6 to 8, but devastating shear stress The inherent problem of balancing the beneficial compressive forces of high-strength underfills, which limits the cyclic strain reached with respect to), is that they peel or break the bond or partial residue. Increasing the semiconductor die size all increases the shear stress, and therefore the reliability of the assembled flip chip under heat cycle has to be reassessed in a particular region of each temperature. Similarly, when the influence of extreme heat extends to low or high temperatures, additional shear stresses adversely affect the reliability of the assembled flip chip and also require expensive reevaluation tests. Suitable high modulus underfills increase the performance of flip chip devices to withstand the pressures of heat, but nevertheless differ between the size of the available semiconductor devices and the coefficients of thermal expansion of the expansion of the semiconductor chip and the coefficient of thermal expansion of the next level substrate. Are limited. In addition, the cost of incorporating such steel adhesive underfills is relatively expensive and high strength adhesive underfills (if at least possible) are very difficult to repair and rework to add to the cost of many flip chip integration devices.
이러한 기술적 문제점의 다른 가능한 해결책은 다음 레벨 보드, 즉 기판을 예컨대 대략 3 ppm/℃의 반도체 칩의 CTE와 같은 동일한 열팽창 계수를 갖도록 설계하는 것이다. 이 기술 방법은 어떤 방법에 의해서 성공적으로 사용되지만, 이와 같은 기판의 개발과 제조 및 이러한 새로운 기술을 제공하는 데 필요한 하부 조직 구조 생성에 대한 소망하지 않는 높은 비용때문에 광범위하게 사용되지 않는다. 더 심각한 문제점은 최저 비용의 일반 전자 기판이 인쇄 배선 회로 보드에서 일반적으로 사용되고 17 ppm/℃의 CTE를 갖는 에폭시 수지를 갖는 FR-4와 같은 유리 섬유 적층물이라는 사실이다. 통상의 상업용 전자 장비는 거의 일반적으로 FR-4 인쇄 회로 보드를 사용한다. 따라서, 추가의 비용으로 다른 중간 기판이 요구되거나 FR-4를 대채할 특별한 기판 재료가 요구된다.Another possible solution to this technical problem is to design the next level board, ie the substrate, to have the same coefficient of thermal expansion, for example the CTE of a semiconductor chip of approximately 3 ppm / ° C. This technique method has been used successfully by some methods, but is not widely used because of the undesired high cost of developing and manufacturing such substrates and creating the underlying tissue structures required to provide these new technologies. A more serious problem is the fact that the lowest cost common electronic substrates are glass fiber laminates such as FR-4 with epoxy resins commonly used in printed wiring circuit boards and having a CTE of 17 ppm / ° C. Conventional commercial electronic equipment most commonly uses FR-4 printed circuit boards. Thus, additional intermediate substrates are required at additional cost or special substrate materials are required to replace FR-4.
따라서, 반도체 칩의 실리콘과 다음 레벨 보드의 실리콘 사이의 열팽창 계수 차를 수용하는 기능적 회로 보드 상에 칩 크기 패키징 및 직접 칩 부착의 접속 기술이 필요하다.Accordingly, there is a need for chip size packaging and direct chip attachment on a functional circuit board that accommodates the coefficient of thermal expansion difference between silicon of a semiconductor chip and silicon of a next level board.
이러한 목적으로, 본 발명은 귀금속에 의해 표면 안정화된 접촉 패드를 갖는 반도체 칩을 포함하고, 반도체 칩은 귀금속에 의해 표면 안정화된 상응하는 접촉 패드를 갖는 기판에 플립 칩 방법으로 접속된다. 반도체 칩 상의 상응하는 접촉 패드와 기판 상의 상응하는 접촉 패드 사이를 접속하는 것은 저 탄성율을 갖는 가요성 전도 접착제를 사용하여 실행된다.To this end, the present invention includes a semiconductor chip having contact pads surface stabilized by a noble metal, which is connected in a flip chip method to a substrate having a corresponding contact pad surface stabilized by a noble metal. The connection between the corresponding contact pad on the semiconductor chip and the corresponding contact pad on the substrate is carried out using a flexible conductive adhesive having a low modulus of elasticity.
본 발명의 양호한 실시예의 상세한 설명은 도면을 참조하면 더 쉽게 이해될 것이다.Detailed description of the preferred embodiment of the present invention will be more readily understood with reference to the drawings.
여기에 설명된 본 발명의 특정 실시예는 실예로서 도시된 것이고 본 발명에 제한하지 않는다는 것이 이해되어야 하고, 그 원리 및 특성은 본 발명의 사상적 범위와 기술을 벗어나지 않고 다양한 실시예에서 사용될 수 있다.It is to be understood that the specific embodiments of the invention described herein are shown by way of example and not limitation, the principles and characteristics of which may be used in various embodiments without departing from the spirit and scope of the invention.
통상, 본 발명은 반도체 장치, 저항, 커패시터 및 다른 구성 소자를 포함하는 플립 칩과 같이 기판과 기판 상에 장착된 전자 소자와의 접속과, 전자 소자의 열팽창 계수(CTE)와 피로 파괴 및 박리 파괴를 방지하기 위하여 높은 수치의 언더필이 필요없는 60 ppm/℃ 에 도달하는 기판의 열 팽창 계수(CTE)의 차를 수용하기 위하여 실제 컴플라이언스를 나타내도록 저 탄성율을 갖는 가요성 전도 접착제가 형성된 전자 장치에 관한 것이다. 전기적 분리를 향상시키고 컨덕터로서 사용된 어떤 금속의 이동을 감소시킴으로써 임의의 언더필이 수용된다면, 이러한 언더필은 가요성 전도 접착제의 것과 동일하거나 보다 낮은 저 탄성율을 갖고 가요성을 갖게 된다.In general, the present invention relates to the connection between a substrate and an electronic device mounted on the substrate, such as a flip chip including a semiconductor device, a resistor, a capacitor, and other components, the thermal expansion coefficient (CTE), fatigue breakdown, and delamination breakdown of the electronic device. To an electronic device in which a flexible conductive adhesive having a low modulus of elasticity is formed to exhibit actual compliance to accommodate a difference in the coefficient of thermal expansion (CTE) of the substrate reaching 60 ppm / ° C., which does not require a high value of underfill. It is about. If any underfill is accommodated by improving electrical separation and reducing the movement of any metal used as a conductor, such underfill will have the same or lower low modulus and flexibility as that of the flexible conductive adhesive.
도 1의 전자 장치(10)는 반도체 칩(30), 칩 저항(44) 및 칩 커패시터(46)과 같은 복수개의 전자 장치가 배치되어 장착된 절연판(20)을 포함한다. 이 실시예에서 장치들(30, 44, 46)과 기판(20) 사이에는 절연 언더필이 없다. 반도체 칩(30)은 기판 다이의 제1 표면(32) 상에 반도체 칩(30)에 포함된 전자 회로와 외부 전자 소자의 사이의 전기적 접속을 형성하는 복수개의 접촉 패드(34)를 포함한다. 유사하게, 저항(44) 및 커패시터(46)의 각각은 각각의 제1 표면 상에 칩 저항(44) 및 칩 커패시터(46)에 각각 포함된 저항성 및 용량성 회로 소자와 기판(20)을 통한 외부 전자 소자의 사이의 전기적 접속을 형성하는 복수개의 접촉 패드를 포함한다.The electronic device 10 of FIG. 1 includes an insulating plate 20 on which a plurality of electronic devices such as a semiconductor chip 30, a chip resistor 44, and a chip capacitor 46 are disposed. In this embodiment there is no insulation underfill between the devices 30, 44, 46 and the substrate 20. The semiconductor chip 30 includes a plurality of contact pads 34 that form an electrical connection between an electronic circuit included in the semiconductor chip 30 and an external electronic device on the first surface 32 of the substrate die. Similarly, each of the resistor 44 and the capacitor 46 may pass through the substrate 20 and the resistive and capacitive circuit elements included in the chip resistor 44 and the chip capacitor 46, respectively, on their respective first surfaces. And a plurality of contact pads that form an electrical connection between the external electronic devices.
기판(20)은 기판의 제1 표면 상에 통상의 방법으로 전자 회로의 컨덕터를 형성하는 인쇄 배선 컨덕터(22)를 포함한다. 복수개의 접촉 패드(24)는 기판 상에 장착되기 위하여 전자 장치(30, 44, 46)의 상응하는 접착 패드(34, 45, 47)의 각각의 위치에 상응하는 위치에서 기판(20)의 컨덕터(22) 상에 형성된다. 또한, 기판(20)의 접촉 패드(24)의 배열, 크기 및 위치는 반도체 장치(30)의 접촉 패드(34)의 배치, 크기 및 위치와 일치한다. 기판(20)은 FR-4 유리 섬유 또는 BT 물질과 같은 적층판, 코팅된 알루미늄 또는 알루미나, 세라믹 또는 다른 적합한 절연 물질로 제조되고, 기판 상의 컨덕터(22)는 구리, 알루미늄, 금 또는 은과 같은 금속으로, 또는 박막 또는 두꺼운 막 장착과 같은 공지된 기술에 의해 형성된 전도성 잉크에 의해 형성될 수 있다. 접촉 패드가 귀금속과 같은 비산화성 물질로 구성되지 않았다면, 상기 접촉은 일정한 장기간의 안정성 및 통합성을 갖는 전기적 접촉을 위한 귀금속 코팅 또는 합금으로 표면 안정화되어야 하고, 상기 기판에 부착된 장치의 경우에도 마찬가지이다.The substrate 20 includes a printed wiring conductor 22 that forms the conductor of the electronic circuit in a conventional manner on the first surface of the substrate. The plurality of contact pads 24 are conductors of the substrate 20 at positions corresponding to the respective positions of the corresponding adhesive pads 34, 45, 47 of the electronic devices 30, 44, 46 for mounting on the substrate. It is formed on (22). In addition, the arrangement, size, and position of the contact pads 24 of the substrate 20 correspond to the arrangement, size, and position of the contact pads 34 of the semiconductor device 30. The substrate 20 is made of a laminate such as FR-4 glass fiber or BT material, coated aluminum or alumina, ceramic or other suitable insulating material, and the conductor 22 on the substrate is made of metal such as copper, aluminum, gold or silver. Or by conductive inks formed by known techniques such as thin film or thick film mounting. If the contact pad is not composed of a non-oxidizing material such as a noble metal, the contact must be surface stabilized with a noble metal coating or alloy for electrical contact with constant long term stability and integrity, even for devices attached to the substrate. to be.
전자 장치(30, 44, 46)가 기판(20)의 제1 표면에 근접한 각각의 제1 표면에 배치되어 각각의 전자 장치(30, 44, 46)의 접촉 패드는 플립 칩 방법으로 기판(20) 상의 각각의 상응하는 접촉 패드(24)에 인접하게 된다. 전자 장치(30, 44, 46)는 기판(20)에 각각의 장치(30, 44, 46)의 기계적 부착을 제공하고 각각의 접촉패드(34, 45, 46)와 기판(20) 상에 상응하여 위치하는 대응부 사이의 저 임피던스, 통상 0.1 ohm 또는 더 작은 전기적 접속을 제공하는 복수개의 가요성 전도 접착제 범프(40)에 의해 기판(20)에 부착된다.Electronic devices 30, 44, 46 are disposed on respective first surfaces proximate the first surface of the substrate 20 so that the contact pads of each electronic device 30, 44, 46 may be flipped over the substrate 20 by a flip chip method. Adjacent to each corresponding contact pad 24 on. Electronic devices 30, 44, 46 provide mechanical attachment of each device 30, 44, 46 to substrate 20 and correspond to respective contact pads 34, 45, 46 and substrate 20. And are attached to the substrate 20 by a plurality of flexible conductive adhesive bumps 40 that provide low impedance, typically 0.1 ohm or smaller electrical connection between the correspondingly positioned portions.
전도 접착제(40)는 저 탄성율을 가짐을 의미하는 "가요성"을 필요로 한다. 채워진 복합물로서 대략 35,000 kg/㎠(대략 500,000 psi) 이하의 탄성율을 갖는 전도 접착제가 필요하다. 열가소성 수지 또는 열경화성 수지를 포함할 수 있는 접착제 또 혼합 또는 혼성 중합체는 전도 물질의 미세 입자의 함유에 의해 전도성을 갖게 되고, 니트 수지의 정도로 탄성율을 증가시킨다. 적합한 가요성 전도 접착제는 타입 LTP8150 액체 가요 열가소성 전도 접착제, 타입 ESS8450(은 충전제), ESS8456(은-팔라디움 합금 충전제), ESS8457(금 도금 구리 충전제), ESS8458(금가루 충전제) 및 ESS8459(금 도금 니켈 충전제) 가요성 에폭시 기초의 접착제 페이스트 및 타입 PSS8156(은-팔라디움 합금 충전제), PSS8157(금 도금 구리 충전제), PSS8158(금가루 충전제) 및 PSS8159(금 도금 니켈 충전제) 가요성 페이스트 접착제를 포함하고, 이 모든 것들은 뉴저지주 프린스톤의 AI Technology, Inc.로부터 상업적으로 이용 가능하다. 이러한 가요성 전도 접착제는 대략 -55 ℃ 내지 -60 ℃의 유리 전이 온도를 가지므로, 도 2에 도시된 바와 같이 저온에서 대략 35,000 kg/㎠(대략 500,000 psi)의 탄성율을 갖는다. 타입 PSS8150 가요성 전도 접착제는 -20 ℃ 이하의 유리 전이 온도를 갖고 파괴 전에 크기의 30 % 이상 팽창하는 열가소성 수지를 포함한다. 타입 ESS8450 가요성 전도 접착제는 0 ℃ 이하의 유리 전이 온도를 갖고 파괴 전에 길이의 30 % 이상 팽창하는 변형된 열경화성 에폭시 수지를포함한다. 300 ℃ 이하의 용융 유동 온도를 갖는 열가소성 수지가 우선된다.Conductive adhesive 40 requires "flexibility" which means it has a low modulus of elasticity. There is a need for conductive adhesives having modulus of elasticity of up to approximately 35,000 kg / cm 2 (approximately 500,000 psi) as filled composites. Adhesives or mixed or interpolymers, which may include thermoplastic resins or thermosetting resins, become conductive by the inclusion of fine particles of conductive material and increase the modulus of elasticity to the extent of the knit resin. Suitable flexible conductive adhesives are type LTP8150 liquid flexible thermoplastic conductive adhesive, type ESS8450 (silver filler), ESS8456 (silver-palladium alloy filler), ESS8457 (gold plated copper filler), ESS8458 (gold powder filler) and ESS8459 (gold plated nickel filler) ) Adhesive paste and type PSS8156 (silver-palladium alloy filler), PSS8157 (gold plated copper filler), PSS8158 (gold powder filler) and PSS8159 (gold plated nickel filler) flexible paste adhesive based on flexible epoxy The ones are commercially available from AI Technology, Inc. of Princeton, NJ. Such flexible conductive adhesives have a glass transition temperature of approximately -55 ° C to -60 ° C, and thus have an elastic modulus of approximately 35,000 kg / cm 2 (about 500,000 psi) at low temperature as shown in FIG. 2. Type PSS8150 flexible conductive adhesives comprise thermoplastic resins having a glass transition temperature of -20 ° C. or less and expanding at least 30% of their size prior to breakdown. Type ESS8450 flexible conductive adhesives comprise a modified thermosetting epoxy resin having a glass transition temperature of 0 ° C. or less and expanding at least 30% of its length before failure. Thermoplastic resins having a melt flow temperature of 300 ° C. or less are preferred.
도 2에는 다양한 전도 접착제에 대한 온도의 함수(℃ 단위)와 탄성율(psi 단위)의 그래프가 도시되어 있다. 납땜 및 에폭시와 같은 통상의 접착제는 반도체 장치가 통상 작동하는 대부분의 온도 영역에 대하여 대략 70,000 kg/㎠(대략 1,000,000 psi)를 초과하는 탄성율을 나타낸다. 반도체 장치에 대하여 명시된 통상의 작동 온도는 자동차, 항공 우주 및 군사 어플리케이션과 같은 어플리케이션을 요구하는 장치에 대하여 -55 ℃ 내지 +150 ℃이고, 가정 오락 및 가전 제품 어플리케이션과 같은 어플리케이션을 덜 요구하는 장치의 경우에는 명시된 것보다 더 작은 온도 영역을 갖게 된다.2 is a graph of the function of temperature (in ° C.) and the modulus of elasticity (in psi) for various conductive adhesives. Conventional adhesives such as solders and epoxies exhibit modulus of elasticity in excess of approximately 70,000 kg / cm 2 (approximately 1,000,000 psi) for most temperature ranges in which semiconductor devices typically operate. Typical operating temperatures specified for semiconductor devices range from -55 ° C to + 150 ° C for devices requiring applications such as automotive, aerospace, and military applications, and for devices requiring less applications such as home entertainment and consumer electronics applications. In this case, there will be a smaller temperature range than specified.
본 발명에서 사용되는 가요성 전도 접착제는 반도체 장치가 작동하기 위한 명시된 작동 온도 영역의 적어도 대략 50 %에서 대략 35,000 kg/㎠(대략 500,000 psi) 또는 더 작은 탄성율을 나타낸다. 양호한 접착제는 타입 ESS8459으로 도시된바와 같이 이러한 온도 영역에 대하여 대략 7,000 kg/㎠(대략 100,000 psi)보다 작은 탄성율을 나타내고, 타입 PSS8159으로 도시된 바와 같이 대략 3,500 kg/㎠(대략 50,000 psi)보다 작으며, 이들 2 가지 타입은 대략 -55 ℃ 내지 -60 ℃의 유리 전이 온도를 갖는 반도체 접착제이다.The flexible conductive adhesive used in the present invention exhibits about 35,000 kg / cm 2 (about 500,000 psi) or less modulus at least about 50% of the specified operating temperature range for the semiconductor device to operate. Good adhesives exhibit an elastic modulus of less than approximately 7,000 kg / cm 2 (approximately 100,000 psi) for this temperature region as shown by type ESS8459 and less than approximately 3,500 kg / cm 2 (approximately 50,000 psi) as shown with type PSS8159. And these two types are semiconductor adhesives having glass transition temperatures of approximately -55 ° C to -60 ° C.
AI Technology, Inc.로부터 이용 가능한 전술의 다양한 가요성 전도 접차제에 포함되는 가요성 전도 접착제에 적합한 전도 충전제는 은, 금, 팔라디움 또는 백금 입자[플레이크(flake), 구 또는 가루] 은-팔라디움 합금 입자 및 금 도금 구리 또는 니켈 입자를 포함한다. 높은 비율의 팔라디움이 은 이동에 더 크게 저항적이고 그 충전제는 다수의 어플리케이션에서 매우 고가이지만, 팔라디움의 최적비가 적어도 대략 10 % 내지 30 %의 영역에 있는 경우 은-팔라디움 합금 가루 충전제는 은 이동에 가장 저항적이게 된다. 귀금속의 다른 합금도 적합하다. 본 발명에 따른 가요성 전도 접착제 접속은 0.1 ohm 또는 더 작은 접촉 레지스턴스를 나타낼 수 있다.Conductive fillers suitable for flexible conductive adhesives included in the aforementioned various flexible conductive adhesives available from AI Technology, Inc. are silver, gold, palladium or platinum particles [flake, sphere or powder] silver-palladium alloy Particles and gold plated copper or nickel particles. Although high proportions of palladium are more resistant to silver migration and their fillers are very expensive in many applications, silver-palladium alloy powder fillers are most likely for silver migration when the optimum ratio of palladium is in the region of at least approximately 10% to 30%. Become resistant. Other alloys of precious metals are also suitable. Flexible conductive adhesive connections according to the present invention may exhibit a contact resistance of 0.1 ohm or smaller.
또, 하나의 양호한 가요성 전도 접착제는 금 도금 및 팔라디움 도금의 구리 플레이크를 포함하는 전도 충전제를 포함한다. 다른 양호한 가요성 전도 접착제는 금 도금 및 팔라디움 도금의 니켈 플레이크를 포함하는 전도 충전제를 포함한다. 알루미늄과 같은 다른 비귀금속 및 다른 비귀금속 합금 코어도 귀금속 도금에 효과적으로 사용될 수 있다. 코어 물질 및 도금 물질은 비용 및 도금의 용이성에 기초하여 선택된다. 다른 가요성 전도 접착제는 0.00009 ohm-cm 이하의 체적 전기 저항율을 나타내어 특정 접속을 통하여 고 전류가 흐르도록하고, 즉 접속부에서 고 전류 밀도를 갖도록 특별히 준비된 은 미립자로 구성된다. 전도 충전제는 전술한 충전제에 특별히 제한되는 것은 아니지만, 충전제 입자는 코어 입자가 귀금속으로 구성되지 않은 귀금속의 코팅 또는 도금에 의해 레지스트 산화 반응(resist oxidation)으로 적어도 표면 안정화되어야 한다.In addition, one preferred flexible conductive adhesive includes a conductive filler comprising copper flakes of gold plating and palladium plating. Other preferred flexible conductive adhesives include conductive fillers comprising nickel flakes of gold plating and palladium plating. Other non-noble metal and other non-noble metal alloy cores such as aluminum can also be effectively used for precious metal plating. Core materials and plating materials are selected based on cost and ease of plating. Other flexible conductive adhesives have a volume electrical resistivity of 0.00009 ohm-cm or less and consist of silver particles specially prepared to allow high current to flow through a particular connection, ie to have a high current density at the connection. The conductive filler is not particularly limited to the fillers described above, but the filler particles must be at least surface stabilized by resist oxidation by coating or plating of a noble metal whose core particles are not composed of a noble metal.
금, 팔라디움 및 백금 코팅된 금속 플레이크 및 가루에 대하여, 귀금속 코팅은 귀금속 코팅이 지나치게 얇아서 충전제의 체적 전기 저항 특성의 열화를 천천히 야기하는 경우 발생하는 장기간의 고온 산화 반응에 대하여 안정성을 갖도록 대략 5 중량% 이상이 되어야 한다. 귀금속 코팅이 충전체의 총중량의 대략 50 %를 초과하는 경우, 코팅 금속을 사용하는 비용 유효성을 상실한다. 대략 5 중량% 내지 30 중량%의 영역에서의 금 함량은 포화 전기 성능 및 비용 효과에 유효하다.For gold, palladium and platinum coated metal flakes and powders, the precious metal coating is approximately 5 wt. Must be at least% If the precious metal coating exceeds approximately 50% of the total weight of the filler, the cost effectiveness of using the coating metal is lost. Gold content in the region of approximately 5% to 30% by weight is effective for saturated electrical performance and cost effectiveness.
따라서, 전술한 코팅은 탄성력이 있어서 기판(20)과 기판(32) 사이의 고유의 CTE 차에 의해 감소된 압력에도 취약하지 않은 저 탄성율을 가지므로 저가의 가요성 전도 접착제 접속이다. 전술한 전자 장치의 실시예는 각각의 온도에서 10 분의 체재 시간 및 온도 사이에서 10 초의 전이를 갖는 -55 ℃ 내지 +150 ℃의 온도 영역에 대하여 100 싸이클 및 -65 ℃와 +150 ℃ 사이의 열 충격의 50의 싸이클 후에 본드 강도 및 접촉 저항의 측정 불가능한 열화가 도시되어 있는, 언더필없이 12 mm마다 12 mm의 반도체 장치를 포함한다. 기판에 반도체 칩을 접속하기 위하여 가요성 전도 접착제를 사용하는 전술한 전자 장치의 우수성은 발표된 열 주기 데이터를 비교함으로써 쉽게 평가될 수 있다. 1996년 5월 Proceedings of Electronic Component and Technology Conference(pp.578∼581)에서 Rosner 등이 최근 발표한 연구 "등방성 전도 접착제를 사용한 플립 칩 접착", 1996년 5월 Electronic Components and Technology Conference(pp.524∼534)에서의 Wu 등의 "플립 칩 유기물 패키징 물질 및 기계" 및 1997년 7월/8월 Advancing Microelectronics(pp.22∼24)에서의 Gamota 등의 "플립 칩용 개선된 캡슐 물질 시스템"이 납땜 범프 부착 및 강 전도 접착제 부착을 위한 열 주기의 함수로서 접촉 저항의 신뢰 및 개선에 대하여 보고되었다. 언더필이 없는 납땜 범프 및 강 전도 접착제 접속의 샘플은 -25 ℃ 내지 +125 ℃의 적합한 영역에 대하여 열 주기을 갖는 경우 100 싸이클 내에서 실패한다.Thus, the coating described above is a low cost flexible conductive adhesive connection because it has a low elastic modulus that is elastic and therefore not susceptible to reduced pressure due to the inherent CTE difference between the substrate 20 and the substrate 32. Embodiments of the above-described electronic devices include 100 cycles for a temperature range of -55 ° C to + 150 ° C and a temperature of between -65 ° C and + 150 ° C with a 10 minute stay time at each temperature and a transition of 10 seconds between temperatures. 12 millimeters of semiconductor device every 12 mm without underfill, which shows unmeasurable degradation of bond strength and contact resistance after 50 cycles of thermal shock. The superiority of the aforementioned electronic device using a flexible conductive adhesive to connect a semiconductor chip to a substrate can be easily evaluated by comparing published heat cycle data. A recent study by Rosner et al. At the Proceedings of Electronic Component and Technology Conference (pp.578-581) in May 1996, "Flip Chip Adhesion Using Isotropic Conductive Adhesives," May 1996 Electronic Components and Technology Conference (pp.524). "Flip Chip Organics Packaging Materials and Machines" by Wu et al. And Gamota et al., "Advanced Capsule Material Systems for Flip Chips" by Advancing Microelectronics (pp. 22-24), July / August 1997. Reliability and improvement of contact resistance as a function of heat cycle for bump attachment and strong conductive adhesive attachment have been reported. Samples of solder bumps and steel conductive adhesive connections without underfill fail within 100 cycles if they have a thermal cycle for a suitable region of -25 ° C to + 125 ° C.
도 1과 관련되어 도시되고 설명된 부분의 전자 장치 구성의 한 방법은 도 3, 4, 5와 관련되어 이해될 것이다. 도 3에서, 반도체 기판(32)의 평면도는 기판 상면 상의 복수개의 접촉 패드 또는 접착 패드(34)를 포함한다. 접촉 패드(34)는 반도체 장치(30)의 설계자의 편리성에 따라 기판(32)의 주위 또는 기판(32)의 내부 또는 도시된 바와 같이 양쪽에 있을 수 있다. 접촉 패드(34)를 포함하지 않는 기판(32)의 영역은 실리콘 질화물 또는 다른 절연 코팅과 같은 무기질 질화물로 표면 안정되고, 가요성 전도 접착제를 수용하지 않는다. 가요성 전도 접착제의 범프(40)는 이하에서 설명된 바와 같이 복수개의 접촉 패드(34)의 각각에 제공된다. 손쉬운 사용과 최저 비용을 소망한다면, 접촉제가 개별 기판(32)에 제공되더라도, 가요성 전도 접착제의 범프는 웨이퍼가 평가되고 개별 기판 다이가 분리되기 전에 반도체 상에 형성된 모든 기판(32)에 웨이퍼 레벨로 공급되는 것이 양호하다.One method of configuring an electronic device of the portion shown and described with reference to FIG. 1 will be understood with reference to FIGS. 3, 4, and 5. In FIG. 3, the top view of the semiconductor substrate 32 includes a plurality of contact pads or adhesive pads 34 on the top surface of the substrate. The contact pads 34 may be around the substrate 32 or inside or within the substrate 32, depending on the convenience of the designer of the semiconductor device 30. Areas of the substrate 32 that do not include contact pads 34 are surface stabilized with inorganic nitrides such as silicon nitride or other insulating coatings, and do not accept flexible conductive adhesives. Bumps 40 of the flexible conductive adhesive are provided on each of the plurality of contact pads 34 as described below. If ease of use and lowest cost are desired, the bumps of the flexible conductive adhesive may be wafer level on all the substrates 32 formed on the semiconductor before the wafers are evaluated and the individual substrate dies are separated, even if the contact is provided on the individual substrates 32. It is preferred to be supplied with.
도 4는 절단선(3∼3)에 의해 얻어진 도 3의 반도체 장치의 단면도이다. 접촉 패드(34)는 반도체 기판 상에 형성된 회로(도시 생략)의 전기적 기능을 위해 전기적 접촉이 발생하는 위치에서 반도체 기판(32) 상에 증착된 알루미늄 패드(37)를 포함하고, 알루미늄 패드(37)는 니켈 및 금 또는, 금, 은, 백금, 팔라디움 또는 그 합금과 같은 다른 귀금속의 순서로 양호하게 비산화 금속의 증착된 금속 층(38)에 의해 표면 안정화된다. 니켈 및 크롬도 비산화 표면 안정제로서 사용될 수 있다. 기판(20)의 접촉 패드(24)도 비산화 금속으로 표면 안정화된다. 표면 안정화는 반도체 제조에서 일반적이지만 불필요함에 따라, 무기질 표면 안정화 층(36)의 두께는 접촉 패드(34)의 두께보다 더 두껍다.4 is a cross-sectional view of the semiconductor device of FIG. 3 obtained by cutting lines 3 to 3. The contact pad 34 includes an aluminum pad 37 deposited on the semiconductor substrate 32 at a position at which electrical contact occurs for an electrical function of a circuit (not shown) formed on the semiconductor substrate, and the aluminum pad 37 ) Is preferably surface stabilized by a deposited metal layer 38 of non-oxide metal in order of nickel and gold or other precious metals such as gold, silver, platinum, palladium or alloys thereof. Nickel and chromium can also be used as non-oxidizing surface stabilizers. The contact pads 24 of the substrate 20 are also surface stabilized with non-oxides. Surface stabilization is common in semiconductor manufacturing but is unnecessary, so that the thickness of the inorganic surface stabilization layer 36 is thicker than the thickness of the contact pad 34.
도 5에 있어서, 복수개의 가요성 전도 접착제 범프(40)는 복수개의 접촉 패드(34) 상에 증착된다. 가요성 전도 접착제 범프(40)는 접촉 패드(34)의 니켈-금 표면 안정화 층(38) 상에 AI Technology, Inc. 에 의해 상업적으로 판매된 액체 열가소성 전도 접착제 LTP8150과 같은 가요성 열가소성 전도 접착제를 증착하여 제조된다. 수지 대 은 충전제의 비율은 대략 100 : 100과 100 : 600의 사이에 있어서 대략 0.00015 ohm-cm의 증착된 체적 저항을 생성한다. 은 플레이크와 액체 열가소성 접착제의 혼합물 점성도는 상표명 Texanol로 Eastman Kodak Chemicals에 의해 상업적으로 판매된 것과 같은 에스테르 알콜 용매에 의해 매사추세츠주의 Brookfield Company of Stoughton으로부터 0.5 rpm으로 측정된 대략 200,000 cp가 되도록 조정된다.In FIG. 5, a plurality of flexible conductive adhesive bumps 40 are deposited on the plurality of contact pads 34. The flexible conductive adhesive bumps 40 are formed on the nickel-gold surface stabilization layer 38 of the contact pads 34. It is prepared by depositing a flexible thermoplastic conductive adhesive, such as the liquid thermoplastic conductive adhesive LTP8150 sold commercially. The ratio of resin to silver filler produces a deposited volume resistance of approximately 0.00015 ohm-cm between approximately 100: 100 and 100: 600. The mixture viscosity of silver flakes and liquid thermoplastic adhesive is adjusted to approximately 200,000 cp measured at 0.5 rpm from Brookfield Company of Stoughton, Mass., With an ester alcohol solvent such as commercially sold by Eastman Kodak Chemicals under the trade name Texanol.
범프(40)을 형성하기 위한 가요성 전도 접착제는 표준 스텐레스 스틸 스텐실 또는 범프 영역이 75 ㎛이거나 더 큰 스크린 또는 잉크 젯 프린팅, 접촉 증착, 프리폼 적층물 또는 다른 적합한 증착 수단을 사용하여 증착될 수 있다. 범프는 원형이나 직사각형이 될 수 있다. 범프의 크기 및 모양은 대부분의 어플리케이션에 대하여 중요하지 않지만, 범프(40)의 영역(직경)은 적어도 접촉 패드(34)의 영역(직경)만큼 커서 최종 장치(10)로 조립되었을 때 최소의 가능한 접촉 저항을 나타내어야 한다. 액체 열가소성 페이스트는 75∼125 ㎛의 습윤 두께를 갖는 증착을 위해 30 내지 60 분 동안 60∼80 ℃에서 건조되도록 한다. 건조된 접착제 범프(40)의 결정 고도는 통상 습윤 두께의 50∼60 %정도가 되고, 범프는 98 %에 근접한 직경과 90 %에 근접한 범프 고도로 일정해 진다. 건조된 범프의 고도는 통상 50∼100 ㎛이다. 알루미늄 접착 패드(37)가 산화를 방지하기 위하여 니켈-금 층(38)에서 표면 안정화된 후 반도체 칩(30)이 웨이퍼 형태인 경우, 가요성 전도 접착제 범프(40)는 바람직하게 증착된다. 건조된 전도 범프(40)를 갖는 웨이퍼는 접착제 범프(40)의 접착을 접촉 패드(34)에 이용하기 위하여 1 내지 5초 동안 200 ℃에 더 노출될 수 있다. 다음에, 준비된 웨이퍼는 전자 장치로 다음의 조립전에 주위 온도에서 축적되는 개별 기판 다이에 위치된다.The flexible conductive adhesive for forming the bump 40 may be deposited using standard stainless steel stencils or screen areas with ink having 75 mm or larger bump area printing, contact deposition, preform stacks or other suitable deposition means. . The bumps can be round or rectangular. The size and shape of the bumps is not important for most applications, but the area (diameter) of the bump 40 is at least as large as the area (diameter) of the contact pad 34 so that the smallest possible when assembled into the final device 10 is possible. It should show contact resistance. The liquid thermoplastic paste is allowed to dry at 60-80 ° C. for 30-60 minutes for deposition with a wet thickness of 75-125 μm. The crystal height of the dried adhesive bumps 40 is usually about 50-60% of the wet thickness, and the bumps are constant at a diameter close to 98% and a bump height close to 90%. The altitude of the dried bumps is usually 50-100 μm. If the semiconductor chip 30 is in wafer form after the aluminum adhesive pad 37 is surface stabilized in the nickel-gold layer 38 to prevent oxidation, the flexible conductive adhesive bump 40 is preferably deposited. The wafer with the dried conductive bumps 40 may be further exposed to 200 ° C. for 1 to 5 seconds to utilize the adhesion of the adhesive bumps 40 to the contact pads 34. The prepared wafers are then placed on individual substrate dies that accumulate at ambient temperature before subsequent assembly into the electronic device.
도 5에 도시된 바와 같은 가요성 전도 접착제의 범프를 갖는 준비된 반도체 장치(30)는 이하에 설명한 바와 같이 도 1에 도시된 전자 장치(10)를 형성하기 위하여 다음 레벨 보드, 즉 기판(20) 상에 조립된다. 반도체 장치(30)는 기판(20)에서 정렬되므로 기판(20) 및 반도체 장치(30)의 각각의 접촉 패드(24, 34)는 정렬되게 된다. 장치(30) 및 기판(20)은 함께 압착되고 온도가 195∼215 ℃의 영역에 있고 배치 압력이 대략 0.7 kg/㎠(대략 10 psi)라면 가요성 접착제 범프(40)는 각각의 접촉 패드와 함께 즉시 접착된다. 우수한 효율성에 대하여, 반도체 칩(30)을 집어 올리는 척(chuck)이 대략 220∼280 ℃로 예열되는 동안 기판(20)은 대략 150∼200 ℃의 온도로 예열된다. 알루미늄 기판(20)에 접착된 10 mm 이상의 에지 영역을 갖는 반도체 다이(30)을 포함하는, 전술한 바와 같이 조립된 전자 장치(10)는 -65 ℃와 150 ℃의 사이에서 1000의 열 주기 이상 및 접촉 저항에서 측정 가능한 변화없이 -65 ℃와 150 ℃의 사이에서 50의 열 쇼크 이상을 견디는 것으로 도시되어 있다. 또한, 168 시간 동안 85 %의 상대 습도(RH)에서 85 ℃에 노출하는 것은 전기 접촉 저항의 측정 가능한 열화를 생성하지 않고, 200 시간 동안 100 %의 RH에서 100 ℃에 노출하는 것도 기판(20)에 대한 다이(30)의 쉬어 접착제 강도에서 측정 가능한 열화를 나타내지 않았다. 알루미나 기판 상의 두꺼운 막 및 박막의 금 접착 패드는 포화되는 것이 방지되어있다.The prepared semiconductor device 30 with the bumps of the flexible conductive adhesive as shown in FIG. 5 is the next level board, ie, the substrate 20, to form the electronic device 10 shown in FIG. 1 as described below. Is assembled on. Since the semiconductor device 30 is aligned on the substrate 20, the contact pads 24 and 34 of the substrate 20 and the semiconductor device 30 are aligned. If the device 30 and the substrate 20 are pressed together and the temperature is in the region of 195-215 ° C. and the placement pressure is approximately 0.7 kg / cm 2 (approximately 10 psi), the flexible adhesive bumps 40 are associated with each contact pad. Are glued together immediately. For superior efficiency, the substrate 20 is preheated to a temperature of approximately 150 to 200 degrees Celsius while the chuck that picks up the semiconductor chip 30 is preheated to approximately 220 to 280 degrees Celsius. An electronic device 10 assembled as described above, including a semiconductor die 30 having an edge area of at least 10 mm bonded to an aluminum substrate 20, has at least 1000 thermal cycles between -65 ° C. and 150 ° C. And withstands more than 50 thermal shocks between -65 ° C and 150 ° C without measurable change in contact resistance. In addition, exposure to 85 ° C. at 85% relative humidity (RH) for 168 hours does not produce measurable degradation of electrical contact resistance, and exposure to 100 ° C. at 100% RH for 200 hours is also required for substrate 20. There was no measurable deterioration in the shear adhesive strength of the die 30 to. Thick films and thin film gold adhesive pads on the alumina substrate are prevented from saturation.
전술한 조립 방법에서 사용된 도구 및 온도는 리플로 납땜에 의해 납땜 범프를 갖는 전통적인 플립 칩 장치의 배치 및 부착에 사용된 것과 호환 가능하다. 2 가지 경우에, 플립 칩 장치의 접촉 패드는 기판에 상응하는 접촉 패드로 정렬되고, 다음에 300 ℃ 이하의 온도 및 0.7 kg/㎠(10 psi) 이하의 압력에서 함께 압착되고, 접착은 대략 10 초내에 완성된다.The tools and temperatures used in the assembly methods described above are compatible with those used for placement and attachment of traditional flip chip devices with solder bumps by reflow soldering. In both cases, the contact pads of the flip chip device are aligned with the contact pads corresponding to the substrate, and then pressed together at a temperature below 300 ° C. and a pressure of 0.7 kg / cm 2 (10 psi) or less, and the adhesion is approximately 10 Complete in seconds
도 1 내지 도 5와 관련하여 설명된 전술한 실시예는 언더필을 요구하지 않고 사용하지 않았지만, 어떤 어플리케이션에서는 적합한 흐름 특성을 갖는 언더필의 사용이 바람직할 수 있다. 언더필은 플립 칩 장치와 같은 장착된 장치와 기판 사이의 전도 접속들 간의 공간에 위치한 절연 접착제 물질이다. 본 발명에 따른 접속 접착을 특성화하는 기계 가요성 및 내부 저압력을 보존하기 위하여, 적합한 언더필 물질은 비전도 가요성 접착제이며, 이 비전도 가요성 접착제는 실제로 반도체 장치와 기판의 사이의 전도 접속에 사용된 가요성 전도 접착제와 동일하거나 더 낮은 탄성율, 즉 대략 35,000 kg/㎠(대략 50,000 psi) 이하의 탄성율을 가진다.Although the above-described embodiments described in connection with FIGS. 1-5 did not require and do not require underfilling, the use of an underfill with suitable flow characteristics may be desirable in some applications. The underfill is an insulating adhesive material located in the space between the conducting connections between the substrate and the mounted device, such as a flip chip device. In order to preserve the mechanical flexibility and the internal low pressure characterizing the connection bonding according to the invention, a suitable underfill material is a nonconductive flexible adhesive which is actually used for conducting connections between the semiconductor device and the substrate. It has the same or lower modulus of elasticity as the flexible conductive adhesive used, i.e. less than about 35,000 kg / cm 2 (about 50,000 psi).
도 6의 전자 장치(100)는 그 위에 반도체 칩(130), 칩 저항(144) 및 칩 커패시터(146)와 같은 복수개의 전자 장치를 정렬하고 장착하는 절연 기판(120)을 포함한다. 반도체 칩(130)은 기판(132)의 제1 표면 상에 반도체 칩(130)에 포함된 전자 회로와 외부 전자 소자 사이를 전기적으로 접속하는 복수개의 접촉 패드(134)를 포함한다. 유사하게, 저항(144) 및 커패시터(146)의 각각은 각각의 제1 표면 상에 칩 저항(144) 및 칩 커패시터(146)에 각각 포함된 저항성 및 용량성 회로 소자와 기판(120)을 통한 외부 전자 소자의 사이를 전기적으로 접속하는 복수개의 접촉 패드를 포함한다.The electronic device 100 of FIG. 6 includes an insulating substrate 120 that aligns and mounts a plurality of electronic devices such as the semiconductor chip 130, the chip resistor 144, and the chip capacitor 146 thereon. The semiconductor chip 130 includes a plurality of contact pads 134 electrically connecting an electronic circuit included in the semiconductor chip 130 and an external electronic device on the first surface of the substrate 132. Similarly, each of resistor 144 and capacitor 146 pass through substrate 120 and resistive and capacitive circuit elements included in chip resistor 144 and chip capacitor 146, respectively, on a respective first surface. It includes a plurality of contact pads for electrically connecting between external electronic elements.
기판(120)은 제1 표면 상에 통상의 방법으로 전자 회로의 컨덕터를 형성하는 인쇄 배선 컨덕터(122)를 포함한다. 복수개의 접촉 패드(124)는 기판 상에 장착된 각각의 전자 장치(130, 144, 146)에 상응하는 접착 패드(134, 145, 147)의 위치에 상응하는 위치에서 기판(120)의 컨덕터(122) 상에 형성된다. 또, 기판(120)의 접촉 패드(124)의 정렬, 크기 및 위치 결정은 반도체 장치(130)의 접촉 패드(134)의 정렬, 크기 및 위치 결정과 일치한다. 기판(120)은 FR-4 유리 섬유 또는 BT 물질과 같은 적층물 또는 알루미나, 세라믹 또는 다른 적합한 절연 물질로 제조되고, 컨덕터(122)는 구리, 알루미늄, 금 또는 은과 같은 금속으로 형성되거나 박막 또는 두꺼운 막의 증착과 같은 공지된 기술에 의해 형성된 전도 잉크에 의해 형성될 수 있다. 접촉 패드가 귀금속과 같은 비산화 물질이 아니라면, 접촉은 전기 접촉에 대하여 일정한 장기간의 안정성 및 완전성을 갖는 귀금속 코팅 또는 합금으로 표면 안정화 되어야 하고, 기판에 부착된 장치의 경우에도 마찬가지이다.Substrate 120 includes a printed wiring conductor 122 that forms a conductor of an electronic circuit on a first surface in a conventional manner. The plurality of contact pads 124 correspond to the conductors of the substrate 120 at positions corresponding to the positions of the adhesive pads 134, 145, 147 corresponding to the respective electronic devices 130, 144, 146 mounted on the substrate. 122). In addition, the alignment, size, and positioning of the contact pads 124 of the substrate 120 coincide with the alignment, size, and positioning of the contact pads 134 of the semiconductor device 130. Substrate 120 is made of a laminate such as FR-4 glass fiber or BT material or alumina, ceramic or other suitable insulating material, and conductor 122 is formed of a metal such as copper, aluminum, gold or silver, or a thin film or It may be formed by a conductive ink formed by a known technique such as deposition of a thick film. If the contact pad is not a non-oxidizing material such as a noble metal, the contact must be surface stabilized with a noble metal coating or alloy that has a certain long term stability and integrity to electrical contact, even for devices attached to a substrate.
전자 장치(130, 144, 146)는 기판(120)의 제1 표면에 근접한 각각의 제1 표면에 위치하여, 전자 장치(130, 144, 146)의 각각의 접촉 패드는 기판(120) 상의 각각의 상응하는 접촉 패드(124)에 근접한다. 전자 장치(130, 144, 146)는 복수개의 가요성 전도 접착제 범프(140)에 의해 기판(120)에 부착되며, 복수개의 가요성전도 접착제 범프(140)는 기판(120)에 각각의 장치(130, 144, 146)를 기계적으로 부착하고 각각의 접촉 패드(134, 145, 146)와 기판(120) 상에 상응하여 위치하는 부분의 사이의 저 임피던스 전기 접속을 공급한다. 절연 가요성 충전제(150)는 도 5의 실시예의 가요성 전도 접착제(140)에 의해 채워지지 않은 장치(130, 144,146)와 기판(120)의 사이의 틈 또는 공간을 실제로 채운다.Electronic devices 130, 144, and 146 are located on respective first surfaces proximate the first surface of substrate 120, so that each contact pad of electronic devices 130, 144, and 146 is respectively on substrate 120. Close to the corresponding contact pad 124. The electronic devices 130, 144, and 146 are attached to the substrate 120 by a plurality of flexible conductive adhesive bumps 140, and the plurality of flexible conductive adhesive bumps 140 are each attached to the substrate 120. 130, 144, 146 are mechanically attached and provide a low impedance electrical connection between each of the contact pads 134, 145, 146 and the correspondingly located portion on the substrate 120. The insulating flexible filler 150 actually fills the gap or space between the device 130, 144, 146 and the substrate 120 that is not filled by the flexible conductive adhesive 140 of the embodiment of FIG. 5.
전도 접착제(140) 및 절연 접착제(150)는 각각이 대략 35,000 kg/㎠(대략 500,000 psi) 이하의 탄성율을 가짐을 의미하는 "가요성"일 필요가 있다. 뉴저지주 프린스톤의 AI Technology, Inc.로부터 상업적으로 이용 가능한 적합한 가요성 전도 접착제는 도 1의 실시예와 관련하여 확인된다. 열가소성 또는 열경화성 수지가 될 수 있는 비전도성 또는 절연성 수지는 가요성 언더필 또는 AI Technology, Inc.로부터 이용 가능한 MEE7650-5 에폭시 기초 갭슐 물질과 같은 캡슐 물질로부터 선택될 수 있고, 이 물질은 1050 kg/㎠(15,000 psi) 이하의 탄성율 및 -20 ℃ 이하의 유리 전이 온도를 갖는다. 고습도 상태에서 일어날 수 있는 구성 소자(130, 144, 146)와 기판(120)의 사이의 접착 강도의 증가에 부가하여, 이 가요성 절연 언더필도 구성 소자(130, 144, 146)의 접촉 패드와 기판(120)의 접촉 패드 사이의 은 이동을 방지하도록 한다.The conductive adhesive 140 and the insulating adhesive 150 need to be "flexible" meaning that each has an elastic modulus of approximately 35,000 kg / cm 2 (approximately 500,000 psi) or less. Suitable flexible conductive adhesives commercially available from AI Technology, Inc. of Princeton, NJ, are identified in connection with the embodiment of FIG. Non-conductive or insulating resins, which can be thermoplastic or thermoset resins, can be selected from flexible underfills or encapsulating materials such as MEE7650-5 epoxy based capsular materials available from AI Technology, Inc., which are 1050 kg / cm 2 Elastic modulus of 15,000 psi or less and a glass transition temperature of -20 ° C or less. In addition to the increase in the adhesive strength between the components 130, 144, 146 and the substrate 120, which may occur in high humidity conditions, this flexible insulating underfill also includes contact pads of the components 130, 144, 146. Silver movement between the contact pads of the substrate 120 is prevented.
도 6에 관련되어 도시되고 설명된 종류의 전자 장치를 구성하는 하나의 방법은 도 7 및 도 8과 관련하여 이해될 것이다. 도 7에 있어서, 평면도의 반도체 기판(132)은 상면에 복수개의 접촉 패드 또는 접착 패드(134)를 포함한다. 접촉 패드(134)를 포함하지 않는 기판(132)의 영역은 실리콘 질화물 또는 다른 절연 코팅과 같은 무기질 질화물로 표면 안정화되고, 가요성 비전도 접착제(150)을 수용할 것이다. 가요성 전도 접착제 범프(140)는 복수개의 접촉 패드(134)의 각각에 대하여 공급되고 절연 가요성 접착제(150)의 패턴은 이하에 설명되는 가요성 전도 접착제 범프 사이의 공간에 공급된다. 손쉬운 사용과 저렴한 가격을 소망한다면, 접착제가 개별 기판(132)에 공급되더라도 가요성 전도 접착제 범프(140)와 비전도 가요성 접착제(150) 패턴은 웨이퍼가 기록되고 개별 기판 다이가 분리되기 전에 기판 상에 형성된 모든 기판 다이(132)에 웨이퍼 레벨로 공급된다. 절연 가요성 접착제(150)는 반도체 장치(130)를 기판(120)에 접착하는 중에 가요성 접착제(140, 150)가 공간을 흘러서 채우도록 하기 위하여 접촉 패드(34)의 사이의 공간을 완전히 채우지 않는 것이 더 바람직하다.One method of configuring an electronic device of the type shown and described with reference to FIG. 6 will be understood with reference to FIGS. 7 and 8. In FIG. 7, the semiconductor substrate 132 of the plan view includes a plurality of contact pads or adhesive pads 134 on an upper surface thereof. The area of the substrate 132 that does not include the contact pads 134 is surface stabilized with an inorganic nitride, such as silicon nitride or other insulating coating, and will accommodate the flexible nonconductive adhesive 150. The flexible conductive adhesive bumps 140 are supplied for each of the plurality of contact pads 134 and the pattern of the insulating flexible adhesive 150 is supplied to the spaces between the flexible conductive adhesive bumps described below. If ease of use and low cost are desired, the flexible conductive adhesive bump 140 and non-conductive flexible adhesive 150 patterns, even though the adhesive is supplied to the individual substrates 132, may be used before the wafer is recorded and the individual substrate dies are separated. All substrate dies 132 formed thereon are supplied at the wafer level. The insulating flexible adhesive 150 does not completely fill the spaces between the contact pads 34 so that the flexible adhesives 140 and 150 flow and fill the space while adhering the semiconductor device 130 to the substrate 120. More preferably not.
도 8은 절단선(7∼7)에 의해 얻어진 도 7의 반도체 장치(130)의 단면도이다. 접촉 패드(134)는 기판 상에 형성된 회로(도시 생략)의 전기적 기능을 위해 제조된 전기 접촉의 위치에서 반도체 기판(132) 상에 증착된 알루미늄 패드(137)를 포함한다. 알루미늄 패드(137)는 비산화 금속, 양호하게는 니켈 및 금 또는 니켈 및 팔라이디움 층의 순서로, 또는 금, 은, 백금, 팔라디움 또는 그 합금과 같은 다른 귀금속의 증착된 금속 층(138)에 의해 표면 안정화된다. 도 8의 실시예에 있어서, 무기질 표면 안정화 충(136)의 두께는 실제로 접촉 패드(134)의 두께와 동일하다.8 is a cross-sectional view of the semiconductor device 130 of FIG. 7 obtained by cutting lines 7 to 7. The contact pad 134 includes an aluminum pad 137 deposited on the semiconductor substrate 132 at a location of electrical contact made for the electrical function of a circuit (not shown) formed on the substrate. The aluminum pad 137 is in the order of non-oxide metal, preferably nickel and gold or nickel and palladium layers, or on deposited metal layers 138 of other precious metals such as gold, silver, platinum, palladium or alloys thereof. Surface is stabilized by In the embodiment of FIG. 8, the thickness of the inorganic surface stabilization pad 136 is actually equal to the thickness of the contact pad 134.
복수개의 가요성 전도 접착제 범프(140)는 복수개의 접촉 패드(134) 상에 증착된다. 도 1의 실시예와 관련하여 전술한 바와 같이, 가요성 전도 접착제 범프(140)는 접촉 패드(134)의 니켈-금 표면 안정층(138) 상에 AI Technology,Inc.에 의해 상업적으로 판매된 액체 열 가소성 전도 접착제 LTP8150과 같은 가요성 열가소성 전도 접착제로 증착되어 제조된다. 또, 범프의 크기 및 형태가 대부분의 어플리케이션에서 중요하지 않지만, 범프(140)의 크기는 적어도 접촉 패드(134)보다 커서 최종 장치(100)로 조립되었을 때 최저의 가능 접촉 저항을 나타내도록 한다.A plurality of flexible conductive adhesive bumps 140 are deposited on the plurality of contact pads 134. As discussed above in connection with the embodiment of FIG. 1, the flexible conductive adhesive bump 140 is commercially sold by AI Technology, Inc. on the nickel-gold surface stabilizer layer 138 of the contact pad 134. It is made by depositing with a flexible thermoplastic conductive adhesive such as liquid thermoplastic conductive adhesive LTP8150. In addition, although the size and shape of the bumps are not critical for most applications, the size of the bumps 140 is at least larger than the contact pads 134 so that they exhibit the lowest possible contact resistance when assembled into the final device 100.
유사하게, 절연 가요성 접착제(150)는 범프(140)의 사이의 공간을 채우도록 하거나 이러한 공간을 완전히 채우지 않도록 하여 반도체 장치(130)가 기판(120)에서 조립되는 경우 가요성 전도 접착제(140) 및 가요성 절연 접착제(150)의 흐름이 가능하도록 한다. 가요성 전도 접착제 범프(140) 및 가요성 절연 접착제(150)의 패턴은 알루미늄 접착 패드(137)가 산화를 방지하기 위하여 니켈 및 금 층(38) 또는 다른 귀금속으로 표면 안정화 된 후, 반도체 칩(30)이 웨이퍼 형태가 되는 때에 증착되도록 한다. 다음에, 준비된 웨이퍼는 다음의 전자 장치로 조립되기 전에 주위 온도에서 축적된 개별 기판 다이에 위치된다. 범프(140)를 형성하기 위한 가요성 전도 접착제의 증착 및 가요성 절연 접착제(150)의 패턴의 증착은 표준 스텐레스 스틸 스텐실 또는 스크린을 사용하여 또는 잉크젯 프린팅, 접촉 증착, 프리폼 적층물 또는 다른 적합한 증착 방법에 의해 실행될 수 있다.Similarly, the insulating flexible adhesive 150 fills the space between the bumps 140 or does not completely fill the space so that the flexible conductive adhesive 140 when the semiconductor device 130 is assembled on the substrate 120. And flexible flow of insulating adhesive 150 is enabled. The patterns of the flexible conductive adhesive bump 140 and the flexible insulating adhesive 150 are surface-stabilized with the nickel and gold layers 38 or other precious metals to prevent the aluminum adhesive pads 137 from being oxidized, and then the semiconductor chip ( 30) to be deposited when in wafer form. The prepared wafers are then placed on individual substrate dies accumulated at ambient temperature before being assembled into the next electronic device. The deposition of the flexible conductive adhesive and the pattern of the flexible insulating adhesive 150 to form the bump 140 may be performed using standard stainless steel stencils or screens or inkjet printing, contact deposition, preform laminates or other suitable deposition. It can be executed by the method.
양호한 가요성 전도 접착제와 같은, 언더필로서 사용된 가요성 절연 접착제는 증착 및 건조 후에 및 최종 조립 접착 전의 연장된 기간동안 주위 온도에서 축적될 수 있다. 적합한 물질의 실시예는 AI Technology, Inc.로부터 이용 가능한 액체 열가소성 페이스트 타입의 LTP7150 및 액체 에폭시 타입의 LESP7450이 있다.LTP7150은 30 내지 60분 동안 60∼80 ℃로 처리하여 고체 막을 형성하도록 증착되고 B-상태화 될 수 있는 열가소성 페이스트이다. LESP7450은 30 내지 60분 동안 60∼80 ℃로 처리하여 고체 막을 형성하도록 증착되고 B-상태화 될 수 있는 에폭시 페이스트이다. 이러한 변형된 B-상태의 가요성 접착제는 니트 수지 형태로 분자 구조를 가지므로 전체 유리 전이 온도는 -55 ℃ 이하가 된다. 2 개의 B-상태의 가요성 절연 접착제는 가요성 전도 접착제 범프보다 더 높은 플로 인덱스(flow index) 및 더 낮은 탄성율을 갖는다. 이것은 절연 접착제가 장치의 에지에 인접한 공간을 흘러서 채우는 경우 장치의 에지에서 더 보호된다. 높게 가속된 증기 및 온도 노출 상태에서의 기계적 테스트는 접착 강도에서 20 % 이하의 가변이 나타났고 접착의 박리는 없었다. 20 ppm/℃ 이상의 CTE를 갖는 알루미늄 기판에 대형 실리콘 반도체 다이(16 mm 에지 영역)를 접착하는 접착제를 사용하여 조립된 전자 장치의 2000 주기 동안 -65 ℃ 내지 150 ℃의 열 주기도 접착의 박리를 생성하지 않으며 접착 강도의 감소를 측정할 수 없다.Flexible insulating adhesives used as underfills, such as good flexible conductive adhesives, can accumulate at ambient temperature for extended periods after deposition and drying and before final assembly bonding. Examples of suitable materials are LTP7150 of liquid thermoplastic paste type and LESP7450 of liquid epoxy type available from AI Technology, Inc. LTP7150 is deposited to form a solid film by treatment at 60-80 ° C. for 30-60 minutes. It is a thermoplastic paste that can be conditioned. LESP7450 is an epoxy paste that can be deposited and B-stated to form a solid film by treatment at 60-80 ° C. for 30-60 minutes. This modified B-state flexible adhesive has a molecular structure in the form of a knit resin, so that the overall glass transition temperature is below -55 ° C. The two B-state flexible insulating adhesives have a higher flow index and lower modulus than the flexible conductive adhesive bumps. This is more protected at the edge of the device when the insulating adhesive fills the space adjacent the edge of the device. Mechanical testing at high accelerated vapor and temperature exposure conditions showed up to 20% variation in adhesion strength and no delamination of the adhesion. Thermal cycling of -65 ° C. to 150 ° C. during the 2000 cycles of the assembled electronic device using an adhesive that adheres a large silicon semiconductor die (16 mm edge region) to an aluminum substrate having a CTE of 20 ppm / ° C. or higher, resulting in delamination of adhesion. And the decrease in adhesive strength cannot be measured.
도 8에 도시된 바와 같은 가요성 전도 접착제 범프(140) 및 절연 가요성 접착제(150)의 패턴을 갖는 준비된 반도체 장치(130)는 이하와 같이 도 6에 도시된 바와 같은 전자 장치(100)을 형성하기 위해 다음 레벨 보드, 즉 기판(120)에서 조립된다. 반도체 장치(130)는 기판(120)에 대하여 정렬되므로 기판(120) 및 반도체 장치(130)의 각각의 접촉 패드(124, 134)는 정렬된다. 장치(130) 및 기판(120)은 함께 압착되고 온도가 195∼215 ℃의 영역에 있고 배치 압력이 대략 10 psi라면 가요성 접착제 범프(140)는 각각의 접촉 패드(124, 134)를 함께 즉시 접착한다. 유사한 방법에서, 절연 가요성 접착제(150)는 반도체 장치(130)의 접촉 패드(134)의 사이의 상응하는 영역에 대한 기판(120)의 접촉 패드(124) 사이의 영역에 접착한다. 우수한 효율성에 대하여, 기판(120)은 척 피킹 업 반도체 칩(130)이 대략 220∼280 ℃로 예열되는 동안 대략 150∼200 ℃의 온도로 예열된다. 따라서, 알루미나 기판(120) 상에 접착된 10 mm 이상의 에지 영역을 갖는 반도체 다이(130)를 포함하는, 전술한 바와 같이 조립된 전자 장치(100)는 -65 ℃와 +150 ℃ 사이의 1000의 열 주기 이상 및 접촉 저항의 측정 가능한 변화 없이 -65 ℃와 +150 ℃ 사이의 50의 열 충격 이상을 견디는 것으로 나타나 있다. 168 시간 동안 85 %의 상대 습도(RH)에서 85 ℃에 노출하는 것은 전기 접촉 저항의 측정 가능한 열화를 일으키지 않고, 200 시간 동안 100 %의 RH에서 100 ℃에 노출하는 것도 기판(120)에 대한 다이(130)의 쉬어 접착제 강도에서 측정 가능한 열화를 나타낼 수 없다. 알루미나 기판 상의 두꺼운 막 및 박막의 금 접착 패드는 포화되는 것이 방지되어있다.The prepared semiconductor device 130 having a pattern of the flexible conductive adhesive bump 140 and the insulating flexible adhesive 150 as shown in FIG. 8 may be configured to use the electronic device 100 as shown in FIG. 6 as follows. It is assembled on the next level board, ie substrate 120, to form. Since the semiconductor device 130 is aligned with respect to the substrate 120, the contact pads 124 and 134 of the substrate 120 and the semiconductor device 130 are aligned. If the device 130 and the substrate 120 are pressed together and the temperature is in the region of 195-215 ° C. and the placement pressure is approximately 10 psi, then the flexible adhesive bump 140 immediately moves the respective contact pads 124, 134 together. Glue. In a similar manner, the insulating flexible adhesive 150 adheres to the area between the contact pads 124 of the substrate 120 to the corresponding area between the contact pads 134 of the semiconductor device 130. For superior efficiency, the substrate 120 is preheated to a temperature of approximately 150-200 ° C. while the chuck picking up semiconductor chip 130 is preheated to approximately 220-280 ° C. Thus, the electronic device 100 assembled as described above, including the semiconductor die 130 having an edge area of 10 mm or more bonded on the alumina substrate 120, has a thickness of 1000 between -65 ° C and + 150 ° C. It has been shown to withstand over 50 thermal shocks between -65 ° C and + 150 ° C without thermal cycling abnormalities and without measurable change in contact resistance. Exposure to 85 ° C. at 85% relative humidity (RH) for 168 hours does not result in measurable deterioration of electrical contact resistance, and exposure to 100 ° C. at 100% RH for 200 hours does not affect die There is no measurable degradation in the shear adhesive strength of 130. Thick films and thin film gold adhesive pads on the alumina substrate are prevented from saturation.
조립 공정은 가요성 에폭시 접착제가 사용되는 것과 유사하다. 배치 척(placement chuck)은 150∼175 ℃의 저온에서 함유되고, 다음 레벨 보드 기판 상에 배치되는 다이는 조립되기 전에 압력 또는 다른 조작없이 150∼175 ℃에서 추가의 5분간 처리되도록 한다. 열가소성 기초 가요성 접착제가 사용되는 경우, 배치 척(및 다이의 온도를 유지) 및 기판의 온도는 가요성 접착제 전도 범프 및 절연 전도 언더필이 흐를수 있는 온도보다 몇 도 이상의 온도에서 유지되어야 한다.The assembly process is similar to the one in which a flexible epoxy adhesive is used. The placement chuck is contained at a low temperature of 150-175 ° C. and the die placed on the next level board substrate is allowed to be processed for an additional 5 minutes at 150-175 ° C. without pressure or other manipulation before assembly. If a thermoplastic based flexible adhesive is used, the temperature of the placement chuck (and maintaining the temperature of the die) and the substrate should be maintained at a temperature of several degrees above the temperature at which the flexible adhesive conductive bumps and insulating conductive underfill can flow.
대부분의 어플리케이션에서, 접촉 패드(34) 및 접착제 범프(40)는 동일한 크기일 수 있다. 그러나, 어떤 경우에 접촉 패드의 상대적으로 작은 수때문에, 접착의 전체 영역은 상대적으로 작아지고, 접촉 패드의 피치(pitch)(즉, 인접 접촉 패드 사이의 중간 대 중간 위치)를 포함하는 동안 접촉 패드의 영역과 관련하여 실제로 커지는 전도 범프를 갖는 이점을 가질 수 있다. 가요성 전도 범프의 영역의 증가는 반도체 장치(30)와 기판(20) 사이의 접착의 기계적 강도를 증가시키고, 전체 전기 저항을 감소시키며 가요성 전도 접속의 전류 운반 능력을 증가시킨다.In most applications, contact pads 34 and adhesive bumps 40 may be the same size. In some cases, however, because of the relatively small number of contact pads, the overall area of adhesion becomes relatively small, while the contact pads contain the pitch of the contact pads (i.e., intermediate to intermediate positions between adjacent contact pads). It may have the advantage of having a conductive bump that actually grows in relation to the area of. Increasing the area of the flexible conductive bumps increases the mechanical strength of the adhesion between the semiconductor device 30 and the substrate 20, reduces the overall electrical resistance and increases the current carrying capacity of the flexible conductive connections.
접촉 패드(34)의 총 영역은 실제로 반도체 장치(30)의 총 영역의 대략 33 % 이하이며, 접착 영역은 보강재없이 적합한 접착 강도를 공급하는 데에 충분하다. 도 9의 실시예에 있어서, 반도체 장치(30) 상의 가요성 전도 접착제 범프(240)가 계획적으로 커지면 개별 접착 패드(34)의 영역 이상을 실제로 덮는다. 커진 전도 접착제 범프(240)는 50 ㎛이상의 밀집한 패드 사이의 추천된 최소 공간을 포함하는 동안 사용되고, 전도 범프(240)의 "돌출(overhang)"은 대략 50 %이상으로 총 접착 영역을 증가시키며, 충전제 층을 필요로 하지않고 가요성 전도 접착제만을 사용하여 접착 완전성을 증가시킨다.The total area of the contact pads 34 is actually approximately 33% or less of the total area of the semiconductor device 30, and the adhesive area is sufficient to supply a suitable adhesive strength without reinforcement. In the embodiment of FIG. 9, the flexible conductive adhesive bump 240 on the semiconductor device 30 intentionally grows to actually cover more than the area of the individual adhesive pads 34. The larger conductive adhesive bumps 240 are used while including the recommended minimum space between dense pads of 50 μm or more, and the “overhang” of the conductive bumps 240 increases the total adhesive area by approximately 50% or more, Only a flexible conductive adhesive is used without the need for a filler layer to increase adhesion integrity.
또한, 접촉 패드(34)의 숫자 및 접촉 패드의 피치가 작은 경우, 피치를 유지하는 동안 가요성 전도 범프의 영역을 실제로 감소시키는 것이 바람직하다. 전도 범프의 영역의 이러한 감소는 접착 과정 중에 근접한 접속 사이의 이웃 브리징(bridging)을 감소시키도록 한다. 가요성 접속의 영역의 감소는 특히 절연 언더필이 사용되지 않는 곳에서 유용하다.In addition, when the number of contact pads 34 and the pitch of the contact pads are small, it is desirable to actually reduce the area of the flexible conductive bumps while maintaining the pitch. This reduction in the area of the conductive bumps allows to reduce neighbor bridging between adjacent connections during the bonding process. Reduction of the area of flexible connection is particularly useful where insulation underfill is not used.
예컨대, 접촉 패드(34)가 함께 대략 100 ㎛보다 더 근접한 경우, 접촉 패드(34)의 영역보다 더 작은 영역을 갖는 용량성 범프(340)가 사용된다. 도 10에서, 용량성 범프(340)는 실제로 반도체 장치(30)의 접착 패드(34) 보다 작은 영역에 존재한다. 이 방법은 저 전류 밀도 접속에 더 적합하고, 더 높은 접속 저항은 기판(20) 및 반도체 장치(30)가 일부를 형성하는 전자 회로에 의해 허용될 수 있다.For example, if the contact pads 34 are closer together than approximately 100 μm, capacitive bumps 340 are used that have an area smaller than the area of the contact pads 34. In FIG. 10, the capacitive bump 340 is actually in a smaller area than the adhesive pad 34 of the semiconductor device 30. This method is more suitable for low current density connections, and higher connection resistance can be tolerated by electronic circuits in which the substrate 20 and the semiconductor device 30 form part.
본 발명은 전술한 실시예에 대하여 설명되었지만, 당업자에게 이하의 청구 범위에 정의된 본 발명의 기술 범위 및 사상 내에서의 가변은 분명해 질 것이다. 예컨대, 기판(20) 회로 보드 물질은 7 ppm/℃의 CTE를 갖는 세라믹 알루미나와 상이하다. 사실, 대부분의 상업적 어플리케이션은 FR-4, BT 및 훨씬 더 높은 CTE를 갖는 다른 유기물 기판 물질을 사용하여 CTE의 온도는 3 ppm/℃의 CTE를 갖는 실리콘 플립 칩 사이에서 부정합되고 기판은 알루미나의 7 ppm/℃의 CTE로부터 FR-4의 17ppm/℃의 CTE까지 증가한다. 더 높은 CTE 부정합, 예컨대 10 ppm/℃ 이상의 CTE에서, 열 주기 및 열 충격은 접속의 박리 또는 파괴에 따라 실패를 야기할 수 있다. 알루미늄 기판에 접착된 16 mm만큼 큰 에지 영역을 갖는 실리콘 장치를 포함하여 3이나 25 ppm/℃의 CTE 부정합을 갖는, AI Technology, Inc.로부터 이용 가능한 가요성 전도 접착제 타입의 LTP8150 및 ESS8450을 사용하여 조립된 본 발명에 따른 전자 장치(10)에 있어서, 2000 주기 이상에 대하여 -65 ℃ 내지 150 ℃의 열 주기는 접착 강도에서의 박리 및 변화를 검출할 수 없다. 유사한 테스트는 FR-4 기판을 사용하는 전자 장치 상에서 형성되고 접착 강도의 박리 또는 변화가 검출되지 않는다.While the invention has been described with respect to the foregoing embodiments, it will be apparent to those skilled in the art that variations within the scope and spirit of the invention as defined in the following claims will be apparent. For example, the substrate 20 circuit board material is different from ceramic alumina having a CTE of 7 ppm / ° C. In fact, most commercial applications use FR-4, BT and other organic substrate materials with much higher CTEs, resulting in mismatches between silicon flip chips with CTEs with a CTE of 3 ppm / ° C and substrates of alumina. Increase from CTE of ppm / ° C. to CTE of 17 ppm / ° C. of FR-4. At higher CTE mismatches, such as CTEs above 10 ppm / ° C., thermal cycling and thermal shock can cause failures due to delamination or destruction of the connections. Using LTP8150 and ESS8450, a flexible conductive adhesive type available from AI Technology, Inc., with a CTE mismatch of 3 or 25 ppm / ° C, including silicon devices with edge areas as large as 16 mm bonded to an aluminum substrate. In the assembled electronic device 10 according to the present invention, a heat cycle of -65 ° C to 150 ° C for more than 2000 cycles cannot detect peeling and change in adhesive strength. Similar tests were formed on electronic devices using FR-4 substrates and no delamination or change in adhesive strength was detected.
추가로, AI Technology의 타입 LTP8150과 동일하거나 유사한 분자 가요성,접착성 및 용량성을 갖는 다른 가요성 전도 접착제 물질 및 다른 전도 충전제를 사용하는 가요성 접착제는 대용될 수 있다. 스텐실링, 스크리닝, 마스킹, 잉크 젯 프린팅, 접촉 증착, 프리폼 적층물, 니들 분해 및 다른 것들과 같은 적합한 다른 증착 방법은 반도체 장치(30)의 접촉 패드 상에 전도 접착제 범프(40, 140, 240) 또는 다른 전자 소자(44, 46)를 증착시키거나 기판(20)의 접촉 패드 상에 전도 접착제 범프(40, 140, 240)를 증착시키는 데에 사용된다.In addition, flexible adhesives using other flexible conductive adhesive materials and other conductive fillers having the same or similar molecular flexibility, adhesion, and capacities as type LTP8150 of AI Technology may be substituted. Other suitable deposition methods, such as stenciling, screening, masking, ink jet printing, contact deposition, preform stacks, needle disassembly, and others, may include conductive adhesive bumps 40, 140, 240 on contact pads of semiconductor device 30. Or to deposit other electronic components 44, 46 or deposit conductive adhesive bumps 40, 140, 240 on contact pads of the substrate 20.
전술한 실시예는 가요성 전도 접착제 범프 및 반도체 다이 상에 증착된 가요성 절연 접착제 패턴을 갖지만, 가요성 전도 접착제 범프 및 가요성 절연 접착제 패턴은 기판 상에 증착될 수 있다. 또, 가요성 절연 접착제의 패턴은 반도체 장치 또는 기판 중 하나에 증착될 수 있고, 가요성 전도 접착제 범프는 다른 하나에 증착될 수 있다. 또, 가요성 절연 접착제는 열적으로 용량성이지만 졀연 충전제를 가지고 로드된다. 어떤 적합한 이러한 접착제는 AI Technology, Inc.로부터 이용 가능한 타입 LESP7455, LESP7555, LTP7555 및 LTP7095를 포함한다.While the above embodiment has a flexible conductive adhesive bump and a flexible insulating adhesive pattern deposited on a semiconductor die, the flexible conductive adhesive bump and the flexible insulating adhesive pattern can be deposited on a substrate. In addition, the pattern of flexible insulating adhesive may be deposited on one of the semiconductor devices or substrates, and the flexible conductive adhesive bumps may be deposited on the other. In addition, the flexible insulating adhesive is thermally capacitive but loaded with a cathodic filler. Some suitable such adhesives include types LESP7455, LESP7555, LTP7555 and LTP7095 available from AI Technology, Inc.
상기 실시예는 단일 플립 칩 부착을 도시하였지만, 다수의 반도체 칩이 여기에 설명한 방법을 사용하여 동일한 장치 기판 상에 장착될 수 있음은 분명하다. 나지(bare)(즉, 코팅이 않된) 플립 칩 반도체 장치 및 다른 전자 소자, 패키지된 반도체 장치 및 전자 소자는 여기에 설명된 용량성 범프 및 방법을 사용하는 동일한 회로 기판 상에 부착될 수 있다.Although the above embodiment shows a single flip chip attachment, it is clear that multiple semiconductor chips can be mounted on the same device substrate using the method described herein. Bare (ie, uncoated) flip chip semiconductor devices and other electronic devices, packaged semiconductor devices, and electronic devices may be attached on the same circuit board using the capacitive bumps and methods described herein.
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WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |