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KR20010084778A - 알루미늄 산화막이 게이트 절연막에 포함된 집적 회로반도체 소자 및 그 제조방법 - Google Patents

알루미늄 산화막이 게이트 절연막에 포함된 집적 회로반도체 소자 및 그 제조방법 Download PDF

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KR20010084778A
KR20010084778A KR1020000010062A KR20000010062A KR20010084778A KR 20010084778 A KR20010084778 A KR 20010084778A KR 1020000010062 A KR1020000010062 A KR 1020000010062A KR 20000010062 A KR20000010062 A KR 20000010062A KR 20010084778 A KR20010084778 A KR 20010084778A
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최철준
구자흠
김철성
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윤종용
삼성전자 주식회사
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Abstract

본 발명의 집적 회로 반도체 소자는 반도체 기판 상에 게이트 절연막 및 게이트 전극이 순차적으로 형성되어 있다. 특히, 본 발명의 집적 회로 반도체 소자는 상기 게이트 절연막이 실리콘 산화막 패턴 및 알루미늄 산화막 패턴이 순차적으로 형성된 구조로 되어 있다. 상기 알루미늄 산화막 패턴은 5∼10Å의 두께로 형성되어 있다. 이러한 구조를 가질 경우, 게이트 전극 형성을 위하여 도전막을 식각할 때 게이트 절연막용 알루미늄 산화막이 식각 정지막으로 작용하여 반도체 기판, 예컨대 실리콘 기판 표면의 실리콘 핏팅이나 필드 리세스의 발생을 억제할 수 있다.

Description

알루미늄 산화막이 게이트 절연막에 포함된 집적 회로 반도체 소자 및 그 제조방법{integrated circuit semiconductor device included aluminum oxide in gate insulating layer and manufacturing method thereof}
본 발명은 집적 회로 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 게이트 절연막이 포함된 집적 회로 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 집적 회로 반도체 소자는 복수개의 모스 트랜지스터를 포함하고 있다. 상기 모스 트랜지스터는 반도체 기판에 순차적으로 형성된 게이트 절연막 및게이트 전극과, 상기 게이트 전극의 양측벽에 형성된 스페이서와, 상기 스페이서와 인접한 반도체 기판의 표면 근방에 형성된 소오스 및 드레인 영역으로 구성된다. 여기서, 종래의 모스 트랜지스터를 포함하는 집적 회로 반도체 소자의 제조방법을 설명한다.
도 1 내지 도 3은 종래의 집적 회로 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 필드 영역(13) 및 그 외의 액티브 영역으로 구분되어 있는 실리콘 기판(11) 상에 게이트 절연막으로 실리콘 산화막(15)을 형성한다. 이어서, 상기 실리콘 산화막(15) 상에 게이트 전극용으로 도전막(17), 예컨대 불순물이 도핑된 폴리실리콘막을 형성한다. 다음에, 상기 도전막(17) 상에 마스크층(18) 및 상기 마스크층을 패터닝하기 위한 포토레지스트 패턴(19)을 형성한다.
도 2를 참조하면, 상기 포토레지스트 패턴(19)을 마스크로 상기 마스크층을 식각하여 마스크 패턴(18a)를 형성한다. 이어서, 상기 마스크로 이용된 포토레지스트 패턴(19)를 제거한다.
도 3을 참조하면, 상기 마스크 패턴(18a)를 마스크로 하고 상기 실리콘 산화막(15)을 식각 정지막으로 상기 도전막(17)을 반응성 이온 식각법으로 이방성 식각하여 게이트 전극(17a)을 형성한다. 이어서, 상기 마스크 패턴(18a)를 습식식각법을 이용하여 제거한다. 계속하여, 상기 게이트 전극(17a)의 양측벽에 스페이서(도시 안함) 및 상기 스페이서와 인접한 실리콘 기판(11) 표면 근방에 소오스/ 드레인 영역(도시 안함)을 형성하여 모스 트랜지스터를 완성한다.
그런데, 모스 트랜지스터의 크기가 작아짐에 따라 게이트 절연막(15)의 두께 또한 얇아지고 있다. 따라서, 상술한 종래의 집적 회로 반도체 소자의 제조방법의 게이트 전극(17a) 형성을 위한 식각 공정시 상기 도전막(17)과 실리콘 산화막(15)과의 식각 선택비 한계로 인하여 상기 실리콘 산화막(15)이 식각 정지막으로서의 역할을 못하게 된다.
이로 인하여, 상기 게이트 전극 형성을 위한 반응성 이온 식각시 실리콘 기판(11)이 노출되어 액티브 영역에서는 실리콘 기판(11)의 표면에 핏트(pit)가 형성되는 실리콘 핏팅 현상이 유발되고, 필드 영역에서는 필드 영역이 파이는 필드 리세스 현상이 발생한다. 이와 같은 실리콘 핏팅 현상이나 필드 리세스 현상이 발생하면 집적 회로 반도체 소자의 전기적 특성은 크게 저하된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 실리콘 핏팅이나 필드 리세스가 없는 집적 회로 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 집적 회로 반도체 소자를 적합하게 제조할 수 있는 제조방법을 제공하는 데 있다.
도 1 내지 도 3은 종래의 집적 회로 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 4는 본 발명의 집적 회로 반도체 소자를 설명하기 위하여 도시한 단면도이다.
도 5 및 도 6은 본 발명의 집적 회로 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 집적 회로 반도체 소자는 반도체 기판 상에 게이트 절연막 및 게이트 전극이 순차적으로 형성되어 있다.
특히, 본 발명의 집적 회로 반도체 소자는 상기 게이트 절연막이 실리콘 산화막 패턴 및 알루미늄 산화막 패턴이 순차적으로 형성된 구조로 되어 있다. 상기알루미늄 산화막 패턴은 5∼10Å의 얇은 두께로 형성되어 있다. 다시 말하면, 본 발명의 집적 회로 반도체 소자는 게이트 절연막에 알루미늄 산화막 패턴이 포함되어 있다. 이러한 구조를 가질 경우, 본 발명의 집적 회로 반도체 소자는 게이트 전극 형성을 위하여 게이트 전극용 도전막을 식각할 때 도전막과의 식각 선택비가 우수한 알루미늄 산화막이 식각 정지막으로 작용하여 반도체 기판, 예컨대 실리콘 기판 표면의 실리콘 핏팅이나 필드 리세스가 없게 된다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의하면 반도체 기판 상에 게이트 절연막용으로 실리콘 산화막 및 알루미늄 산화막을 순차적으로 형성한 후, 상기 알루미늄 산화막 상에 도전막을 형성한다. 상기 알루미늄 산화막은 5∼10Å의 두께로 형성할 수 있고, 상기 알루미늄 산화막은 원자층 증착법으로 형성할 수 있다.
이어서, 상기 도전막 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 마스크로 하고 상기 알루미늄 산화막을 식각 정지막으로 하여 상기 도전막을 이방성 식각함으로써 게이트 전극을 형성한다. 이때, 상기 알루미늄 산화막이 도전막과의 식각 선택비가 우수하여 반도체 기판, 예컨대 실리콘 기판의 표면의 실리콘 핏팅이나 필드 리세스의 발생을 방지할 수 있다.
상술한 바와 같은 본 발명의 집적 회로 반도체 소자의 제조방법에 의하면, 게이트 전극 형성을 위한 도전막의 식각시 도전막과의 식각 선택비가 우수한 알루미늄 산화막을 식각 정지막으로 이용한다. 이로 인하여, 상기 게이트 전극 형성을 위한 식각시 실리콘 기판이 노출되어 발생하는 실리콘 핏팅 및 필드 리세스의 발생을 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4는 본 발명의 집적 회로 반도체 소자를 설명하기 위하여 도시한 단면도이다.
구체적으로, 본 발명의 집적 회로 반도체 소자는 필드 영역(43) 및 그 외의 액티브 영역으로 구분되어 있는 반도체 기판(41), 예컨대 실리콘 기판 상에 실리콘 산화막(45) 및 알루미늄 산화막(47)으로 게이트 절연막(57)이 형성되어 있다. 상기 알루미늄 산화막(47)은 5∼10Å의 얇은 두께로 형성되어 있다. 그리고, 상기 게이트 절연막(57) 상에 게이트 전극(49a)이 형성되어 있다. 상기 게이트 전극(49a)은 도전막, 예컨대 불순물이 도핑된 폴리실리콘막으로 형성되어 있다. 물론, 본 발명의 집적 회로 반도체 소자도 반도체 기판(41)의 표면 근방에 소오스 및 드레인 영역(도시 안함)이 형성되어 있다.
특히, 본 발명의 집적 회로 반도체 소자는 게이트 절연막(57)에 알루미늄 산화막(47)이 포함되어 있다. 물론, 상기 알루미늄 산화막(47)은 게이트 절연막으로써 역할을 최소화 하게끔 얇은 두께, 예컨대 5∼10Å의 두께로 형성되어 있다. 그리고, 본 발명의 집적 회로 반도체 소자는 후술하는 바와 같이 게이트 전극(49a) 형성을 위하여 게이트 전극용 도전막을 식각할 때 도전막과의 식각 선택비가 우수한 알루미늄 산화막이 식각 정지막으로 작용하여 반도체 기판(41), 예컨대 실리콘 기판 표면의 실리콘 핏팅이나 필드 리세스가 없게 된다.
도 5 및 도 6은 본 발명의 집적 회로 반도체 소자의 제조방법을 설명하기위하여 도시한 단면도이다.
도 5를 참조하면, 필드 영역(43) 및 그 외의 액티브 영역으로 구분되어 있는 반도체 기판(41), 예컨대 실리콘 기판 상에 실리콘 산화막(45)을 형성한다. 이어서, 상기 실리콘 산화막(45) 상에 알루미늄 산화막(47)을 5∼10Å의 얇은 두께로 형성한다.
상기 알루미늄 산화막(47)의 형성(증착)방법은 여러 가지 방법을 이용할 수 있다. 본 실시예에서, 상기 알루미늄 산화막(47)은 원자층 증착법을 이용하여 형성한다. 이렇게 원자층 증착법을 이용하면 알루미늄 산화막(47)의 두께를 잘 조절할 수 있고 알루미늄 산화막(47)의 막질 특성을 향상시킬 수 있다. 상기 알루미늄 산화막(47)은 상기 실리콘 산화막(45) 상에 증착되어 게이트 절연막의 일부로 사용되기 때문에 게이트 절연막의 절연 특성을 저하시키지 않게 얇게 형성한다. 상기 알루미늄 산화막(47)은 게이트 전극 형성을 위한 도전막(49)의 식각시 도전막(49)과의 식각 선택비가 우수하여 식각 정지막으로서의 역할을 한다. 상기 알루미늄 산화막(47)은 후에 소오스 및 드레인 영역 상의 알루미늄 산화막(47)을 습식 식각 용액으로 제거할 때 언더컷이 발생하는 것을 막기 위해 알루미늄 산화막(47)을 얇게 형성하는 것이 유리하다.
다음에, 상기 알루미늄 산화막(47) 상에 게이트 전극용으로 도전막(49), 예컨대 불순물이 도핑된 폴리실리콘막을 형성한다. 다음에, 상기 도전막(49) 상에 마스층(50)을 형성한다. 이어서, 상기 마스크층(50) 상에 포토레지스트 패턴(51)을 형성한다.
도 6을 참조하면, 상기 포토레지스트 패턴(51)을 식각 마스크로 하여 상기 마스크층(50)을 식각하여 마스크 패턴(50a)를 형성한다.
계속하여, 도 4에 도시한 바와 같이 상기 마스크 패턴(50a)을 식각 마스크로 하고 상기 도전막과의 식각 선택비가 우수한 상기 알루미늄 산화막(47)을 식각 정지막으로 하여 상기 도전막(49)을 반응성 이온 식각법으로 이방성 식각하여 게이트 전극(49a)을 형성한다. 상기 게이트 전극(49a)을 형성한 후 상기 마스크 패턴(50a)을 습식 식각방법을 이용하여 제거한다. 물론, 상기 마스크 패턴(50a)를 제거한 후에 상기 게이트 전극의 양측벽에 스페이서(도시 안함)를 형성하고, 상기 스페이서와 인접한 표면 근방에 소오스 및 드레인 영역(도시 안함)을 형성하여 집적 회로 반도체 소자를 완성한다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같은 본 발명은 집적 회로 반도체 소자의 제조방법에 의하면, 게이트 전극 형성을 위한 도전막의 식각시 도전막과의 식각 선택비가 우수한 알루미늄 산화막을 식각 정지막으로 이용한다. 이로 인하여, 상기 게이트 전극 형성을 위한 식각시 실리콘 기판이 노출되어 발생하는 실리콘 핏팅 및 필드 리세스의 발생을 방지할 수 있다. 결과적으로, 집적 회로 반도체 소자의 전기적 특성을 크게 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판 상에 형성되고 실리콘 산화막 패턴 및 알루미늄 산화막 패턴으로 이루어진 게이트 절연막; 및
    상기 게이트 절연막 상에 형성된 게이트 전극을 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자.
  2. 제1항에 있어서, 상기 알루미늄 산화막 패턴은 5∼10Å의 두께인 것을 특징으로 하는 집적 회로 반도체 소자.
  3. 반도체 기판 상에 게이트 절연막으로 실리콘 산화막 및 알루미늄 산화막을 순차적으로 형성하는 단계;
    상기 알루미늄 산화막 상에 도전막을 형성하는 단계;
    상기 도전막 상에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 마스크로 하고 상기 알루미늄 산화막을 식각 정지막으로 하여 상기 도전막을 이방성 식각함으로써 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 알루미늄 산화막은 5∼10Å의 두께로 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  5. 제3항에 있어서, 상기 알루미늄 산화막은 원자층 증착법으로 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR101102967B1 (ko) * 2005-03-23 2012-01-05 매그나칩 반도체 유한회사 반도체 소자 제조 방법
KR20150114563A (ko) * 2013-03-25 2015-10-12 레이티언 캄파니 모놀리식 집적 회로(mmic) 구조 및 이러한 구조를 형성하기 위한 방법

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