KR20000044906A - 페로일렉트릭 램 소자의 축전기 제조 방법 - Google Patents
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Abstract
본 발명은 페로일렉트릭 램(FeRAM) 소자의 축전기 제조 방법에 관한 것으로, 축전기 콘택 식각 후 2차 회복 열처리(recovery anneal)시 650 내지 800℃의 고온에서 금속의 높은 이동도(mobility)에 의해 형성되는 금속 상부 전극에 생성되는 홀 결함(hole defect)과 금속 상부 전극의 열팽창에 의해 금속 상부 전극 위에 형성된 축전기 확산 방지막(capacitor level dielectric) 및 축전기 평탄화 절연막(capacitor intermediate level dielectric)에 발생하는 균열(crack)을 방지하여 축전기의 특성 및 수율을 향상시키기 위하여, 본 발명에서는 열공정 방법을 기존에 행하는 2차 회복 열처리를 생략하는 대신 축전기 확산 방지막 및 축전기 평탄화 절연막 형성 후에 열처리를 통하여 선행 공정인 축전기 확산 방지막 및 축전기 평탄화 절연막 형성 공정에서의 강유전체막(ferroelectric film)의 특성 저하를 미리 충분하게 회복시키고, 동시에 상부 전극을 치밀화(densification)시켜 축전기 콘택 식각 시에 식각 충격(etching damage)을 최소화시킬 수 있는 FeRAM 소자의 축전기 제조 방법에 관하여 기술된다.
Description
본 발명은 페로일렉트릭 램(FeRAM) 소자의 축전기 제조 방법에 관한 것으로, 특히 열공정 방법을 개선하여 축전기 콘택 식각 후 2차 회복 열처리시 금속 상부 전극에 생성되는 홀 결함(hole defect)과 상부 전극 위에 형성된 축전기 확산 방지막 및 축전기 평탄화 절연막에 발생하는 균열(crack)을 방지하여 축전기의 특성 및 수율을 향상시킬 수 있는 FeRAM 소자의 축전기 제조 방법에 관한 것이다.
일반적으로, FeRAM 소자에서 축적기의 강유전체 축전기 재료로 PZT, PLZT, BT, SBT, SBTN 등과 같은 퍼보스키트스(pervoskites) 구조를 갖는 강유전체를 사용하는 경우, 통상적으로 Pt, Ir, Ru, Pt-합금 등의 금속 상부 전극을 사용한다. 이 경우 650 내지 800℃의 고온에서 행하는 회복 열처리시 고온에서 금속의 높은 이동도(mobility)에 의해 금속 상부 전극에 결함이 발생한다. 회복 열처리는 축전기 식각(capacitor etching) 후에 식각 충격(etching damage)에 의해 열화(degradation)된 강유전체 특성을 회복시켜주기 위한 1차 회복 열처리와 축전기 콘택 식각(capacitor contact etching) 후에 식각 충격 및 먼저 진행된 축전기 확산 방지막 (capacitor level dielectric) 및 축전기 평탄화 절연막(intermediate level dielectric) 형성 공정에서의 수소 충격(hydrogen damage)에 의해 열화된 강유전체막(ferroelectric film)의 특성을 회복시켜주기 위한 2차 회복 열처리로 대별된다. 1차 회복 열처리시에는 주로 금속 상부 전극의 수축(shrinkage)이 발생하는 반면, 2차 회복 열처리시에는 금속 상부 전극에 홀 결함이 생성된다. 또한, 2차 회복 열처리시에는 금속 상부 전극의 열팽창에 의해 금속 상부 전극 위에 형성된 축전기 확산 방지막 및 축전기 평탄화 절연막에 균열(crack)이 발생한다. 2차 회복 열처리시에 발생하는 이러한 홀 결함 및 균열 결함들은 결과적으로 축전기의 특성 및 수율 저하를 야기시킨다.
따라서, 본 발명은 열공정 방법을 개선하여 축전기 콘택 식각 후 2차 회복 열처리시 금속 상부 전극에 생성되는 홀 결함(hole defect)과 금속 상부 전극 위에 형성된 축전기 확산 방지막 및 축전기 평탄화 절연막에 발생하는 균열(crack)을 방지하여 축전기의 특성 및 수율을 향상시킬 수 있는 FeRAM 소자의 축전기 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 FeRAM 소자의 축전기 제조 방법은 반도체 기판에 트랜지스터 및 비트 라인을 형성한 후, 전체구조상에 평탄화 절연막을 형성하고, 상기 평탄화 절연막 상에 보호막, 접착층, 하부 금속층, 강유전체막, 상부 금속층 및 하드 마스크층을 순차적으로 형성하는 단계; 상기 하드 마스크층, 상부 금속층, 강유전체막, 하부 금속층 및 접착층을 순차적으로 패터닝하여 금속 하부 전극, 강유전체막 및 금속 상부 전극으로 구성된 축전기를 형성하는 단계; 상기 축전기 형성을 위한 식각 공정에 의해 열화된 강유전체막의 특성을 회복시켜주기 위한 제 1 열처리 공정을 실시하는 단계; 상기 축전기를 포함한 전체 구조상에 축전기 확산 방지막 및 축전기 평탄화 절연막을 순차적으로 형성한 후, 제 2 열처리 공정으로 수소 충격에 의해 열화된 강유전체막 특성 회복 및 금속 상부 전극을 치밀화 시키는 단계; 축전기 콘택 공정 및 소오스 콘택 공정으로 축전기 콘택홀 및 소오스 콘택홀을 형성한 후, 장벽 금속층을 형성하고, 소오스 접합부 계면에 타이타늄실리사이드를 형성하기 위한 제 3 열처리 공정을 실시하는 단계; 및 상기 장벽 금속층 상에 금속층 증착 및 패터닝 공정으로 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1e는 본 발명의 페로일렉트릭 램 소자의 축전기 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 필드 산화막
13: 트랜지스터 13G: 게이트 전극
13S: 소오스 접합부 13D: 드레인 접합부
14: 제 1 평탄화 절연막 15: 비트 라인
16: 제 2 평탄화 절연막 17: 보호막
18: 접착층 20: 축전기
20B: 금속 하부 전극(하부 금속층) 20F: 강유전체막
20T: 금속 상부 전극 (상부 금속층) 21: 하드 마스크층
22: 축전기 확산 방지막 23: 축전기 평탄화 절연막
24: 축전기 콘택홀 25: 소오스 콘택홀
26: 장벽 금속층 27: 금속 배선
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 페로일렉트릭 램 소자의 축전기 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 필드 산화막(12)을 형성하여 액티브 영역(active region)을 정의(define)하고, 액티브 영역의 반도체 기판에 게이트 전극(13G), 소오스 접합부(13S) 및 드레인 접합부(13D)로 구성된 하부 트랜지스터(13)를 형성한다. 트랜지스터(13)를 포함한 전체 구조상에 제 1 평탄화 절연막(14)을 형성한다. 드레인 접합부(13D) 부분의 제 1 평탄화 절연막(14)을 제거한 후 드레인 접합부(13D)에 연결되는 비트 라인(15)을 형성한다. 비트 라인(15)을 포함한 전체 구조상에 제 2 평탄화 절연막(16)을 형성하고, 제 2 평탄화 절연막(16)상에 보호막(passivation film; 17)을 형성한다. 보호막(17) 상에 접착층(adhesion layer; 18)을 형성한 후, 그 상부에 하부 금속층(20B), 강유전체막(ferroelectric film; 20F) 및 상부 금속층(20T)을 순차적으로 형성한다. 상부 금속층(20T)상에 하드 마스크층(hard mask layer; 21)을 형성한다.
상기에서, 제 1 및 제 2 평탄화 절연막(14 및 16)은 주로 산화물(oxide)로 형성하되, 적어도 BPSG막을 포함한다. 보호막(17)은 고온 산화막(HTO)과 같은 산화물로 형성한다. 접착층(18)은 Ti, Ta, TiOX, TaOX중 어느 하나로 형성한다. 하부 금속층(20B)은 Pt, Ir, Ru, Pt-Alloy, RuO2, IrO2, LSCO, YBCO 등과 같은 금속을 CVD법, 스퍼터링법과 같은 PVD법을 적용하여 형성한다. 강유전체막(20F)은 PZT, PLZT, BT, SBT, SBTN 등과 같은 퍼보스키트스(pervoskites) 구조를 갖는 강유전체를 PVD, CVD, 회전도포(spin-coating)법, LSMCD법 중 어느 하나의 방법으로 형성하는데, 이때 강유전체막(20F)의 결정화를 위해 산소 분위기의 600 내지 800℃의 온도범위에서 약 60분 정도 후열처리한다. 상부 금속층(20T)은 Pt, Ir, Ru, Pt-Alloy 등과 같은 금속을 CVD법, 스퍼터링법과 같은 PVD법을 적용하여 1500 내지 2000Å의 두께로 형성한다. 하드 마스크층(21)은 TiN, TiOX, SiO2중 어느 하나로 형성한다.
도 1b를 참조하면, 마스크 공정 및 식각 공정으로 하드 마스크층(21) 및 상부 금속층(20T)을 순차적으로 패터닝하고, 이로 인하여 금속 상부 전극(20T)이 형성된다. 이후, 다시 마스크 공정 및 식각 공정으로 강유전체막(20F), 하부 금속층(20B) 및 접착층(18)을 순차적으로 패터닝하고, 이로 인하여 금속 하부 전극(20B)이 형성된다. 이러한 패터닝 공정의 결과 금속 하부 전극(20B), 강유전체막(20F) 및 금속 상부 전극(20T)으로 구성된 축전기(20)가 형성된다. 축전기(20)를 형성하기 위한 식각 공정시 식각 충격에 의해 열화된 강유전체막(20F)의 특성을 회복시켜주기 위해 650 내지 800℃의 온도에서 약 30분 정도 1차 회복 열처리 공정을 실시해야 한다.
도 1c를 참조하면, 축전기(20)를 포함한 전체 구조상에 축전기 확산 방지막(22) 및 축전기 평탄화 절연막(23)을 순차적으로 형성한다. 이들 막(22 및 23)을 형성한 후에 수소 충격에 의해 열화된 강유전체막(20F)의 특성을 회복시키고, 동시에 금속 상부 전극(20T)을 치밀화(densification)시키기 위하여 산소 분위기의 650 내지 800℃의 온도에서 약 30 내지 60분 동안 열처리 공정을 실시한다.
상기에서, 축전기 확산 방지막(22)은 SiO2, TiO2, Al2O3, SiOXN2-X, TiOXN2-X등과 같은 세라믹 재료중 어느 하나로 형성한다. 축전기 확산 방지막(22)을 650 내지 800℃의 온도에서 형성할 경우 상기한 1차 회복 열처리 공정을 생략할 수 있다. 축전기 평탄화 절연막(23)은 SOG, BPSG 등으로 형성한다. 축전기 평탄화 절연막(23)으로 BPSG가 적용될 경우, BPSG는 700 내지 850℃의 고온에서 평탄화 유동(flow) 열처리를 행하게 되는데, 이 경우 수소 충격에 의해 열화된 강유전체막(20F)의 특성을 회복시키고, 동시에 금속 상부 전극(20T)을 치밀화 시키기 위한 열처리 공정을 생략할 수 있다.
도 1d를 참조하면, 축전기 콘택 공정 및 소오스 콘택 공정으로 축전기(20)의 금속 상부 전극(20T)의 일부가 노출되는 축전기 콘택홀(24)과 트랜지스터(13)의 소오스 접합부(13S)의 일부가 노출되는 소오스 콘택홀(25)을 형성한다.
상기에서, 기존에는 축전기 콘택 공정을 실시한 후에 650 내지 800℃의 고온에서 2차 회복 열처리 공정을 실시하는데, 2차 회복 열처리 공정에 의해 금속 상부 전극(20T)에 홀 결함 생성과 축전기 확산 방지막(22) 및 축전기 평탄화 절연막(23)에 균열이 발생하기 때문에 본 발명의 실시예에서는 2차 회복 열처리 공정을 생략한다.
도 1e를 참조하면, 축전기 콘택홀(24)과 소오스 콘택홀(25)을 포함한 전체 구조상 장벽 금속층(26)을 형성하고, 콘택 저항 감소를 위해 소오스 접합부(13S) 계면에 타이타늄실리사이드(TiSiX)를 형성하기 위한 열공정을 실시한다. 이와 같이 열공정을 실시하므로 인하여 축전기 콘택 공정 후에 실시하는 2차 회복 열처리 공정을 생략할 수 있다. 이후, 알루미늄이나 텅스텐과 같은 금속층 증착 및 패터닝 공정으로 축전기(20)의 금속 상부 전극(20T)과 트랜지스터(13)의 소오스 접합부(13S)를 전기적으로 연결하는 금속 배선(27)을 형성한다.
상기에서, 장벽 금속층(26)은 TiN/Ti, TiN/Ti/TiN 중 어느 하나로 형성된다.
상술한 바와 같이, 본 발명은 열공정 방법을 개선하므로, 강유전체막의 특성의 열화 없이 2차 회복 열처리시에 발생하는 홀 결함과 금속 상부 전극 위에 형성된 축전기 확산 방지막 및 축전기 평탄화 절연막에 발생하는 균열을 방지하여 축전기의 특성 및 수율을 향상시킬 수 있다.
Claims (15)
- 반도체 기판에 트랜지스터 및 비트 라인을 형성한 후, 전체구조상에 평탄화 절연막을 형성하고, 상기 평탄화 절연막 상에 보호막, 접착층, 하부 금속층, 강유전체막, 상부 금속층 및 하드 마스크층을 순차적으로 형성하는 단계;상기 하드 마스크층, 상부 금속층, 강유전체막, 하부 금속층 및 접착층을 순차적으로 패터닝하여 금속 하부 전극, 강유전체막 및 금속 상부 전극으로 구성된 축전기를 형성하는 단계;상기 축전기 형성을 위한 식각 공정에 의해 열화된 강유전체막의 특성을 회복시켜주기 위한 제 1 열처리 공정을 실시하는 단계;상기 축전기를 포함한 전체 구조상에 축전기 확산 방지막 및 축전기 평탄화 절연막을 순차적으로 형성한 후, 제 2 열처리 공정으로 수소 충격에 의해 열화된 강유전체막 특성 회복 및 금속 상부 전극을 치밀화 시키는 단계;축전기 콘택 공정 및 소오스 콘택 공정으로 축전기 콘택홀 및 소오스 콘택홀을 형성한 후, 장벽 금속층을 형성하고, 소오스 접합부 계면에 타이타늄실리사이드를 형성하기 위한 제 3 열처리 공정을 실시하는 단계; 및상기 장벽 금속층 상에 금속층 증착 및 패터닝 공정으로 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 평탄화 절연막은 SOG 및 BPSG막중 어느 하나가 포함된 산화물로 형성하는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 보호막은 고온 산화막(HTO)과 같은 산화물로 형성하는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 접착층은 Ti, Ta, TiOX, TaOX중 어느 하나로 형성하는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 하부 금속층은 Pt, Ir, Ru, Pt-Alloy, RuO2, IrO2, LSCO, YBCO 등과 같은 금속을 CVD법, 스퍼터링법과 같은 PVD법을 적용하여 형성하는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 강유전체막은 PZT, PLZT, BT, SBT, SBTN 등과 같은 퍼보스키트스 구조를 갖는 강유전체를 PVD, CVD, 회전도포법, LSMCD법 중 어느 하나의 방법으로 형성한 후, 강유전체막의 결정화를 위해 산소 분위기의 600 내지 800℃의 온도범위에서 약 60분간 후열처리하는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 상부 금속층은 Pt, Ir, Ru, Pt-Alloy 등과 같은 금속을 CVD법, 스퍼터링법과 같은 PVD법을 적용하여 1500 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 하드 마스크층은 TiN, TiOX, SiO2중 어느 하나로 형성하는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 제 1 열처리 공정은 650 내지 800℃의 온도에서 약 30분간 실시하는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 제 2 열처리 공정은 산소 분위기의 650 내지 800℃의 온도에서 약 30 내지 60분간 실시하는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 축전기 확산 방지막은 SiO2, TiO2, Al2O3, SiOXN2-X, TiOXN2-X등과 같은 세라믹 재료중 어느 하나로 형성하는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 축전기 확산 방지막을 650 내지 800℃의 온도에서 형성할 경우 상기 제 1 열처리 공정을 생략하는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 축전기 평탄화 절연막은 SOG, BPSG 중 어느 하나로 형성하며, 상기 축전기 평탄화 절연막으로 BPSG가 적용되고, 700 내지 850℃의 고온에서 평탄화 유동 열처리를 행하게 될 경우, 상기 제 2 열처리 공정을 생략하는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 제 3 열처리 공정 동안 상기 축전기 콘택 공정에 의해 열화된 강유전체막의 특성이 회복되는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
- 제 1 항에 있어서,상기 장벽 금속층은 TiN/Ti, TiN/Ti/TiN 중 어느 하나로 형성되는 것을 특징으로 하는 페로일렉트릭 램 소자의 축전기 제조 방법.
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| KR100500938B1 (ko) * | 2000-12-30 | 2005-07-14 | 주식회사 하이닉스반도체 | 캐패시터 제조 방법 |
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| KR100753574B1 (ko) * | 2000-12-20 | 2007-08-30 | 후지쯔 가부시끼가이샤 | 강유전성 메모리 집적 회로용 고품질 ｐｚｔ막의 제조 방법 |
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Cited By (4)
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|---|---|---|---|---|
| KR100753574B1 (ko) * | 2000-12-20 | 2007-08-30 | 후지쯔 가부시끼가이샤 | 강유전성 메모리 집적 회로용 고품질 ｐｚｔ막의 제조 방법 |
| KR100500938B1 (ko) * | 2000-12-30 | 2005-07-14 | 주식회사 하이닉스반도체 | 캐패시터 제조 방법 |
| KR100414873B1 (ko) * | 2001-05-11 | 2004-01-13 | 주식회사 하이닉스반도체 | 강유전체 메모리소자의 제조 방법 |
| KR100683394B1 (ko) * | 2001-05-22 | 2007-02-15 | 매그나칩 반도체 유한회사 | 강유전체 메모리의 커패시터 제조방법 |
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