KR20000042926A - 비동기전송모드시스템에서 헤더 오류 제어를 이용한이중화장치 - Google Patents
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Abstract
본 발명은 비동기전송모드시스템의 이중화장치에 관한 것으로, 종래 ATM 셀 송신부에 헤더 오류 제어 생성부를 이중화하여 추가하였으며, 비동기전송모드 셀 수신부에 헤더 오류 제어 검사부 또한 이중화하여 추가하였다. 즉, 비동기전송모드 셀의 헤더 정보에 대해 헤더 오류 제어 연산을 헤더 오류 제어 생성부에서 수행하여 연산 결과를 삽입한 후 전송하며, 연산 결과가 삽입된 비동기전송모드 셀의 헤더에 대하여 헤더 오류 제어 연산을 행한 후 오류 검사를 판단함으로서 셀 선택부가 오류 검사 결과에 의해 비동기전송모드 셀을 선택 출력하도록 구현하고 있다.
따라서 본 발명은 하드웨어를 간소화할 수 있을 뿐 아니라 셀 지연을 최소화한 이중화장치를 제공할 수 있다.
Description
본 발명은 비동기전송모드시스템의 이중화장치에 관한 것으로, 특히 헤더 오류 제어를 이용한 이중화 기능을 수행하기 위한 장치에 관한 것이다.
일반적으로 비동기전송모드시스템(ATM System)은 정보를 일정한 크기의 ATM 셀로 변환하여 전송함으로서 다양한 정보와 고속 통신을 가능하도록 구현되어 있다.
상기한 비동기전송모드시스템 뿐 아니라 가입자에게 양질의 서비스를 제공하여야 하는 교환시스템의 경우 통상적으로 중요 기능 블록에 대해서는 이중화 구조로 구현하고 있다.
특히, 비동기전송모드시스템의 경우에는 중요 기능에 대한 이중화 구조에 있어서는 ATM 셀 이외에 별도의 신호 혹은 불필요한 데이터 변환이 요구된다.
그 일 예를 도 1에 도시한 종래 비동기전송모드시스템에서 이중화 구현을 위한 구성을 참조하여 설명하면 다음과 같다.
ATM 셀 송신부(10)는 53바이트 ATM 셀을 수신하여 이중화를 위해 추가로 데이터 변환된 1바이트를 포함하여 54바이트를 전송한다. 이에 따른 구성으로 ATM 셀 송신부(110,120)가 이중화되어 있으며, 각 ATM 셀 송신부(110,120)는 데이터 변환부(112,122)와 셀 수신부(114,124)로 구성된다. 상기 셀 수신부(114,124)는 외부로부터 인가되는 53바이트의 ATM 셀을 수신하여 데이터 변환부(112,122)로 인가한다. 상기 데이터 변환부(112,122)는 셀 수신부(114,124)를 통해 인가되는 53바이트의 ATM 셀을 데이터 변환하여 순수 53바이트 ATM 셀과 데이터 변환된 1바이트, 즉 54바이트의 ATM 셀을 구성하여 송신한다.
ATM 셀 수신부(20)는 상기 ATM 셀 송신부(10)로부터 이중화되어 수신되는 54바이트이 ATM 셀을 수신하여 소정 ATM 셀을 선택 출력한다. 이에 따른 구성으로 ATM 셀을 수신하여 검사하는 구성인 데이터 검색부(212,222)와 셀 수신부(214,224)가 각각 이중화되어 있으며, 상기 데이터 검색부(212,222)로부터 각각 출력되는 ATM 셀을 선택하여 출력하는 셀 선택부(230)로 이루어진다.
상기한 구성을 통해 종래의 동작을 살펴보면, 셀수신부(114,124)는 각각 셀을 수신하여 수신한 셀을 해당 데이터 변환부(112,122)로 제공한다. 상기 데이터 변환부(112,122)로 제공된 53바이트의 ATM 셀은 데이터 변환된 1바이트의 정보가 추가되어 셀출력(A) 또는 셀출력(B)으로 출력된다.
상기 출력된 54바이트의 ATM 셀은 광케이블 등의 전송로를 통해 ATM 셀 수신부(20)로 제공된다. 상기 ATM 셀 수신부(20)로 제공된 54바이트의 ATM 셀은 상기 ATM 셀 수신부(20)를 구성하는 셀 수신부(214,224)로 각각 인가된다. 상기 셀 수신부(214,224)로 각각 인가된 54바이트의 ATM 셀은 해당 데이터 검색부(212,222)로 제공되어 데이터 변환을 재 수행하게 된다. 상기 데이터 변환을 재 수행한 후 최종적으로 수신된 데이터와 일치하면 변환된 53바이트의 ATM 셀을 셀 출력으로 출력한다. 하지만, 오류가 발견되면 수신된 ATM 셀을 폐기하고, 다른 ATM 셀 송신부를 선택하여 상기한 동작을 반복한다. 이 경우 ATM 셀 수신부에서 수신된 셀의 오류 유무를 검색한 후 그 다음 단으로 데이터를 전송하기 위해서는 적어도 하나의 ATM 셀을 저장할 수 있는 저장 매체가 요구된다.
따라서 상술한 바와 같이 종래에는 적어도 하나의 ATM 셀을 저장할 수 있는 저장 매체가 요구되는 등 많은 하드웨어의 사용과 셀 지연이 발생하는 문제점을 가지고 있었다.
또한, 53바이트 셀의 입력과 54바이트 셀의 출력과 같이 셀 전송율의 차이로 인한 문제가 발생하였다.
따라서 상기한 바와 같은 문제점을 해결하기 위한 본 발명의 목적은 헤더 오류 제어를 이용하여 하드웨어의 간편화와 셀 지연을 최소화한 이중화 장치를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명은 셀 수신부와 더불어 상기 셀 수신부를 거쳐 수신되는 비동기전송모드 셀의 헤더 정보에 대해 헤더 오류 제어 연산을 수행하여 상기 비동기전송모드 셀에 구비된 헤더에 상기 연산 결과를 한 바이트 추가하여 삽입한 후 전송하는 헤더 오류 제어 생성부를 이중화 구조로 구성한 비동기전송모드 셀 송신부와, 상기 비동기전송모드 셀 송신부로부터 비동기전송모드 셀을 수신하는 셀 수신부와 더불어 상기 셀 수신부를 거쳐 제공되는 비동기전송모드 셀의 헤더에 대하여 헤더 오류 제어 연산을 통해 오류 검사를 수행하는 헤더 오류 제어 검사부가 이중화되며, 상기 이중화된 헤더 오류 제어 검사부로부터 각각 출력되는 비동기전송모드 셀을 상기 오류 검사 결과에 의해 선택 출력하는 셀 선택부로 이루어진 비동기전송모드 셀 수신부로 비동기전송모드시스템에서 헤더 오류 제어를 이용한 이중화장치를 구현하였다.
도 1은 종래 비동기전송모드시스템에서 이중화 구현을 위한 구성을 도시한 도면.
도 2는 본 발명의 일 실시 예에 따른 비동기전송모드시스템에서 헤더 오류 제어를 이용한 이중화장치의 구성을 도시한 도면.
이하 본 발명의 일 실시 예로 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
일반적으로 ATM 셀의 구성은 5바이트의 셀 헤더에 1바이트의 순환중복검사(CRC; Cyclic Redundancy Check)가 포함되어 있어 나머지 헤더 정보인 4바이트를 보호하고 있다. 이것을 헤더오류제어(HEC; Header Error Control) 기능이라고 한다. 본 발명은 상기 헤더오류제어를 이용하여 이중화 장치를 구현하고자 하는 것임을 미리 밝혀두는 바이다.
본 발명의 일 실시 예에 따른 비동기전송모드시스템에서 헤더 오류 제어를 이용한 이중화장치의 구성은 도 2에 도시한 바와 같은 구성을 가진다.
상기 도 2를 참조하면, 본 발명은 ATM 셀 송신부(30)와 ATM 셀 수신부(40)로 구성되어 있으며, 상기 ATM 셀 송신부(30)는 ATM 셀 송신부 A(310)와 ATM 셀 송신부 B(320)로 이중화되어 있다. 또한 상기 ATM 셀 수신부(40)도 ATM 셀 수신부 A(410)와 ATM 셀 수신부 B(420)로 이중화되어 자동으로 ATM 셀 송신부 A(310)와 ATM 셀 송신부 B(320)로부터 수신되는 데이터를 선택한다.
한편, 상기 ATM 셀 송신부 A(310)와 ATM 셀 송신부 B(320)는 셀 수신부(314,324)와 HEC 생성부(312,322)로 구성되어 있으며, 상기 ATM 셀 수신부 A(410)와 ATM 셀 수신부 B(420)는 셀 수신부(414,424)와 HEC 검사부(412,422) 및 셀 선택부(430)로 구성된다.
즉, 본 발명에 따른 구성은 종래 ATM 셀 송신부(30)의 데이터 변환부(112,122)를 제거하고, HEC 생성부(312,322)를 추가하였으며, ATM 셀 수신부(40)의 데이터 검색부(212,222)를 제거하고, HEC 검사부(412,422)를 추가한 구성을 가진다.
상기 HEC 생성부(312,322)는 수신되는 ATM 셀의 헤더 정보에 대해 HEC 연산을 수행하여 ATM 셀에 구비된 헤더의 5번째 바이트에 연산 결과를 삽입하여 전송한다.
상기 HEC 검사부(412,422)는 수신되는 54바이트의 ATM 셀의 헤더에 대하여 HEC 연산을 행함으로서 수신된 ATM 셀에 대한 오류 검사를 판단하며, 셀 선택부(430)는 상기 오류 검사 결과에 의해 ATM 셀을 선택 출력한다.
이하 상기한 구성을 참조하여 본 발명의 바람직한 실시 예에 따른 동작을 상세히 설명하면 다음과 같다.
먼저, 이중화된 ATM 셀 송신부(30)에서 53바이트의 ATM 셀을 수신하여 소정 처리를 행한 후 54바이트의 ATM 셀을 송신하는 일련의 동작을 설명한다.
외부로부터 수신되는 53바이트의 ATM 셀은 이중화된 ATM 셀 수신부 A, B(314,324)에 각각 인가된다. 상기 53바이트의 ATM 셀을 수신한 ATM 셀 수신부 A, B(314,324)는 대응하는 HEC 생성부(312,322)로 수신한 ATM 셀을 제공한다. 상기 53바이트의 ATM 셀을 수신한 HEC 생성부(312,322)는 수신한 53바이트의 ATM 셀에 대해 소정의 처리를 행하여 54바이트의 ATM 셀을 구성하여 송신한다.
상기 HEC 생성부(312,322)가 행하는 소정의 처리 동작을 살펴보면, 수신한 53바이트의 ATM 셀로부터 4바이트의 헤더를 추출한다. 상기 53바이트의 ATM 셀로부터 4바이트의 헤더를 추출하면 상기 추출한 4바이트의 헤더에 대하여 HEC 연산을 수행하게 된다. 상기 HEC 연산을 행하는 구체적인 동작을 앞에서도 언급한 바와 같이 종래 구현되어진 방식을 그대로 적용하게 된다. 상기 HEC 연산에 의해 계산된 결과는 1바이트로서 상기 4바이트 ATM 셀의 5번째 바이트에 삽입된다. 따라서, 상기 1바이트의 계산 결과가 삽입됨에 따라 최종적으로 전송되는 ATM 셀은 54바이트가 되는 것이다. 상기 54바이트의 ATM 셀은 이중화 구조로 구성된 HEC 생성부(312,322)로부터 각각 출력된다.
다음으로, 이중화된 ATM 셀 수신부(40)에서 54바이트의 ATM 셀을 수신한 후 이를 53바이트의 ATM 셀로 변환하여 선택 출력하는 일련의 ATM 셀 수신 동작을 설명한다.
상기 이중화된 HEC 생성부(312,322)로부터 각각 출력되는 54바이트의 ATM 셀은 ATM 수신부(40) 내에 이중화 구조로 구성된 셀 수신부(414,424)로 각각 인가된다. 상기 54바이트의 ATM 셀을 수신한 셀 수신부(414,424)는 대응하는 HEC 검사부(412,422)로 수신한 ATM 셀을 제공한다. 상기 54바이트의 ATM 셀을 수신한 HEC 검사부(412,422)는 수신한 54바이트의 ATM 셀을 소정 절차에 의해 오류 발생 여부를 분석하여 53바이트의 ATM 셀을 출력한다.
상기 HEC 검사부(412,422)가 오류 발생 여부를 분석하여 53바이트의 ATM 셀을 출력하기 위한 소정 절차를 살펴보면, 수신한 54바이트의 ATM 셀로부터 5바이트의 헤더 정보를 분석한다. 상기 분석된 5바이트의 헤더 정보에 대하여 HEC 연산에 따른 계산을 행하여 수신된 ATM 셀에 대한 오류를 판단한다. 상기 오류 판단에 의해 오류의 발생을 감지하면 이에 따른 오류신호를 발생함으로서 이중화에 따른 다른 HEC 검사부의 출력을 선택하도록 한다. 하지만, 오류 발생을 감지하지 못하면 수신한 ATM 셀의 헤더 정보 중 송신측에서 삽입한 1바이트의 정보를 제거한 후 53바이트의 ATM 셀을 출력한다.
상기한 동작에 의해 이중화된 HEC 검사부(412,422)로부터 각각 제공되는 53바이트의 ATM 셀은 셀 선택부(430)로 제공된다. 각각의 HEC 검사부(412,422)로부터 제공되는 53바이트 ATM 셀을 수신한 셀 선택부(430)는 상기 오류신호에 의해 오류 발생 여부를 판단한 후 오류가 발생하지 않은 ATM 셀을 선택하여 출력한다. 즉, 오류가 발생하지 않은 53바이트의 ATM 셀을 출력하는 HEC 검사부를 출력으로 연결함으로서 오류 발생이 없는 53바이트의 ATM 셀이 출력되도록 하고 있다.
상술한 바와 같이 구현되어진 본 발명은 통상적인 HEC를 이용하여 하드웨어를 간소화할 수 있어 생산자는 시스템 생산에 따른 비용을 절감할 수 있을 뿐 아니라 셀 지연을 최소화한 이중화장치를 구현함으로서 가입자에게 보다 양질의 서비스를 제공할 수 있는 효과가 있다.
Claims (3)
- 비동기전송모드시스템의 이중화장치에 있어서,셀 수신부와 더불어 상기 셀 수신부를 거쳐 수신되는 비동기전송모드 셀의 헤더 정보에 대해 헤더 오류 제어 연산을 수행하여 상기 비동기전송모드 셀에 구비된 헤더에 상기 연산 결과를 한 바이트 추가하여 삽입한 후 전송하는 헤더 오류 제어 생성부를 이중화 구조로 구성한 비동기전송모드 셀 송신부와,상기 비동기전송모드 셀 송신부로부터 비동기전송모드 셀을 수신하는 셀 수신부와 더불어 상기 셀 수신부를 거쳐 제공되는 비동기전송모드 셀의 헤더에 대하여 헤더 오류 제어 연산을 통해 오류 검사를 수행하는 헤더 오류 제어 검사부가 이중화되며, 상기 이중화된 헤더 오류 제어 검사부로부터 각각 출력되는 비동기전송모드 셀을 상기 오류 검사 결과에 의해 선택 출력하는 셀 선택부로 이루어진 비동기전송모드 셀 수신부로 구성함을 특징으로 하는 비동기전송모드시스템에서 헤더 오류 제어를 이용한 이중화장치.
- 제1항에 있어서,상기 헤더 오류 제어 생성부는 헤더 오류 제어 연산에 따른 1바이트의 데이터를 53바이트의 비동기전송모드 셀의 헤더에 추가함으로서 54바이트의 비동기전송모드 셀을 구성함을 특징으로 하는 비동기전송모드시스템에서 헤더 오류 제어를 이용한 이중화장치.
- 제2항에 있어서,상기 헤더 오류 제어 검사부는 제공되는 54바이트의 비동기전송모드 셀에 구비된 헤더에 대하여 헤더 오류 제어 연산을 통해 오류 검사를 수행한 후 1바이트의 변환 데이터를 제거하여 53바이트의 비동기전송모드 셀을 출력함을 특징으로 하는 비동기전송모드시스템에서 헤더 오류 제어를 이용한 이중화장치.
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KR20100091844A (ko) * | 2009-02-11 | 2010-08-19 | 삼성전자주식회사 | 촬상 장치 및 촬상 방법 |
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1998
- 1998-12-28 KR KR1019980059223A patent/KR20000042926A/ko not_active Application Discontinuation
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KR20100091844A (ko) * | 2009-02-11 | 2010-08-19 | 삼성전자주식회사 | 촬상 장치 및 촬상 방법 |
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