KR20000006169A

KR20000006169A - 지연프로파일의빠른변화를추적할수있는핑거수신기유닛

Info

Publication number: KR20000006169A
Application number: KR1019990022161A
Authority: KR
Inventors: 오무라히데오
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1998-06-15
Filing date: 1999-06-15
Publication date: 2000-01-25
Also published as: JP2973416B1; EP0966110A2; EP0966110A3; CN1239358A; BR9902752A; CN1127221C; JP2000004211A

Abstract

코드 분할 다원 접속(CDMA) 시스템에서 사용된 레이크 수신기 내에 포함된 핑거 수신기 유닛에 있어서, 다수의 역확산기 회로가 배열되어 다수의 지연된 역확산 신호 내로 지연된 확산 코드에 의해 수신 신호를 역확산한다. 각각의 역확산기들은 서로 다르나 칩 레이트보다는 짧은 내부 지연 시간을 갖는다. 선택기 회로는 지연된 역확산 신호들 중 최상의 품질을 갖는 하나를 선택하여 합성기에 전송한다. 핑거 회로 유닛은 핑거 수신기 유닛에서 어떠한 DLL도 포함하지 않은 상태에서 통신 경로에서 지연 프로파일의 변화를 빠르게 트랙하고, 동기 추적 동작을 수행할 수 있다.

Description

지연 프로파일의 빠른 변화를 추적할 수 있는 핑거 수신기 유닛{FINGER RECEIVER UNIT CAPABLE OF TRACKING A QUICK VARIATION OF A DELAY PROFILE}

본 발명은 직접 시퀀스 코드 분할 다원 접속(DS-CDMA) 시스템에서 사용되는 레이크(rake) 수신기에 관한 것으로서, 특히 레이크 수신기에 포함되는 핑거 수신기 유닛에 관한 것이다. 또한, 본 발명은 상술된 레이크 수신기를 사용하는 휴대용 수신기 또는 기지국에 관한 것이다.

최근의 경향으로서 상술된 유형의 DS-CDMA 시스템이 상당히 주목을 끌고 있으며, 차세대 이동 통신 시스템 중 하나로 기대되고 있다. 이러한 DS-CDMA 시스템에서, 각각의 사용자들에 고유하고 서로 다른 확산 코드들을 사용함으로써 사용자 정보 데이터가 스펙트럼으로 확산된 후, 송신기로부터 수신기로 송신된다. 이러한 구조에서, 다수의 사용자는 동일한 주파수 밴드를 사용함으로써 동시에 송신을 수행할 수 있다.

DS-CDMA 시스템의 이동 통신에서, 다른 경로들을 통해 도달하는 원하는 전파들에 의한 다중 경로 페이딩이 고려되어야 한다. 이러한 다중 경로 페이딩이 발생함과 동시에, 각각의 원하는 전파는 각각의 시각에 대응하는 강도로 다른 시각에 수신되고, 다중 경로 성분으로서 검출된다.

이러한 환경에서, 레이크 수신기는 다중 경로 페이딩에 의한 다중 경로 성분들을 복조하고, 복조된 성분을 합성하여 복조된 신호를 만드는데 사용된다. 여기서, 다중 경로 성분은 시간에 따라 급격하게 변화한다는 것에 유의해야 한다.

그러나, 지연 프로파일들은 다중 경로 성분들 사이의 상관치를 계산함으로써 결정되어야 하므로, 상술된 레이크 수신기로 다중 경로 성분들의 변화를 완전하게 추적하는 것이 매우 어렵다.

본 발명의 목적은 레이크 수신기에 포함되어 다중 경로 페이딩을 효과적으로 제거할 수 있는 핑거 수신기를 제공하는 것이다.

본 발명의 다른 목적은 상술된 유형의 핑거 수신기 유닛을 포함하는 레이크 수신기를 제공하는 것이다.

본 발명의 또 다른 목적은 상술된 레이크 수신기를 포함하는 기지국 또는 휴대국을 제공하는 것이다.

본 발명을 적용할 수 있는 핑거 수신기 유닛이 코드 분할 다원 접속(CDMA) 시스템에서 사용되어, 확산 코드 및 CDMA 변조된 수신 신호에 응답하여 역확산 신호를 생성한다. 본 발명의 한 특징에 따르면, 핑거 수신기 유닛은, 각기 서로 다른 지연 시간을 갖고, 수신 신호 및 확산 코드를 공통으로 제공받아, 지연 시간들에 의존하여 다수의 시간-지연된 역확산 신호를 생성하는 다수의 역확산기 회로; 및 시간-지연된 역확산 신호들 중 최상의 품질을 갖는 하나를 역확산 신호로 선택하는 선택기 회로를 포함한다.

본 발명의 다른 특징에 따르면, 레이크 수신기 회로가 코드 분할 다원 접속(CDMA) 시스템에서 사용되어, 확산 코드 및 CDMA 변조되고 다수의 경로를 통해공급받은 수신 신호에 응답하여 복조 신호를 생성한다. 레이크 수신기 회로는, 수신 신호를 수신하여, 경로들에 의존하는 다수의 경로 성분을 갖는 수신 신호의 지연 프로파일을 검출하는 서치 핑거 회로; 지연 프로파일의 각각의 피크 타이밍을 검출함으로써, 다수의 경로 성분의 성분 지연 시간 각각을 검출하는 지연 시간 검출 회로; 선정된 확산 코드를 생성하는 확산 코드 생성기; 서로 다른 제1 지연 시간들을 갖고, 제1 지연 시간들 만큼 선정된 확산 코드를 지연시켜 다수의 지연된 확산 코드를 생성하는 다수의 지연 회로 소자; 지연된 확산 코드들 및 수신 신호를 제공받아, 지연된 확산 코드들에 따라 경로 성분들을 각각 복조하여 복조한 경로 성분들을 생성하는 다수의 핑거 수신기 유닛; 및 복조된 경로 성분들을 제공받아 복조된 경로 성분들을 복조된 신호내로 합성하여 복조 신호를 생성하는 레이크 합성기를 포함한다. 이 경우, 각각의 핑거 수신기 유닛은, 각기 서로 다른 내부 지연 시간을 갖고, 수신 신호 및 확산 코드를 공통으로 제공받아 지연 시간들에 의존하여 다수의 지연된 역확산 신호를 생성하는 다수의 역확산기 회로; 및 지연된 역확산 신호들 중 최상의 품질을 갖는 하나를 각각의 복조된 경로 성분으로 선택하는 선택기 회로를 포함한다.

도 1은 종래의 레이크(rake) 수신기의 블록도.

도 2는 수신 신호에 포함된 다중 경로 페이딩을 설명하기 위해 사용된 그래프.

도 3은 본 발명의 양호한 실시예에 따른 레이크 수신기의 블록도.

도 4는 도 3에 도시된 레이크 수신기에서 사용된 핑거 수신기 유닛의 블록도.

<도면의 주요 부분에 대한 부호의 설명>

16 : 서치 핑거

18 : 레이크(rake) 합성기

21∼28 : 핑거 수신기 유닛

31∼38 : 지연 회로

41 : DSP

42 : 확산 코드 생성기

211∼215 : 역확산기

RS : 수신 신호

DM : 복조 신호

도 1을 참조하여, 본 발명을 용이하게 이해하기 위해 종래의 레이크 수신기에 대하여 설명한다. 먼저, 도시된 레이크 수신기 회로는 DS-CDMA 시스템에서 사용되어 무선 수신 신호에 응답하여 동작 가능하여 변조된 신호를 생성한다. 이러한 경우, 무선 수신 신호는 주로 다중 경로 페이딩된다.

도시된 일례에서, 무선 수신 신호가 안테나(11)를 통해 무선 주파수(RF) 복조기(12)로 수신되고, 이하 간단히 수신 신호(RS)라고 불리울 복조된 수신 신호 내로 복조된다. 수신 신호(RS)가 제1, 제2, 및 제3 핑거 수신기 유닛(15a, 15b, 및 15c) 및 서치 핑거(16)에 병렬로 전달된다. 이러한 경우, 서치 핑거(16)에 수신 신호가 제공되어, 사용자 신호가 수신 신호(RS)에 포함되어 있는지의 여부를 결정하고, 사용자 신호가 포함되는 경우 지연 프로파일 신호(DP)를 생성한다.

도 2를 참조하여, 서치 핑거(16)에 의해 검출된 지연 프로파일 신호(DF)는 제1, 제2, 및 제3 다중 경로 성분(MP1, MP2, 및 MP3)에 의해 설명된 다중 경로 성분을 포함한다. 도시된 일례에서, 제1 다중 경로 성분(MP1)이 최대 전력을 나타내는 동안, 제2 다중 경로 성분(MP2)은 제1 다중 경로 성분보다 낮으나 제3 다중 경로 성분(MP3)보다는 높은 전력을 나타낸다.

도 1에 도시된 바와 같이, 지연 프로파일 신호(DP)가 서치 핑거(16)로부터 제1∼제3 경로 다중 성분들(MP1∼MP3) 각각의 지연 시간을 검출하는 서치 엔진(17)으로 전송된다. 서치 엔진(17)은 제1∼제3 다중 경로 성분(MP1∼MP3)들의 지연 시간들을 나타내는 제1∼제3 지연 신호들을 제1∼제3 핑거 수신기 유닛들(15a∼15c)로 각각 전달한다.

제1∼제3 지연 신호들과 함께 제공되므로, 제1∼제3 핑거 수신기 유닛들(15a∼15c)은 수신 신호(RS)를 역확산하기 위해 사용된 확산 코드들의 위상을 제어하거나 조절하고, 확산 코드들을 사용함으로써 제1∼제3 다중 경로 성분들(MP1∼MP3)을 원하는 복조된 전파 내로 역확산한다. 원하는 복조된 전파는 레이크 합성기(18)만큼 원하는 복조된 전파들을 조절하고 최대 레이트에서 이들을 합성함으로써 복조된 신호 내로 합성된다.

여기서, 서치 핑거(16)로부터 전송된 지연 프로파일(DP)은 공지된 방식으로 상관치를 계산함으로써 얻어질 수 있다는 것에 유의해야 한다. 상관치를 계산하는데는 비교적 긴 시간이 걸리기 때문에, 서치 핑거(16)가 수시로 변화하는 각각의 다중 경로 성분을 완전히 추적할 수 없다는 것을 의미한다.

상술된 바와 같이, 서치 엔진(17)은 다중 경로 성분들의 각각의 지연 시간을 검출하여, 핑거 수신기 유닛(15a∼15c)의 확산 코드의 위상들을 조절하고, 동기를 확립한다. 동기의 확립은 2단계로 나누어지는데, 그 중의 하나는 동기 포착 단계이고, 다른 하나는 동기 추적 단계로 불리워질 수 있다. 동기 포착 단계가 동기외에서 동기점을 탐색하기 위해 수행되는 동안, 동기 추적 단계는 동기 포착 단계 이후이 수행되어, 각각의 확산 코드의 단일 칩 길이보다 짧은 시간 내에서 각각의 확산 코드의 위상 에러를 유지한다.

도시된 일례에서, 동기 포착 단계가 서치 엔진(17)에 의해 수행되는 동안, 동기 추적 단계는 각각의 제1∼제3 핑거 수신기 유닛들(15a∼15c)에 의해 수행된다.

이는 각각의 핑거 수신기 유닛(15a∼15c)들이 동기 추적 단계를 수행해야 한다는 것을 나타낸다. 따라서, 지연 잠금 루프(delay locked loop : DLL)는 일반적으로 각각의 핑거 수신기 유닛(15a∼15c)에서 사용되고, 상관 관계 네트워크, 피드백 시프트 레지스터, 루프 필터, 및 전압 제어 클럭을 구비한다. 이러한 구조에서, 상관치는 초기 코드 및 후기 코드 사이에서 계산되고, 이들 모두는 각각의 확산 코드의 칩 길이에 대한 결정된 시간에 의한 프롬프트 코드 보다는 빠르거나 느리다. 또한, 위상은 DLL에서 정교하게 조절되어, 초기 코드와 결합되어 계산된 전력 및 후기 코드와 결합되어 계산된 전력 사이의 상관치의 차는 0이 된다.

종래의 레이크 수신기에서, 서치 핑거는 동기 포착 단계용 회로를 구비해야 하고, 핑거 수신기 유닛들(15a∼15c)은 구조가 복잡한 DLL을 구비해야 한다. 이러한 구조는 본 명세서의 서론에서 설명된 불리한점들을 갖는다.

도 3을 참조하여, 본 발명의 양호한 실시예에 따른 레이크 수신기 회로가 이동국에서 사용된다고 가정하고, 도 1에 도시된 바와 같이 수신 신호(RS)와 함께 제공된 서치 핑거(16) 및 복조된 신호(DM)를 생성하기 위한 레이크 합성기(18)를 갖는다. 도시된 레이크 수신기 회로는 제1∼제8 지연 회로들(31∼38)에 각각 접속된 제1∼제8 핑거 수신기 유닛(21∼28)을 구비하는데, 이들 모두는 디지탈 신호 프로세서(DSP) 및 확산 코드 생성기(42)에 접속된다.

DSP(41)는 서치 핑거(16)에 의해 제어되고, 도 1에 도시된 서치 엔진(17)과 유사한 방식으로 동작한다. 이러한 접속에서, DSP(41)는 도 2에 도시된 MP1∼MP3와 같은 다중 경로 성분의 각각의 피크 타이밍을 검출하여, 다중 경로 성분들의 각각의 지연 시간을 얻는다. DSP(41)는 지연 프로파일에 기초하여 다중 경로 성분의 지연 시간을 나타내는 지연 시간 신호를 생성하고, 지연 시간 신호들을 확산 코드가 제공된 제1∼제8 지연 회로들(31∼38)로 각각 전달한다.

도시된 일례에서, 도 3에 명시되지 않았으나, 확산 코드 생성기(42)는 의사랜덤 노이스(pseudo-random noise)와 같은 롱 코드, 월쉬 코드와 같은 숏 코드로 구성되고, 도시된 레이크 수신기 회로에서 변하지 않은 상태로 유지되는 확산 코드를 생성한다. 하여튼, 롱 코드가 동기를 확립하기 위해 사용되는 동안, 숏 코드는 각각의 사용자를 위해 각각의 채널을 결정하기 위해 사용된다는 것이 공지되어 있다.

따라서, 상술된 확산 코드는 제1∼제8 지연 회로들(31∼38)로 송신되고, DSP(41)로부터 제공된 지연 시간 신호들에 따라 제1∼제8 핑거 수신기 유닛(21∼28)으로 제공된다.

도시된 일례에서, 서로 다른 지연 시간들에 의해 지연되거나 시프트되고, 제1∼제8 지연 회로들(31∼38)으로부터 전송된 지연 시간에 의해 결정된 확산 코드들에 응답하여, 각각의 핑거 수신기 유닛(21∼28)이 동작 가능하다는 것을 제외하고는, 각각의 제1∼제8 핑거 수신기 유닛들(21∼28)은 구조 및 동작이 서로 유사하다. 따라서, 제1∼제8 핑거 수신기 유닛들(21∼28)을 대표하는 제1 핑거 수신기 유닛(21)에 관하여만 설명한다.

도 3에 도시된 바와 같이, 도시된 핑거 수신기 유닛(21)에는 지연 시간 신호들 중 특정한 하나에 의해 설정된 시간에 의한 제1 지연 회로(3)에 의해 지연된 확산 코드들이 제공되고, 나중에 상세히 설명될 방식으로 단일 칩 길이 또는 시간(CT) 내에서 지연된 내부 지연된 확산 코드들에 응답하여 동작하는 제1∼제5 역확산기들(211∼215)을 갖는다.

이러한 경우, 제1∼제5 역확산기(211∼215)가 -2T, -T, 0, T, 및 2T(이때, T는 단일 칩 시간(CT)의 4분의 1(1/4)시간과 동일함)의 지연을 각각 제공하는 제1∼제5 내부 지연 유닛들을 갖는다고 가정한다. 따라서, 제1∼제5 내부 지연 유닛들의 내부 지연 시간은 단일 칩 시간(CT)의 -1/2, -1/4, 0, 1/4, 및 1/2이다. 그러나, 역확산기(211∼215)의 수는 5개에 제한되지 않으며, 5이하 또는 이상일 수 있다. 이는 또한 T가 단일 칩 시간(CT)의 4분의 1에 제한되지 않는다는 것을 의미한다.

하여튼, 제1∼제5 역확산기(211∼215)는 내부 지연된 확산 코드들에 따라 제1∼제5 국부 역확산 신호들 내로 수신 신호(RS)를 각각 역확산한다. 일반적으로, 각각의 내부 지연된 확산 코드는 롱 코드 및 숏 코드를 포함할 수 있다.

도시된 핑거 수신기 유닛(21)이 제1∼제5 역확산기들(211∼215)에 접속되고, 제1∼제5 국부 역확산 신호들은 제공된 선택기(218)를 갖는다. 선택기(218)는 제1∼제5 국부 역확산 신호들을 서로 비교하여, 제1∼제5 국부 역확산 신호들 중 최상의 품질을 갖는 것을 선택한다. 제1∼제5 국부 역확산 신호들로부터 최상의 품질을 갖는 역확산 신호를 선택하기 위해, 선택기(218) 및 신호 대 인터페이스 레이트(signal to interface ratio : SIR)가 수신 품질을 추정하기 위해 참고로 사용되어, 제1∼제5 국부 역확산 신호들을 추정한다. 또 다른 방식으로, SIR 이외에도 다른 참고 문헌을 사용하여 추정할 수 있다.

도 3에서, 레이크 합성기(18)가 제1∼제8 핑거 수신기 유닛들(21∼28)에 접속되고, 각각의 핑거 수신기 유닛들(21∼28)로부터 전송되 지연 시간들을 조절하여, 최대 레이트을 고려하여 이들을 합성하고, 복조된 신호(DM)를 생성한다.

이제, 도 3에 도시된 레이크 수신기 회로에 관하여 설명한다. 수신 신호(RS)는 제1∼제8 핑거 수신기 유닛들(21∼28) 뿐 아니라 서치 핑거(16)에도 전달된다. 여기서, 수신 신호(RS)는 스펙트럼에 확산되어 있고 에러 및 노이즈가 첨가되어 있는 파일롯 심볼의 시퀀스를 포함한다는 것에 유의해야 한다. 파일롯 심볼은 수신 파일롯 심볼 시퀀스로서 언급될 수 있다. 이러한 환경 하에서, 순간 지연 프로파일이 확산 파일롯 심볼의 복제를 계산하고 파일롯 심볼 복제의 전체 길이에 걸쳐 수신 파일롯 심볼 시퀀스와 파일롯 심볼 복제 사이의 상관치를 계산함으로써 얻어진다. 특히, N이 기지국 및 도시된 레이크 수신기 회로 사이의 거리에 의해 결정된 서치 범위에 의해 표현되는 동안, L은 복제 거리를 나타낸다. 또한, rn은 수신 파일롯 심볼들 중 n번째를 나타내는 동안, pi는 복제 심볼들 중 i번째를 나타내고, 이때 n은 0과 N사이의 정수이고, i는 0과 L-1사이의 정수이다.

이러한 환경하에서, 시간 인스턴스들 중 n번째 지연 프로파일 시간 Rn은 Rn=In²+Qn²에 의해 표현되고, 이때, In 및 Qn은 각각 지연 프로파일 Rn의 동위상 성분 및 직각 성분을 나타낸다. 여기서, 동위상 성분 In 및 직각 성분 Rn 사이의 관계는 다음과 같이 주어진다.

이때, conj는 복소공액(complex conjugate)을 나타낸다. 수학식(1)로부터, 서치 핑거(16)에 의해 계산된 지연 프로파일 Rn이 수신 파일롯 심볼 및 복제 길이에 걸쳐 파일롯 심볼 복제 간의 차의 합에 의해 특정화된다.

이러한 경우, 지연 프로파일 Rn은 도 2에 도시된 지연 프로파일과 유사하고, 상술한 바와 같이 도 3에 도시되고 서치 엔진에서 동작 가능한 서치 핑거(16)로부터 DSP(41)로 전달된다. 그 결과, 각각의 제1∼제8 지연 회로들(31∼38)에는 MP1∼MP3와 같은 다중 경로 성분을 위해 결정된 각각의 지연 시간이 DSP(41)로부터 제공되고, 각각의 지연 시간에 의해 확산 코드를 지연시킨다. 따라서, 제1∼제8 핑거 수신기 유닛들(21∼28)(도 3에 도시됨)에는 제1∼제8 지연 회로들(31∼38) 각각에 의해 지연된 확산 코드들이 제공된다. 수학식(1)에 의해 이미 자명한 바와 같이, 지연 프로파일 Rn이 수신 파일롯 심볼 모두에서 계산되고, 수신 파일롯 심볼의 각각의 심볼 레이트은 일반적으로 확산 코드들의 칩 레이트보다 작다는 것에 유의해야 한다. 이는 심볼 레이트보다 짧은 시간 내에서 DSP(41)이 지연 시간들을 제어할 수 없다는 것을 나타낸다.

상술된 바를 고려하면, 도 3에 도시된 바와 같이, 제1∼제8 핑거 수신기 유닛들(21∼28) 각각은 제1∼제5 역확산기들(211∼215)를 구비한다.

도 4를 도 3과 함께 참조하여, 제1∼제5 역확산기들(211∼215) 각각은 내부 지연 유닛(51), 복소 곱셈기(52), 상관기(53), 통신로 추정기(54), 복소공액 계산기(complex conjugate calculator : 55), 및 곱셈기(56)를 구비한다.

여기서, 제1∼제5 역확산기(211∼215)의 각각의 내부 지연 유닛(51)은 도 3을 결합하여 설명한 바와 같이 서로 다르고 칩 시간 또는 레이트보다 짧은 내부 지연 시간을 갖는다는 것에 유의해야 한다. 이는 각각의 내부 지연 시간이 심볼 레이트보다 짧다는 것을 의미한다.

도시된 일례에서, 제1∼제5 역확산기들(211∼215)(도 3에 도시됨)은 0, tc/4, tc/2, 3tc/4, 및 tc (이때, tc는 칩 시간을 나타냄)지연들을 각각 제공하는 내부 지연 유닛들(51)을 갖는다. 이러한 경우, 제1∼제5 역확산기(211∼215)의 중심부에 위치한 제3 역확산기(213)의 내부 지연 유닛(51)은 DSP(41)에 의해 표현된 지연을 제공한다. 다른 말로 하면, 제1∼제8 지연 회로들(31∼38)의 지연 시간들은 DSP(41)의 제어하에서 변화하여, 각각의 지연 회로들(31∼38)을 통해 전송된 확산 코드들의 위상을 조절한다.

도 4에서, 지연된 확산 코드가 확산 코드 생성기(42)로부터 지연 회로(31)를 통해 각각의 제1∼제5 역확산기들(211∼215)의 내부 지연 유닛(51)으로 제1 핑거 수신기 유닛(21)에서 제공된다. 본 명세서에는 생략되었으나, 남아있는 핑거 수신기 유닛들(22∼28) 각각에서 유사한 동작이 수행된다.

또한, 지연된 확산 코드는 상술된 방식에서 결정된 지연 시간에 의한 제1∼제5 역확산기들(211∼215) 각각에서 내부 지연 유닛(51)에 의해 지연되고, 내부 지연된 신호로서 수신 신호(RS)와 함께 제공된 복소 곱셈기(52)로 송신된다. 복소 곱셈기(52)는 내부 지연 유닛(51)에 의해 지연된 확산 코드에 의해 수신 신호(RS)를 내부 역확산 코드들 내로 역확산한다. 각각의 내부 역확산 코드는 상관기(53)로 전송되어, 각각의 내부 역확산 코드와 접속된 모든 심볼에서 상관값을 계산한다. 한편, 상관값은 통신로 추정기(54)로 전달되거나, 곱셈기(56)로 전달된다. 통신로 추정기(54)는 소프트웨어에 따라 DSP에 의해 형성될 수 있고, 특정한 패턴신호의 일부분을 사용함으로써 페이딩 벡터를 추정할 수 있다. 페이딩 벡터는 복소수에 의해 표현되고, 통신 경로의 특성을 설명한다. 페이딩 벡터가 복소공액 계산기(55)에 제공되어, 페이딩 벡터의 복소공액을 계산한다. 곱셈기(56)는 상관기(53)의 출력을 곱하여, 간섭 검출 신호를 얻는다. 복소 곱셈기(52) 및 상관기(53)는 하드웨어에 의해 구성될 수 있다.

여기서, 상술된 동작이 수학식을 사용함으로써 설명된다. 이러한 경우, M은 파일롯 길이를 나타낸다. 또한, i_FL(m)은 수신 신호 중 m번째 신호, 즉 파일롯 신호 중 m번째 심볼을 나타내는 동안, Z_iFL(m)은 채널 추정에 의해 얻어진 페이딩 벡터 중 m번째를 나타내고, 이때 m은 0과 M-1 사이의 정수를 나타낸다.

이러한 환경하에서, 감섭 검출 신호는 v_iFL(m)에 의해 표현되고, 다음에 의해 주어진다.

수학식(2)로부터, 페이딩 벡터가 간섭 검출 신호 v_iFL(m)로부터 취소될 수 있다. 이는 동기 트랙팅 동작이 어떠한 DLL 없이도 수행될 수 있다는 것을 나타낸다.

발명에 따르면, DLL에 의해 추적될 수 없는 계단 진동이 다중 경로 성분의지연 시간에서 생성할 때 조차 동기 포착 및 동기 추적 동작이 정확하게 수행될 수 있다. 이는 각각의 핑거 수신기 유닛이 다수의 역확산기를 갖고 있으며, 동시 지연 시간에 매칭하는 시간에서 역확산기들 중 하나는 각각의 다중 경로 성분에 응답할 수 있고, 확산기들의 출력으로부터 최적 출력이 선택기에 의해 선택되기 때문이다. 그 결과, 각각의 핑거 수신기 유닛은 효과적으로 수신할 수 있고, 각각의 다중 경로 성분들에 응답할 수 있다. 따라서, 레이크 합성기(18)는 원하는 전파을 수신할 수 있다. 이러한 구조에서, 루프를 갖고 구조가 복잡한 임의의 DLL이 각각의 핑거 수신기 유닛에서 불필요하게 된다. 이는 계산의 양을 감소시키고 레이크 수신기 회로의 사이즈를 감소시키기 때문이다. 또한, 확산기 및 상관기가 하드웨어에 의해 구성되는 경우, 칩 레이트에 의존하는 프로세싱이 확산기 및 상관기에서 고속으로 수행될 수 있다.

또한, 각각의 다중 경로 성분의 지연 시간들의 검출이 본 발명의 소프트웨어에 따라 동작 가능한 DSP 및 CPU를 사용함으로써 수행된다. 이는 검출용 알고리즘이 탄력적으로 변화되고 활용될 수 있다는 것을 의미한다.

본 발명이 양호한 실시예와 결합하여 설명되어 있으므로, 본 발명의 당업자들은 다양한 방식으로 본 발명을 활용할 수 있다. 예를 들면, 다수의 핑거 수신기 유닛들은 8개에 제한되지 않으며, 도 1에 도시된 바와 같이 3개일 수 있다. 또한, DSP(41)가 일반적인 목적의 CPU(Central Processing Unit)에 의해 대체될 수 있다. 또한, DSP(41) 대신에 소프트 웨어를 사용하여 고속에서 신호를 처리함으로써 다중 경로 성분들의 지연 시간들을 검출하는 것이 가능하다. 본 명세서는 핑거 수신기유닛이 이동국에서 사용된다는 가정하에 설명되었으나, 본 발명에 따른 핑거 수신기 유닛은 기지국에서 사용될 수 있다.

Claims

확산 코드 및 CDMA 변조된 수신 신호에 응답하여 역확산 신호를 생성하기 위해 코드 분할 다원 접속(CDMA) 시스템에 사용되는 핑거 수신기 유닛에 있어서,

각기 서로 다른 지연 시간을 갖고, 수신 신호 및 확산 코드를 공통으로 제공받아 지연 시간들에 의존하여 다수의 지연된 역확산 신호를 생성하는 다수의 역확산기 회로; 및

상기 지연된 역확산 신호들 중 최상의 품질을 갖는 하나를 역확산 신호로 선택하는 선택기 회로

를 포함하는 것을 특징으로 하는 핑거 수신기 유닛.
제1항에 있어서, 상기 각각의 역확산기 회로는

각기 서로 다른 지연 시간을 갖고, 상기 확산 코드에 응답하여 지연 시간이 서로 다른 각각의 지연된 확산 코드를 생성하는 지연 회로; 및

상기 지연된 확산 코드 및 상기 수신 신호에 응답하여 각각의 지연된 역확산 신호를 생성하는 계산 회로

를 포함하는 것을 특징으로 하는 핑거 수신기 유닛.
제2항에 있어서, 상기 확산 코드가 선정된 칩 시간을 각각 갖는 다수의 칩으로 나누어지고, 상기 역확산 회로의 지연 회로들에 할당된 각각의 지연 시간들은 1보다 큰 양의 정수로 상기 선정된 칩 시간을 나눔으로써 주어지는 것을 특징으로 하는 핑거 수신기 유닛.
제2항에 있어서, 상기 계산 회로는

상기 지연된 확산 코드에 복소수 형태의 수신 코드를 곱하여, 곱 신호들의 시퀀스를 생성하는 복소 곱셈기;

곱 신호 시퀀스 사이의 상관치를 계산하는 상관 회로; 및

상기 상관치로부터 상기 지연된 역확산 신호를 계산하는 출력 회로

를 포함하는 것을 특징으로 하는 핑거 수신기 유닛.
제4항에 있어서, 상기 출력 회로는

상기 상관치로부터 통신 경로를 추정하여 상기 통신 경로와 연관된 페이딩 벡터를 생성하는 경로 추정 회로;

상기 페이딩 벡터의 복소공액을 계산하기 위한 복소공액 계산기; 및

상기 복소공액을 상기 상관치에 곱하여 상기 지연된 역확산 신호를 생성하는 곱셈기

를 포함하는 것을 특징으로 하는 핑거 수신기 유닛.
확산 코드 및 CDMA 변조되고 다수의 경로를 통해 공급받은 수신 신호에 응답하여 복조 신호를 생성하는 코드 분할 다원 접속(CDMA) 시스템용 레이크 수신기 회로에 있어서,

상기 수신 신호를 수신하여, 상기 경로들에 의존하는 다수의 경로 성분을 갖는 상기 수신 신호의 지연 프로파일을 검출하는 서치 핑거 회로;

상기 지연 프로파일의 각각의 피크 타이밍을 검출함으로써, 상기 다수의 경로 성분의 성분 지연 시간 각각을 검출하는 지연 시간 검출 회로;

선정된 확산 코드를 생성하는 확산 코드 생성기;

서로 다른 제1 지연 시간들을 갖고, 상기 제1 지연 시간들 만큼 상기 선정된 확산 코드를 지연시켜 다수의 지연된 확산 코드를 생성하는 다수의 지연 회로 소자;

상기 지연된 확산 코드들 및 수신 신호를 제공받아, 상기 지연된 확산 코드들에 따라 상기 경로 성분들을 각각 복조하여 복조한 경로 성분들을 생성하는 다수의 핑거 수신기 유닛; 및

상기 복조된 경로 성분들을 제공받아, 상기 복조된 경로 성분들을 합성하여 상기 복조 신호를 생성하는 레이크 합성기

를 포함하고,

각각의 상기 핑거 수신기 유닛은

각기 서로 다른 내부 지연 시간을 갖고, 상기 수신 신호 및 상기 확산 코드를 공통으로 제공받아, 상기 지연 시간들에 의존하여 다수의 지연된 역확산 신호를 생성하는 다수의 역확산기 회로; 및

상기 지연된 역확산 신호들 중 최상의 품질을 갖는 하나를 각각의 복조된 경로 성분으로 선택하는 선택기 회로

를 포함하는 것을 특징으로 하는 레이크 수신기 회로.
제6항에 있어서, 상기 역확산기 회로들 각각은

서로 다른 내부 지연 시간을 갖고, 제1 지연 시간 만큼 지연된 상기 확산 코드에 응답하여 내부 지연 시간이 서로 다른 각각의 지연된 확산 코드를 생성하는 내부 지연 회로; 및

상기 지연된 확산 코드 및 상기 수신 신호에 응답하여 각각의 지연된 역확산 신호를 생성하는 계산 회로

를 포함하는 것을 특징으로 하는 레이크 수신기 회로.
제7항에 있어서, 상기 확산 코드는 각기 선정된 칩 시간을 갖는 다수의 칩으로 나누어지고, 상기 역확산 회로들의 상기 내부 지연 회로들에 할당된 각각의 내부 지연 시간들은 1 보다 큰 양의 정수로 상기 선정된 칩 시간을 나눔으로써 주어지는 것을 특징으로 하는 레이크 수신기 회로.
제7항에 있어서, 상기 계산 회로는

상기 지연된 확산 코드에 복소수 형태의 수신 코드를 곱하여 곱 신호들의 시퀀스를 생성하는 복소 곱셈기;

상기 곱 신호 시퀀스 사이의 상관치를 계산하는 상관 회로; 및

상기 상관치로부터 상기 지연된 역확산 신호를 계산하는 출력 회로

를 포함하는 것을 특징으로 하는 레이크 수신기 회로.
제9항에 있어서, 상기 출력 회로는

상기 상관치로부터 통신 경로를 추정하여, 상기 통신 경로와 관련된 페이딩 벡터를 생성하기 위한 경로 추정 회로;

상기 페이딩 벡터의 복소공액을 계산하기 위한 복소공액 계산기; 및

상기 복소공액을 상기 상관치에 곱하여, 상기 지연된 역확산 신호를 생성하기 위한 곱셈기

를 포함하는 것을 특징으로 하는 레이크 수신기 회로.
제8항에 있어서, 상기 수신 신호가 선정된 칩 레이트보다 긴 선정된 심볼 레이트로 제공되는 것을 특징으로 하는 레이크 수신기 회로.
제11항에 있어서, 각각의 상기 내부 지연 시간들은 상기 제1 지연 시간 보다 짧은 것을 특징으로 하는 레이크 수신기 회로.
제12항에 있어서, 각각의 상기 핑거 수신기 유닛의 상기 내부 지연 회로들은 상기 칩 레이트 내에서 서로 다른 내부 지연 시간들을 갖는 것을 특징으로 하는 레이크 수신기 회로.
제9항에 있어서, 상기 복소 곱셈기 및 상기 상관 회로는 하드웨어에 의해 구성되는 것을 특징으로 하는 레이크 수신기 회로.
제6항에 있어서, 상기 지연 시간 검출 회로는 디지탈 신호 처리기(DSP)에 의해 구성되는 것을 특징으로 하는 레이크 수신기 회로.
제6항에 있어서, 상기 지연 시간 검출 회로는 중앙 처리 장치(CPU)에 의해 구성되는 것을 특징으로 하는 레이크 수신기 회로.