KR19990085224A

KR19990085224A - 역톱니파를 이용한 역률 보정 회로

Info

Publication number: KR19990085224A
Application number: KR1019980017504A
Authority: KR
Inventors: 최낙춘
Original assignee: 김덕중; 페어차일드코리아반도체 주식회사
Priority date: 1998-05-15
Filing date: 1998-05-15
Publication date: 1999-12-06
Also published as: JP3398619B2; KR100286047B1; US6178104B1; JP2000165210A

Abstract

본 발명의 역률 보정회로는 스위칭 소자의 제어에 의해 소정의 전압을 출력하는 부스트 컨버터를 가진다. 스위칭 소자에는 저항과 커패시터가 연결되며, 이 저항과 커패시터는 전류 감지부로서 부스트 컨버터의 인덕터에 흐르는 전류를 감지한다. 부스트 컨버터의 출력 전압은 분배 저항에 의해 분배되고, 이 분배된 전압과 기준 전압과의 차는 에러 증폭기에 의해 증폭된다. 에러 증폭기의 출력 전압과 발진기로부터 출력된 역톱니파는 곱셈기에 입력되어 소정 이득으로 곱해지고, 곱셈기의 출력전압과 전류 감지부는 스위칭 구동부에 입력된다 스위칭 구동부는 전류 감지부의 출력 전압과 곱셈기의 출력 전압이 같게 되는 경우 스위칭 소자를 오프로 하며, 기준 클록 신호의 상태가 천이하는 경우에 스위칭 소자를 온으로 한다.

Description

역톱니파를 이용한 역률 보정 회로

본 발명은 고역률 보정회로에 관한 것으로서, 특히 역톱니파와 전류 기울기 제어를 이용한 역률 보정(Power Factor Correction; 이하 'PFC' 라 함)회로에 관한 것이다.

종래, 고역률 회로를 구현하기 위한 방식으로 연속 전류 모드(Continuous Current Mode; CCM) 제어 방식이 알려져 있다.

CCM 제어방식을 이용한 역률 개선방식으로는 피크전류 제어방식, 가변 히스테리시스 제어방식, 평균전류 제어방식 등이 있으며, 이들 개개의 방식들은 높은 역률을 얻을 수 있는 장점이 있었다.

그러나, 상기 방식들은 다음과 같은 문제점이 있다. 즉, 피크전류 검출 제어 방식은 외부 인덕터 전류의 왜곡, 사각 왜곡(dead angle distortion), 최대 듀티를 50% 이하로 유지해야 하는 등의 단점들 때문에 정확한 보정을 할 수 없었으며, 가변 히스테리시스 제어방식은 인덕터 전류 감지에 따른 가변 주파수 방식으로 입력 전압이 낮아지는 경우 인덕터 전류제어를 위해 주파수가 무한히 증가하기 때문에 주파수 제어의 한계가 있었으며, 평균 전류 제어방식은 단위 역률을 구현하기 위한 제어방식의 구성이 매우 복잡하다는 단점이 있었다.

본 발명은 상기와 같은 종래의 CCM PFC방식의 문제점들을 해결하기 위한 것으로서, 역톱니파를 이용한 간단한 역률 보정 회로를 제공함으로써 보다 높은 역률을 제공하고, 또한 듀티비의 제한이 거의 없는 역률 보정 회로를 제공하기 위한 것이다.

도1은 본 발명의 제1 실시예에 따른 역률 보정 회로를 나타내는 도면이다.

도2는 도1에서 스위칭 모스 FET의 온, 오프 시점을 나타내는 도면이다.

도3은 도2에서 출력 전압의 변동에 따른 듀티비의 변화를 나타내는 도면이다.

도4는 본 발명의 제2 실시예에 따른 역률 보정 회로를 나타내는 도면이다.

도5는 도4에서 스위칭 모스 FET의 온, 오프 시점을 나타내는 도면이다.

도6은 도4에서 부하가 증가하여 출력 전압이 감소되는 경우의 듀티비의 변화를 나타내는 도면이다.

도7은 도4에서 부하가 감소하여 출력 전압이 증가하는 경우의 듀티비의 변화를 나타내는 도면이다.

도8은 본 발명의 제3 실시예에 따른 역률 보정 회로를 나타내는 도면이다.

도9는 도8에서 스위칭 모스 FET의 온, 오프 시점을 나타내는 도면이다.

도10은 도8에서 부하가 증가하여 출력 전압이 감소되는 경우의 듀티비의 변화를 나타내는 도면이다.

도11은 도8에서 부하가 감소하여 출력 전압이 증가하는 경우의 듀티비의 변화를 나타내는 도면이다.

이와 같은 목적을 달성하기 위해 본 발명의 일 특징에 따른 역률 보정 회로는

컨버터부, 전류 감지부, 에러 증폭부, 비교 파형 생성부와 스위칭 구동부를 포함한다.

컨버터부는 입력 전압에 연결되는 인덕터와, 인덕터에 흐르는 전류를 제어하는 스위칭 소자와, 인덕터의 출력 전압을 정류하여 부하로 공급하는 다이오드 및 제1 커패시터를 가진다.

전류 감지부는 스위칭 소자에 연결되는 제1 저항과 제2 커패시터를 가지며, 스위칭 소자가 온 되었을 때 인덕터에 흐르는 전류를 감지한다. 에러 증폭부는 컨버터부의 출력전압을 분배하기 위한 제2, 제3 저항과, 제2 및 제3 저항사이의 접점의 전압과 기준 전압과의 차를 증폭하기 위한 에러 증폭기를 가진다.

비교 파형 생성부는 동일한 주파수의 역톱니파와 기준 클록신호를 발생시키는 발진기와, 에러증폭기의 출력 전압과 역톱니파를 소정 이득으로 곱하는 곱셈기를 가진다.

스위칭 구동부는 전류 감지부의 출력 전압과 곱셈기의 출력 전압이 같게 되는 경우 스위칭 소자를 오프로 하며, 기준 클록 신호의 상태가 천이하는 경우에 스위칭 소자를 온으로 한다.

여기서, 컨버터는 부스터 컨버터인 것이 바람직하다.

또한, 스위칭 구동부는 전류 감지부의 출력 전압과 곱셈기의 출력전압을 비교하는 비교기와, 비교기의 출력 전압을 리셋입력으로 하고, 발진기의 기준 클록신호를 세트입력으로 하는 플립플롭과, 플립플롭의 반전 출력과 발진기의 기준클록신호를 입력으로 하는 노어 게이트와, 노어 게이트의 출력 신호에 따라 상기 스위칭 소자를 온, 오프로 하는 스위칭 구동회로를 포함하는 것이 바람직하다.

한편, 본 발명의 다른 특징에 따른 역률 보정회로의 컨버터부, 전류 감지부, 에러 증폭부는 상기한 역률 보정회로와 동일하며,

비교파형 생성부는 동일한 주파수의 역톱니파와 기준 클록신호를 발생시키는 발진기와, 에러증폭기의 출력 전압을 제2 기준전압으로 감산하기 위한 제1 감산기와, 제3 기준전압을 제1 감산기의 출력전압으로 감산하기 위한 제2 감산기와, 역톱니파와 제1 감산기의 출력 전압을 제1 이득으로 곱하는 제1 곱셈기와, 제2 감산기의 출력 전압과 전류 감지부의 출력전압을 제2 이득으로 곱하는 제2 곱셈기를 가진다.

스위칭 구동부는 제1 곱셈기와 상기 제2 곱셈기의 출력 전압이 같게 되는 경우 스위칭 소자를 오프로 하며, 기준 클록 신호의 상태가 천이하는 경우에 스위칭 소자를 온으로 한다.

한편, 본 발명의 다른 특징에 따른 역률 보정회로의 비교파형 생성부는

동일한 주파수의 역톱니파와 기준 클록신호를 발생시키는 발진기와, 제1 이득을 에러증폭기의 출력 전압으로 나누기 위한 나눗셈기와, 역톱니파와 에러 증폭기의 출력 전압을 제2 이득으로 곱하기 위한 제1 곱셈기와, 나눗셈기의 출력 전압과 전류 감지부의 출력 전압을 제3 이득으로 곱하는 제2 곱셈기를 가지며,

스위칭 구동부는 제1 곱셈기와 제2 곱셈기의 출력 전압이 같게 되는 경우 상기 스위칭 소자를 오프로 하며, 기준 클록 신호의 상태가 천이하는 경우에 스위칭 소자를 온으로 한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.

도1은 본 발명의 제1 실시예에 따른 PFC 회로를 나타내는 도면이다.

도1에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 PFC 회로는 부스트 컨버터부(10), 에러 증폭부(20), 전류 감지부(30), 비교 파형 생성부(40), 스위칭 구동부(50)로 이루어진다.

부스트 컨버터부(10)는 교류 전원(AC)을 정류하여 평활화시킨 후, 스위칭 게이트의 동작에 따라 2차측 부하로 출력 전압을 발생시키기 위한 것이며, 도1에서 부스트 컨버터부(10)는 교류 전원을 1차로 정류하는 1차 정류기(11) 및 커패시터(C1), 입력 전류에 의해 코일에 에너지를 저장하여 2차측에 전류를 유기시키는 인덕터(L), 인턱터에 흐르는 전류를 제어하기 위한 스위칭 모스 트랜지스터(12), 인덕터의 출력 전압을 정류하여 부하로 공급하는 다이오드(D1) 및 커패시터(C0)로 이루어진다.

에러 증폭부(20)는 상기 부스트 컨버터(10)의 출력 전압을 소정의 기준 전압과 비교하여 이 비교값을 증폭하기 위한 것이며, 출력 전압 Vo를 분배하기 위한 분배 저항(R1, R2)과 분배 저항 사이의 접점의 전압(Vfb)과 기준 전압(Vref1)의 차를 증폭하는 에러 증폭기(21)로 이루어진다.

전류 감지부(30)는 스위칭 모스 FET(12)가 온 되었을 때 인턱터에 흐르는 전류를 감지하기 위한 것으로, 저항(Rcs)과 커패시터(Cf)로 이루어진다.

비교 파형 생성부(40)는 상기 전류 감지부(30)의 출력 전압 Vcs과 비교하기 위한 비교 파형을 생성하기 위한 것으로, 동일한 주파수의 역톱니파(Vsw)와 기준 클록신호를 발생시키는 발진기(41)와, 상기 역톱니파(Vsw)와 상기 에러 증폭부의 출력전압(Ve)을 이득 K로 곱하는 곱셈기(42)로 이루어진다.

스위칭 구동부(50)는 스위칭 모스 FET의 온, 오프를 제어하기 위한 구동 전압을 발생시키는 것으로, 상기 전류 감지부(30)의 출력 전압(Vcs)과 상기 곱셈기(42)의 출력값(Vmo)을 비교하는 비교기(51)와, 상기 비교기의 출력을 리셋 신호로 하고 상기 역톱니파에 동기된 기준 클록신호를 세트신호로 하는 플립플롭(52)과, 상기 플립플롭의 반전 출력( )과 상기 기준 클록 신호를 부정 논리합하는 노어 게이트(53)와, 상기 노어 게이트(53)의 출력으로 스위칭 모스 트랜지스터(12)의 게이트를 구동시키는 구동 회로(54)로 이루어진다.

다음은 도1과 도2를 참조하여 본 발명의 제1 실시예에 따른 PFC 회로의 동작을 설명한다.

도1의 부스트 컨버터(10)에서 입력 전압 Vin과 출력 전압 Vout과의 관계식은 수학식 1과 같다.

여기서, T는 한 주기를 나타내며, t_on은 한 주기 동안 스위칭 모스 FFT(12)가 온되는 시간을 나타낸다. 또한 D는 듀티비로서, 한 주기(T) 동안 스위칭 모스 FET(12)가 온되는 시간의 비를 나타낸다.

수학식1로부터 알 수 있듯이, 출력 전압(Vout)은 입력 전압(Vin)과 듀티비(D)에 의해 결정되며 이에 따라 스위칭 온 시간(t_on)을 조절함으로써 출력 전압을 제어할 수 있다.

스위칭 모스 트랜지스터(12)의 스위칭 온, 오프 시점은 스위칭 구동부(50)에 의해 제어된다.

구체적으로, 스위칭 모스 트랜지스터의 온 시점은 플립플롭(52)의 세트 신호에 입력되는 발진기(41)의 기준 클록신호에 의해 결정된다. 즉, 발진기의 기준 클록 신호가 예컨대 상승 에지인 경우, 플립플롭의 반전 출력( )은 로우 상태의 출력값을 출력하게 된다. 이 로우 상태의 출력값과 발진기의 기준 클록신호는 노어 게이트(55)에 입력되어, 스위칭 모스 트랜지스터(12)가 온이 되도록 한다.

한편, 스위칭 모스 트랜지스터(12)의 오프 시점은 비교기(51)에 각각 입력되는 신호인 전류 감지부(30)의 출력 신호(Vcs)와 곱셈기(42)의 출력 신호(Vmo)에 의해 결정된다.

즉, 전류 감지부(30)의 출력 신호(Vcs)와 곱셈기(42)의 출력 신호(Vmo)가 같게 되는 경우 상기 비교기(51)는 하이 상태의 신호를 출력하고, 이 출력 신호는 플립플롭(52)을 리셋시켜, 플립플롭의 반전 출력(/Q)이 하이상태가 되도록 한다. 이 플립플롭(52)으로부터의 신호는 노어 게이트(43)와 구동 회로(44)를 거쳐 스위칭 모스 트랜지스터(12)를 오프시킨다.

다음은 본 발명의 제1 실시예에 따른 PFC 회로에서 스위칭 모스 트랜지스터(12)의 턴 온 구간을 도1 및 도2를 참조하여 상세하게 설명한다.

도1에서, 곱셈기(42)의 출력 전압 Vmo은 수학식 2와 같이, 에러 증폭부의 출력 전압 (Ve)과 역톱니파 신호(Vsw)에 이득 K가 곱해진 값이 된다.

Vmo=K×Ve×Vsw

따라서, 곱셈기(42)의 출력 전압 Vmo는 에러 증폭기(21)의 출력 전압 Ve에 의해 변하게 된다.

전류 감지부(30)의 출력 전압(Vcs)은 도2에 도시한 바와 같이, 스위칭 모스 트랜지스터(12)가 온으로 되는 시점 즉, 발진기(21)의 기준 클록 신호가 상승 에지로 변한 시점에서부터 증가하기 시작한다.

전류 감지부(30)의 출력 전압 Vcs가 증가함에 따라, 전류 감지부(30)의 출력 전압 Vcs와 곱셈기의 출력 전압 Vmo가 결국 같아지게 되고, 이 시점에서 스위칭 모스 트랜지스터(12)는 오프로 된다. 이 스위칭 모스 트랜지스터(12)는 발진기(41)의 기준 클록 신호가 상승 에지로 변하는 시점에서 다시 온으로 되어 상기 과정을 반복한다.

전류 감지부(30)의 출력 전압(Vcs)과 곱셈기의 출력 전압 Vmo이 같아지는 점에서의 Vcs와 Vmo의 관계식은 수학식 3과 같다.

여기서, Va는 스위칭 모스 트랜지스터이 온으로 되는 시점에서의 역톱니파의 전압을 나타내며, T는 역톱니파의 주기를 나타낸다.

수학식 1을 수학식 3에 대입하면 수학식4와 같이 나타낼 수 있다.

전류 감지부(30)의 출력 전압 Vcs는 수학식 5로 나타낼 수 있다.

Vcs=iL×Rcs

여기서, iL은 인덕터(L)에 흐르는 전류를 나타낸다.

수학식4와 5로부터 전류 iL은 수학식 6으로 구할 수 있다.

수학식 6으로부터, 인덕터에 흐르는 전류 iL은 입력 전압(Vin)과 일정한 게인 Gm ( )에 의해 그 크기가 결정되는 비례관계에 있으며, 입력 전압과 위상이 같다는 것을 알 수 있다.

즉, 인덕터에 흐르는 전류 iL의 파형은 입력 전압의 파형과 일치하며, 이에 따라 본 발명의 실시예에 따른 PFC 회로는 높은 역률을 제공할 수 있다.

다음은, 출력 전압 Vout이 변동하는 경우 본 발명의 제1실시예에 따른 PFC 회로의 동작을 도1 및 도3을 참조하여 설명한다.

부하의 변동에 의해 출력 전압이 Vout에서 Vout'으로 감소하였다고 가정하자.

그러면, 분배 저항(R1, R2)에 의해 분배되는 전압(Vfb)은 감소하게 되며, 이에 따라 에러 증폭기(21)의 출력 전압은 Ve에서 Ve'로 증가하게 된다. 따라서, 곱셈기(42)의 출력 전압은 도3에 도시한 바와 같이, Vmo에서 Vmo'으로 기울기가 증가하게 된다.

이 경우, 전류 감지부(30)의 출력 전압(Vcs)은 출력 전압(Vout)의 변동에 관계없이 일정한 기울기를 가지기 때문에, 도3에 도시한 바와 같이 스위칭 모스 트랜지스터(12)의 온 시간은 ton에서 ton'으로 증가하게 된다. 따라서, 듀티비는 증가하게 되므로 수학식 1로부터 알 수 있듯이, 출력 전압 Vout은 증가하게 된다.

이와 유사하게, 출력 전압 Vout이 부하의 변동에 의해 증가하게 된 경우에는, 듀티비는 감소하게 되며, 이에 따라 출력 전압 Vout은 감소하게 된다.

그러나, 본 발명의 제1 실시예에 따른 PFC 회로는 이하에서 설명하는 바와 같이 최대 듀티비를 갖는 데 한계가 있다.

예컨대, 출력 전압 Vout이 감소하게 되어, 곱셈기의 출력 전압 Vmo의 기울기가 증가한다고 하더라도, 이 기울기의 증가에는 한계가 있게 된다.

즉, 출력 전압 Vout이 감소하더라도 에러 증폭기의 출력값(Ve)의 최대값은 제한되며, 이에 따라 곱셈기의 출력 전압 Vmo의 기울기의 증가에는 한계가 있게 된다. 따라서, 전류 감지부(30)의 출력 전압의 기울기가 일정하기 때문에 실제 최대 듀티비 값은 일정한 한계를 가지며, 이에 따라 중부하시 듀티 온 타임이 제한받게 되어 출력 전압 Vout의 제어에 어려움을 갖게 된다.

본 발명의 제2 및 제3 실시예에 따른 PFC 회로는 이와 같은 문제점을 해결하기 위해 제안된 것이다.

도4는 본 발명의 제2 실시예에 따른 PFC 회로를 나타내는 도면이다.

도4에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 PFC 회로는 부스트 컨버터부(10), 에러 증폭부(20), 전류 감지부(30), 비교 파형 생성부(60), 스위칭 구동부(50)로 이루어진다.

도4에서, 부스트 컨버터부(10), 에러 증폭부(20), 전류 감지부(30), 스위칭 구동부(50)는 도1에 도시한 PFC 회로와 동일하므로 상세한 설명은 생략한다.

비교 파형 생성부(60)는 스위칭 모스 트랜지스터(12)의 오프 시점을 결정하는 비교파형을 제공하기 위한 것으로서, 가감기(61, 62), 곱셈기(63, 64)로 이루어진다.

가감기(62)는 에러 증폭기(21)의 출력 전압(Ve)에서 비교 전압 Vref3를 감산하여 Vm2(Vm2 = Ve - Vref3)를 출력하며, 가감기(61)는 비교 전압 Vref2로부터 가감기(62)의 출력 전압(Vm2)을 감산하여 Vm1 (Vm1 = Vref2 - Vm2 =Verf2 + Verf3 -Ve)를 출력한다.

곱셈기(63)는 전류 감지부(30)의 출력 전압(Vcs)과 가감기(61)의 출력 전압(Vm1)에 이득 K1을 곱하여 Vmo1을 출력하고, 곱셈기(64)는 역톱니파(Vsw)와 가감기(62)의 출력 전압(Vm2)에 이득 K2를 곱하여 Vmo2를 출력한다.

즉, 곱셈기(63, 64)의 출력 전압(Vmo1, Vmo2)은 각각 수학식 7, 8과 같다.

Vmo1=K1×(Verf2+Verf3-Ve)×Vcs

Vmo2=K2×(Ve-Vref3)×Vsw

다음은 도4와 도5를 참조하여 본 발명의 제2 실시예에 따른 PFC 회로의 동작을 설명한다.

앞에서도 설명한 바와 같이, 스위칭 모스 트랜지스터의 온 시점은 플립플롭(52)의 세트신호에 입력되는 발진기(41)의 기준 클록신호에 의해 결정되며, 스위칭 모스 트랜지스터(12)의 오프 시점은 비교기(51)에 각각 입력되는 신호인 곱셈기(63, 64)의 출력 신호 Vmo1, Vmo2에 의해 결정된다.

도5에서, 곱셈기(64)의 출력 전압 Vmo2는 수학식8로부터 알 수 있듯이, 역톱니파(Vsw)에 일정한 게인(

G=K2×(Ve-Verf3)

)을 곱한 값이므로 도5와 같은 파형이 된다.

곱셈기(63)의 출력 전압 Vmo1은 수학식 7로부터 알 수 있듯이 전류 감지부(30)의 출력 전압(Vcs)에 비례한 값이 되므로, 스위칭 모스 트랜지스터(12)가 온으로 되는 시점 즉, 발진기(21)의 기준 클록 신호가 상승 에지로 변한 시점에서부터 증가하기 시작한다.

곱셈기(63)의 출력 전압 Vmo1이 증가함에 따라, 상기 전압 Vmo1은 곱셈기(64)의 출력 전압 Vmo2와 결국 같게 되고, 이 시점에서 스위칭 모스 트랜지스터(12)는 오프로 된다. 이 스위칭 모스 트랜지스터(12)는 발진기(41)의 기준 클록 신호가 상승 에지로 변하는 시점에서 다시 온으로 되어 상기 과정을 반복한다.

곱셈기(63, 64)의 출력 전압 (Vmo1, Vmo2)이 같아지는 점에서의 Vmo1과 Vmo2의 관계식은 수학식 9와 같다.

수학식 1과 수학식 5를 수학식9에 대입하면 수학식 10과 같이 나타낼 수 있다.

수학식 10으로부터, 인덕터에 흐르는 전류 iL은 입력 전압(Vin)과 일정한 게인 Gm1 ( )에 의해 그 크기가 결정되는 비례관계에 있으며, 입력 전압과 위상이 같다는 것을 알 수 있다.

즉, 인덕터에 흐르는 전류 iL의 파형은 입력 전압의 파형과 일치하며, 이에 따라 본 발명의 제2 실시예에 따른 PFC 회로는 고역률 보정이 가능하다.

다음은, 출력 전압 Vout이 변동하는 경우 본 발명의 제2실시예에 따른 PFC 회로의 동작을 도4, 도6 및 도7을 참조하여 설명한다.

도6은 부하가 증가하여 출력 전압 Vout이 감소한 경우를 나타낸 도면이며, 도7은 부하가 감소하여 출력 전압 Vout이 증가한 경우를 나타낸 도면이다.

부하가 증가하여 부스트 컨버터(10)의 출력이 Vout에서 Vout'으로 감소하였다고 가정하자.

그러면, 분배 저항(R1, R2)에 의해 분배되는 전압은 감소하게 되며, 이에 따라 에러 증폭기(21)의 출력 전압은 Ve에서 Ve'로 증가하게 된다. 따라서, 곱셈기(64)의 출력 전압은 도6에 도시한 바와 같이, Vmo2에서 Vmo2'로 기울기가 증가하게 되며, 곱셈기(63)의 출력 전압은 Vmo1에서 Vmo1'으로 기울기가 감소하게 된다.

따라서, 스위칭 모스 트랜지스터(12)의 온 시간은 ton에서 ton'으로 증가하게 되므로, 출력 전류가 증가하게 되어 출력 전압 Vout은 증가하게 된다.

한편, 부하가 감소하여 부스트 컨버터(10)의 출력 전압이 Vout에서 Vout"로 증가하였다고 가정하자.

그러면, 분배 저항(R1, R2)에 의해 분배되는 전압(Vfb)은 증가하게 되어 에러 증폭기(21)의 출력 전압은 Ve에서 Ve"로 감소하게 된다. 이에 따라 곱셈기(64)의 출력 전압은 도7에 도시한 바와 같이, Vmo2에서 Vmo2"로 기울기가 감소하게 되며, 곱셈기(63)의 출력 전압은 Vmo1에서 Vmo1"으로 기울기가 증가하게 된다.

따라서, 스위칭 모스 트랜지스터(12)의 온 시간은 ton에서 ton"으로 감소하게 되므로, 출력 전류가 감소하여 결국 출력 전압 Vout은 감소한다.

본 발명의 제2 실시예에 따른 PFC 회로는 다음에서 설명하는 바와 같이 전류 제어 즉, 듀티비에 있어 거의 제한을 받지 않는다.

예컨대, 출력 전압 Vout이 감소하여 에러 증폭기(21)의 출력값(Ve)이 Vref2 + Vref3와 거의 같게 되었다고 하자. 그러면, 수학식 7로부터 알 수 있듯이 곱셈기(63)의 출력 전압 Vmo1의 기울기가 감소하여 거의 0으로 된다. 따라서, 스위칭 모스 트랜지스터(12)의 온 시간은 증가하게 되어 듀티비가 거의 1로 된다.

한편, 출력 전압 Vout이 증가하여 에러 증폭기(21)의 출력값(Ve)이 Vref3과 거의 같게 되었다고 하면, 수학식 8로부터 알 수 있듯이 곱셈기(64)의 출력 전압 Vmo2의 기울기가 감소하여 거의 0으로 된다. 따라서, 스위칭 모스 트랜지스터(12)의 온 시간은 감소하여 듀티비가 거의 0으로 된다.

이와 같이, 본 발명의 제2 실시예에 따른 PFC 회로는 듀티비를 거의 0에서 1까지 제어할 수 있으므로, 넓은 범위의 부하 변동이나 입력 전압의 변동에도 듀티비의 변동을 최대, 최소로 할 수 있다.

도8은 본 발명의 제3 실시예에 따른 PFC 회로를 나타내는 도면이다.

도8에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 PFC 회로는 부스트 컨버터부(10), 에러 증폭부(20), 전류 감지부(30), 비교파형 생성부(70), 스위칭 구동부(50)로 이루어진다.

도8에서, 부스트 컨버터부(10), 에러 증폭부(20), 전류 감지부(30), 스위칭 구동부(50)는 도1에 도시한 PFC 회로와 동일하므로 상세한 설명은 생략한다.

비교파형 생성부(70)는 스위칭 모스 트랜지스터(12)의 오프 시점을 결정하는 비교파형을 제공하기 위한 것으로서, 곱셈기(71, 72)와 나눗셈기(73)로 이루어진다.

나눗셈기(73)는 이득 K5를 에러 증폭기(21)의 출력 전압 Ve으로 나누어 Vy( )를 출력하며, 곱셈기(71)는 나눗셈기(73)의 출력 전압(Vy)과 전류 감지부(30)의 출력전압(Vcs)을 이득 K3로 곱하여 전압 Vmo3를 출력하며, 곱셈기(72)는 에러 증폭기(21)의 출력 전압(Ve)과 역톱니파(Vsw)를 이득 K4로 곱하여 Vmo4를 출력한다.

즉, 곱셈기(71, 72)의 출력 전압(Vmo3, Vmo4)은 각각 수학식 11, 12와 같다.

Vmo4=K4×Ve×Vsw

다음은 도8과 도9를 참조하여 본 발명의 제3 실시예에 따른 PFC 회로의 동작을 설명한다.

도8에서, 곱셈기(72)의 출력 전압 Vmo4는 수학식12로부터 알 수 있듯이, 역톱니파(Vsw)에 일정한 게인(

G=K4×Ve

)을 곱한 값이므로 도9와 같은 파형이 된다.

곱셈기(71)의 출력 전압 Vmo3은 수학식 11로부터 알 수 있듯이 전류 감지부(30)의 출력 전압(Vcs)에 비례한 값이 되므로, 스위칭 모스 트랜지스터(12)가 온으로 되는 시점 즉, 발진기(21)의 기준 클록 신호가 하강 에지로 변한 시점에서부터 증가하기 시작한다.

곱셈기(71)의 출력 전압 Vmo3이 증가함에 따라, 상기 전압 Vmo3은 곱셈기(72)의 출력 전압 Vmo4와 결국 같게 되고, 이 시점에서 스위칭 모스 트랜지스터(12)는 오프로 된다. 이 스위칭 모스 트랜지스터(12)는 발진기(41)의 기준 클록 신호가 하강 에지로 변하는 시점에서 다시 온으로 되어 상기 과정을 반복한다.

곱셈기(71, 72)의 출력 전압 (Vmo3, Vmo4)이 같아지는 점에서의 Vmo3과 Vmo4의 관계식은 수학식 13과 같다.

수학식 1과 수학식 5를 수학식13에 대입하면 수학식 14와 같이 나타낼 수 있다.

수학식 14로부터, 인덕터에 흐르는 전류 iL은 입력 전압(Vin)과 일정한 게인 Gm2 ( )에 의해 그 크기가 결정되는 비례관계에 있으며, 입력 전압과 위상이 같다는 것을 알 수 있다.

즉, 인덕터에 흐르는 전류 iL의 파형은 입력 전압의 파형과 일치하며, 이에 따라 본 발명의 제3 실시예에 따른 PFC 회로는 고역률 보정이 가능하다.

다음은, 출력 전압 Vout이 변동하는 경우 본 발명의 제3실시예에 따른 PFC 회로의 동작을 도8, 도10 및 도11을 참조하여 설명한다.

도10은 부하가 증가하여 출력 전압 Vout이 감소한 경우를 나타낸 도면이며, 도11은 부하가 감소하여 출력 전압 Vout이 증가한 경우를 나타낸 도면이다.

부하가 증가하여 Vout에서 Vout'으로 감소하였다고 가정하자.

그러면, 분배 저항(R1, R2)에 의해 분배되는 전압(Vfb)은 감소하게 되며, 이에 따라 에러 증폭기(21)의 출력 전압은 Ve에서 Ve'로 증가하게 된다. 따라서, 곱셈기(72)의 출력 전압은 도10에 도시한 바와 같이, Vmo4에서 Vmo4'로 기울기가 증가하게 되며, 곱셈기(71)의 출력 전압은 Vmo3에서 Vmo3'으로 기울기가 감소하게 된다.

한편, 부하가 감소하여 출력 전압이 Vout에서 Vout"로 증가하였다고 가정하자.

그러면, 분배 저항(R1, R2)에 의해 분배되는 전압(Vfb)은 증가하게 되어 에러 증폭기(21)의 출력 전압은 Ve에서 Ve"로 감소하게 된다. 이에 따라 곱셈기(72)의 출력 전압은 도10에 도시한 바와 같이, Vmo4에서 Vmo4"로 기울기가 감소하게 되며, 곱셈기(71)의 출력 전압은 Vmo3에서 Vmo3"으로 기울기가 증가하게 된다.

본 발명의 제3 실시예에 따른 PFC 회로는 다음에서 설명하는 바와 같이 제1 실시예에 따른 PFC 회로에 비해 더 넓은 듀티비를 조절할 수 있다.

즉, 도10과 도11로부터 알 수 있듯이, 본 발명의 제3 실시예에 따른 PFC 회로는 출력 전압 Vout이 변동하여 곱셈기(72)의 출력 전압 Vmo4의 기울기가 변동하는 경우, 동시에 곱셈기(71)의 출력 전압 Vmo3의 기울기가 상기 Vmo4의 기울기의 변동 방향과 반대 방향으로 변한다. 따라서, 본 발명의 제3 실시예에 따른 PFC 회로는 제1 실시예에 따른 PFC 회로에 비해 더 넓은 듀티비를 조절할 수 있다.

이상에서 설명한 본 발명의 실시예는 어디까지나 하나의 실시예에 불과할 뿐 본 발명의 권리범위가 상기한 실시예에 한정되는 것은 아니다. 또한, 본 발명에 따른 PFC 회로는 상기한 실시예외에 다양한 변형이 가능한 것은 물론이다.

예컨대, 본 발명의 실시예에서는 컨버터로서 부스트 컨버터를 사용하였으나, 부스트 컨버터 이외의 컨버터(예컨대, 벅(Buck) 컨버터)를 사용할 수 있음은 물론이며, 또한, 스위칭 소자로서 스위칭 모스 트랜지스터 외에 다른 스위칭 소자(예컨대, 바이폴라 트랜지스터)를 사용할 수도 있다.

이상에서 설명한 바와 같이, 본 발명의 PFC 회로는 역톱니파를 이용한 간단한 역률 보정 회로를 제공함으로써 보다 높은 역률을 제공하고, 또한 듀티비의 제한이 거의 없는 역률 보정 회로를 제공할 수 있다.

Claims

입력 전압에 연결되는 인덕터, 상기 인덕터에 흐르는 전류를 제어하는 스위칭 소자, 상기 인덕터의 출력 전압을 정류하여 부하로 공급하는 다이오드 및 제1 커패시터를 가지는 컨버터부와;

상기 스위칭 소자에 연결되는 제1 저항과 제2 커패시터를 가지며, 상기 스위칭 소자가 온 되었을 때 상기 인덕터에 흐르는 전류를 감지하기 위한 전류 감지부와;

상기 컨버터부의 출력전압을 분배하기 위한 제2, 제3 저항과, 상기 제2 및 제3 저항사이의 접점의 전압과 기준 전압과의 차를 증폭하기 위한 에러 증폭기를 가지는 에러증폭부와;

동일한 주파수의 역톱니파와 기준 클록신호를 발생시키는 발진기와, 상기 에러증폭기의 출력 전압과 상기 역톱니파를 소정 이득으로 곱하는 곱셈기를 가지는 비교파형 생성부와;

상기 전류 감지부의 출력 전압과 상기 곱셈기의 출력 전압이 같게 되는 경우 상기 스위칭 소자를 오프로 하며, 상기 기준 클록 신호의 상태가 천이하는 경우에 상기 스위칭 소자를 온으로 하는 스위칭 구동부를 포함하는 역톱니파를 이용한 고역률 보정회로.
제1항에서,

상기 컨버터는 부스터 컨버터인 역톱니파를 이용한 고역률 보정회로.
제2항에서,

상기 스위칭 구동부는

상기 전류 검지부의 출력 전압과 상기 곱셈기의 출력전압을 비교하는 비교기와;

상기 비교기의 출력 전압을 리셋입력으로 하고, 상기 발진기의 기준 클록신호를 세트입력으로 하는 플립플롭과;

상기 플립플롭의 반전 출력과 상기 발진기의 기준클록신호를 입력으로 하는 노어 게이트와;

상기 노어 게이트의 출력 신호에 따라 상기 스위칭 소자를 온, 오프로 하는 스위칭 구동회로 포함하는 역톱니파를 이용한 고역률 보정회로.
제3항에서,

상기 스위칭 소자는 스위칭 모스 FET인 역톱니파를 이용한 고역률 보정회로.
입력 전압에 연결되는 인덕터, 상기 인덕터에 흐르는 전류를 제어하는 스위칭 소자, 상기 인덕터의 출력 전압을 정류하여 부하로 공급하는 다이오드 및 제1 커패시터를 가지는 컨버터부와;

상기 스위칭 소자에 연결되는 제1 저항과 제2 커패시터를 가지며, 상기 스위칭 소자가 온 되었을 때 상기 인덕터에 흐르는 전류를 감지하기 위한 전류 감지부와;

상기 컨버터부의 출력전압을 분배하기 위한 제2, 제3 저항과, 상기 제2 및 제3 저항사이의 접점의 전압과 제1 기준 전압과의 차를 증폭하기 위한 에러 증폭기를 가지는 에러증폭부와;

동일한 주파수의 역톱니파와 기준 클록신호를 발생시키는 발진기와, 상기 에러증폭기의 출력 전압을 제2 기준전압으로 감산하기 위한 제1 감산기와, 제3 기준전압을 상기 제1 감산기의 출력전압으로 감산하기 위한 제2 감산기와, 상기 역톱니파와 상기 제1 감산기의 출력 전압을 제1 이득으로 곱하는 제1 곱셈기와, 상기 제2 감산기의 출력 전압과 상기 전류 감지부의 출력전압을 제2 이득으로 곱하는 제2 곱셈기를 가지는 비교파형 생성부와;

상기 제1 곱셈기와 상기 제2 곱셈기의 출력 전압이 같게 되는 경우 상기 스위칭 소자를 오프로 하며, 상기 기준 클록 신호의 상태가 천이하는 경우에 상기 스위칭 소자를 온으로 하는 스위칭 구동부를 포함하는 역톱니파를 이용한 고역률 보정회로.
제5항에서,

상기 컨버터는 부스트 컨버터인 역톱니파를 이용한 고역률 보정회로.
제6항에서,

상기 스위칭 구동부는

상기 제1 곱셈기의 출력 전압과 상기 제2 곱셈기의 출력전압을 비교하는 비교기와;

상기 비교기의 출력 전압을 리셋입력으로 하고, 상기 발진기의 기준 클록신호를 세트입력으로 하는 플립플롭과;

상기 플립플롭의 반전 출력과 상기 발진기의 기준클록신호를 입력으로 하는 노어 게이트와;

상기 노어 게이트의 출력 신호에 따라 상기 스위칭 소자를 온, 오프로 하는 스위칭 구동회로 포함하는 역톱니파를 이용한 고역률 보정회로.
제6항에서,

상기 스위칭 소자는 스위칭 모스 FET인 역톱니파를 이용한 고역률 보정회로.
입력 전압에 연결되는 인덕터, 상기 인덕터에 흐르는 전류를 제어하는 스위칭 소자, 상기 인덕터의 출력 전압을 정류하여 부하로 공급하는 다이오드 및 제1 커패시터를 가지는 컨버터부와;

상기 스위칭 소자에 연결되는 제1 저항과 제2 커패시터를 가지며, 상기 스위칭 소자가 온 되었을 때 상기 인덕터에 흐르는 전류를 감지하기 위한 전류 감지부와;

상기 컨버터부의 출력전압을 분배하기 위한 제2, 제3 저항과, 상기 제2 및 제3 저항사이의 접점의 전압과 제1 기준 전압과의 차를 증폭하기 위한 에러 증폭기를 가지는 에러증폭부와;

동일한 주파수의 역톱니파와 기준 클록신호를 발생시키는 발진기와, 제1 이득을 상기 에러증폭기의 출력 전압으로 나누기 위한 나눗셈기와, 상기 역톱니파와 상기 에러 증폭기의 출력 전압을 제2 이득으로 곱하기 위한 제1 곱셈기와, 상기 나눗셈기의 출력 전압과 상기 전류 감지부의 출력 전압을 제3 이득으로 곱하는 제2 곱셈기를 가지는 비교파형 생성부와;

상기 제1 곱셈기와 상기 제2 곱셈기의 출력 전압이 같게 되는 경우 상기 스위칭 소자를 오프로 하며, 상기 기준 클록 신호의 상태가 천이하는 경우에 상기 스위칭 소자를 온으로 하는 스위칭 구동부를 포함하는 역톱니파를 이용한 고역률 보정회로.
제9항에서,

상기 컨버터는 부스터 컨버터인 역톱니파를 이용한 고역률 보정회로.
제9항에서,

상기 스위칭 구동부는

상기 제1 곱셈기의 출력 전압과 상기 제2 곱셈기의 출력전압을 비교하는 비교기와;

상기 비교기의 출력 전압을 리셋입력으로 하고, 상기 발진기의 기준 클록신호를 세트입력으로 하는 플립플롭과;

상기 플립플롭의 반전 출력과 상기 발진기의 기준클록신호를 입력으로 하는 노어 게이트와;

상기 노어 게이트의 출력 신호에 따라 상기 스위칭 소자를 온, 오프로 하는 스위칭 구동회로 포함하는 역톱니파를 이용한 고역률 보정회로.
제10항에서,

상기 스위칭 소자는 스위칭 모스 FET인 역톱니파를 이용한 고역률 보정회로.