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KR19990024841A - 디멀티플렉스 모듈 - Google Patents

디멀티플렉스 모듈 Download PDF

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KR19990024841A
KR19990024841A KR1019970046213A KR19970046213A KR19990024841A KR 19990024841 A KR19990024841 A KR 19990024841A KR 1019970046213 A KR1019970046213 A KR 1019970046213A KR 19970046213 A KR19970046213 A KR 19970046213A KR 19990024841 A KR19990024841 A KR 19990024841A
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control
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clock
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하용민
윤상영
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구자홍
엘지전자 주식회사
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Abstract

본 발명은 입력신호들의 갯수를 작게하고 입력신호배선을 간소화할 수 있는 디멀티플렉스모듈을 제공함에 있다.
이 디멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 하나의 입력단자를 n개의 출력단자중 어느 한 출력단자와 연결시키는 디멀티플렉스와, n개의 클럭신호에 응답하여 디멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비한다.

Description

디멀티플렉스 모듈
본 발명은 하나의 입력라인을 다수의 출력라인에 선택적으로 접속시키는 디멀티플렉서(Demultiplexer)에 관한 것으로, 특히 액정표시장치의 배선구조 및 회로구성을 간소화 할 수 있는 디멀티플렉스모듈에 관한 것이다.
통상의 액정표시장치는 화소들이 게이트라인들과 데이타라인들간의 교차부들에 배열되어진 화소 매트릭스를 이용하여 텔레비젼(Telesivion) 신호와 같은 비디오 신호를 표시한다. 여기서, 각 화소들은 데이타신호에 따라 광투과량을 조절하는 액정셀과 데이타라인으로부터 액정셀에 공급된 데이타신호를 절환하기 위한 박막트랜지스터(Thin Film Transistor)로 구성된다. 화소 매트릭스는 수개의 유리기판들 사이에 위치한다. 액정표시장치에는 게이트라인들과 데이트라인들을 구동하기 위한 구동집적회로(Driving Integrated Circuit; 이하 D-IC라 함)가 포함되어 있다.
또한, 액정표시장치는 작은 부피와 간소한 회로구성을 가지도록 지속적으로 개발되고 있다. 이에 따라, 액정표시장치에서는 디멀티플렉서를 이용하여 데이타 D-IC들의 소요량을 줄이는 방안이 제안되었다. 이 방안에 따르면, 액정표시장치는 도 1에서와 같이 화소매트릭스(12)와 데이타 D-IC들(24) 사이에 배열된 디멀티플렉서들(16)을 구비한다.
디멀티플렉서(16)는 데이타 D-IC(14)의 임의의 한 출력라인에 화소매트릭스(12)의 다수의 데이타라인들을 순차적으로 접속시킴으로써 데이타 D-IC(14)의 소요량을 1/자신의 출력라인의 갯수로 줄인다. 예를 들어, 디멀티플렉서(16)가 도 2에 도시된 바와 같이 데이타 D-IC(14)의 i번째 출력단자(DBi)를 중심으로 화소매트릭스(12)의 4개의 데이타라인들(DLi내지 DLi+3)과의 사이에 각각 접속되어진 CMOS 소자들(20 내지 26)로 구성되었다면 액정표시장치에 필요한 데이타 D-IC의 갯수는 1/4로 줄어들게 된다.
한편, 액정표시장치에 사용된 디멀티플렉서들(16)은 다수의 데이타라인들(DLi내지 DLi+3)을 데이타 D-IC(14)의 하나의 출력라인(DBi)에 순차적으로 접속시키기 위하여 자신들이 수용할 수 있는 데이타라인들(DLi내지 DLi+3)의 수 만큼의 제어신호들을 요구한다. 또한, 디멀티플렉서(16)의 출력라인들 각각이 도 2에 도시된 바와 같이 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어진 CMOS 소자(20 내지 26)에 의해 절환되는 경우에는 디멀티플렉서(16)에는 그 출력라인들의 2배에 해당하는 제어신호들(CBi내지 CBi+3, / CBi내지 CBi+3)이 공급되어야만 한다. 아울러, 종래의 디멀티플렉서들(16)에 많은 수의 제어신호들이 공급되므로 액정표시장치의 소비 전력이 커짐은 물론 신호의 지연량이 커지게 된다. 이 신호의 지연량의 증가는 배선의 중첩부들이 많아짐에 따라 중첩 용량값(Overlap Capacitance)이 커지는 것에 기인한다.
따라서, 본 발명의 목적은 입력신호들의 갯수를 작게하고 입력신호배선을 간소화 할 수 있는 디멀티플렉스모듈을 제공함에 있다.
본 발명의 다른 목적은 입력신호들의 갯수를 작게하고 입력신호배선을 간소화 할 수 있는 멀티플렉스모듈을 제공함에 있다.
도 1은 종래의 디멀티플렉서를 가지는 액정표시장치를 개략적으로 도시하는 도면.
도 2는 도 1에 도시된 종래의 디멀티플렉서를 상세하게 도시하는 도면.
도 3은 본 발명의 제 1실시예에 따른 디멀티플렉스모듈의 블록도.
도 4는 도 3에 도시된 클럭발생기의 제 1실시예의 상세회로도.
도 5는 도 3에 도시된 클럭발생기의 제 2실시예의 상세회로도.
도 6는 도 3에 도시된 클럭발생기의 제 3실시예의 상세회로도.
도 7은 본 발명의 제 2실시예에 따른 멀티플렉스모듈의 블럭도.
도 8은 도 7에 도시된 클럭디코더의 상세회로도.
도 9는 도 8에 도시된 클럭디코더의 입출력신호의 파형도.
도 10은 본 발명의 제 3실시예에 따른 멀티플렉스모듈의 블럭도.
도 11은 도 10에 도시된 쉬프트레지스터의 실시예를 상세하게 도시하는 도면.
도 12은 도 10에 도시된 쉬프트레지스터의 다른 실시예를 상세하게 도시하는 도면.
도 13은 도 12에 도시된 쉬프트레지스터의 입출력신호들의 파형도.
상기 목적을 달성하기 위하여, 본 발명에 따른 디멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 하나의 입력단자를 n개의 출력단자중 어느 한 출력단자와 연결시키는 디멀티플렉서와, n개의 클럭신호에 응답하여 디멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비한다.
본 발명에 따른 디멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 하나의 입력단자를 n개의 출력단자중 어느 한 출력단자와 연결시키는 디멀티플렉서와, log2 n개의 클럭신호에 응답하여 디멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비한다.
본 발명에 따른 디멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 하나의 입력단자를 n개의 출력단자중 어느 한 출력단자와 연결시키는 디멀티플렉서와, 스타트펄스에 응답하여 디멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비한다.
본 발명에 따른 멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 n개의 입력단자들중 어느 하나를 출력단자와 연결시키는 멀티플렉서와, n개의 클럭신호에 응답하여 멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비한다.
본 발명에 따른 멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 n개의 입력단자중 어느 하나를 출력단자와 연결시키는 멀티플렉서와, log2 n개의 클럭신호에 응답하여 디멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비한다.
본 발명에 따른 디멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 n개의 출력단자중 어느 하나를 출력단자와 연결시키는 디멀티플렉서와, 스타트펄스에 응답하여 멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비한다.
상기 목적들 외에 본 발명의 다른 목적 및 잇점들은 첨부한 도면들을 참조한 실시예들의 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 실시예들을 첨부한 도 3 내지 도 11을 참조하여 상세히 설명하기로 한다.
도 3을 참조하면, n개의 클럭신호를 입력하는 클럭발생기(30)와 이 클럭발생기(30)로부터 2n개의 제어신호를 입력하는 디멀티플렉서(32)를 구비하는 본 발명의 실시예에 따른 디멀티플렉스모듈이 도시되어 있다. 클럭발생기(30)는 n개의 클럭신호를 인버터에 의해 반전시켜 2n개의 제어신호를 발생하고 그 2n개의 제어신호를 디멀티플렉서(32)에 공급한다. 클럭발생기(30)에 입력되는 n개의 클럭신호는 일정한 기간씩 상호 배타적으로 인에이블된다. 클럭발생기(30)에서 출력되는 2n개의 제어신호들은 n개의 진위제어신호와 n개의 보수제어신호로 구분된다. n개의 진위제어신호들은 상호배타적으로 일정한 폭의 특정논리(예를 들면, 하이)의 펄스를 가지게 되고 반면에 n개의 보수제어신호들은 상호배타적으로 일정한 폭의 기저논리(예를 들면, 로우)의 펄스를 가지게 된다. 디멀티플렉서(32)는 클럭발생기(30)로부터의 2n개의 제어신호에 응답하여 입력라인을 n개의 출력라인들중 어느 하나에 접속시킨다. 이 디멀티플렉서(32)는 도 2의 디멀티플렉서와 같이 n개의 CMOS 트랜지스터로 구현된다.
도 4는 도 3에 도시된 클럭발생기(30)의 일부분, 즉 클럭발생기(30)의 하나의 입력라인과 두개의 출력라인 사이에 접속된 단위회로부에 대한 제 1실시 예를 상세하게 도시한다. 도 4에 있어서, 클럭발생기(30)의 단위회로부는 입력라인(41)로부터 연장되어진 제 1출력라인(43)과, 입력라인(41)과 제 2출력라인(45) 사이에 접속된 인버터(INV1)로 구성되어 있다. 제 1출력라인(43)에는 입력라인(41)에 입력되어진 클럭신호(CLK)와 동일한 파형을 가지는 진위제어신호가 발생된다. 반면에 제 2출력라인(45)에서는 입력라인(41)상의 클럭신호(CLK)가 인버터(INV1)에 의해 반전됨으로써 클럭신호(CLK)와 상반된 위상을 가지는 보수제어신호가 발생되게 된다.
도 5는 도 3에 도시된 클럭발생기(30)의 일부분, 즉 클럭발생기(30)의 하나의 입력라인과 두개의 출력라인 사이에 접속된 단위회로부에 대한 제 2실시 예를 상세하게 도시한다. 도 5에 있어서, 클럭발생기(30)의 단위회로부는 입력라인(41)과 제 1출력라인(43) 사이에 접속된 제 1인버터(INV1)과, 입력라인(41)과 제 2출력라인(45) 사이에 직렬 접속된 제 2 및 제 3인버터(INV2, INV3)를 구비한다. 제 1인버터(INV1)는 입력라인(41)으로부터의 클럭신호(CLK)를 반전시켜 그 반전된 클럭신호를 진위 제어신호로서 제 1출력라인(43)에 공급한다. 제 2 및 제 3인버터(INV2, INV3)로 된 인버터 직렬회로는 입력라인(41)으로부터 제 2출력라인(45)쪽으로 전송될 클럭신호(CLK)를 완충시킴으로써 클럭신호와 동일한 위상을 가지는 보수제어신호가 제 2출력라인(45)에 나타나게 한다.
도 6은 도 3에 도시된 클럭발생기(30)의 일부분, 즉 클럭발생기(30)의 하나의 입력라인과 두개의 출력라인 사이에 접속된 단위회로부에 대한 제 3실시 예를 상세하게 도시한다. 도 6에 있어서, 클럭발생기(30)의 단위회로부는 입력라인(41)과 제 1출력라인(43) 사이에 직렬 접속된 제 1 및 제 2인버터(INV1, INV2)D와, 입력라인(41)과 제 2출력라인(45) 사이에 직렬 접속된 제 3 내지 제 5인버터(INV3 내지 INV3)를 구비한다. 인버터체인(INV1, INV2)은 입력라인(41)으로부터 제 1출력라인(43)쪽으로 전송될 클럭신호(CLK)를 완충시켜 제 1출력라인(43)에 클럭신호(CLK)와 동일한 파형을 가지는 진위제어신호가 나타나게 한다. 3개의 인버터들(INV3 내지 INV5)의 직렬회로는 입력라인(41)으로부터의 클럭신호(CLK)를 완충·반전시켜 제 2출력라인(45)에 클럭신호(CLK)와 상반된 위상을 가지는 보수제어신호를 발생시킨다.
또한, 클럭발생기(30)의 단위 회로부는 제 1 및 제 2노드(47, 48) 사이에 순환루프의 형태로 접속되어진 제 6 및 제 7인버터(INV6, INV7)를 추가로 구비한다. 이 인버터루프(INV6, INV7)는 일종의 기억소자로서 제 1 및 제 2노드(47, 49)상의 논리신호를 안정되게 유지시키게 된다. 이에 따라, 제 1 및 제 2출력라인(43, 45)상의 진위 및 보수 제어신호를 잡음신호에 영향을 받지 않게 된다.
도 7은 본 발명의 다른 실시예에 따른 디멀티플렉스모듈을 도시한다. 도 7에 있어서, 디멀티플렉스모듈은 log2 n또는 [log2 n]+1개의 입력라인들로부터의 클럭신호들(CLK)에 응답하는 클럭디코더(50)와, 이 클럭디코더(50)로부터의 2n개의 제어신호들을 입력하는 디멀티플렉서(52)로 구성된다. 클럭디코더(50)는 n개의 클럭신호를 디코딩하여 2n개의 제어신호를 발생하고 그 2n개의 제어신호를 디멀티플렉서(52)에 공급한다. 클럭디코더(50)에 입력되는 log2 n또는 [log2 n]+1개의 클럭신호로는 2배씩 커지는 주기의 클럭신호들이 사용된다. 클럭디코더(50)에서 출력되는 2n개의 제어신호들은 n개의 진위제어신호와 n개의 보수제어신호로 구분된다. n개의 진위제어신호들은 상호배타적으로 일정한 폭의 특정논리(예를 들면, 하이)의 펄스를 가지게 되고 반면에 n개의 보수제어신호들은 상호배타적으로 일정한 폭의 기저논리(예를 들면, 로우)의 펄스를 가지게 된다. 디멀티플렉서(52)는 클럭디코더(50)로부터의 2n개의 제어신호에 응답하여 입력라인을 n개의 출력라인들중 어느 하나에 접속시킨다. 이 멀티플렉서(52)는 도 2에 디멀티플렉서와 같이 n개의 CMOS 트랜지스터로 구현된다.
도 8은 도 7에 도시된 클럭디코더(50)의 실시 예를 상세하게 도시한다. 도 8의 클럭디코더(50)는 log2 n=2의 입력라인들과 2n=8의 출력라인들을 가진다. 도 8에 있어서, 클럭디코더(50)는 제 1 및 제 2입력라인(51, 53)에 입력되는 도 9에서와 같은 제 1 및 제 2클럭신호(CLK1, CLK2)를 NAND 연산하는 제 1 내지 제 4NAND 게이트(ND1 내지 ND4)를 구비한다. 제 1NAND 게이트(ND1)는 제 1 및 제2입력라인들(51, 53)으로부터 제 1 및 제 2인버터(INV1, INV2)를 각각 경유하여 입력되는 제 1 및 제 2클럭신호(CLK1, CLK2)를 NAND 연산함으로써 제 1 및 제 2클럭신호(CLK1, CLK2)가 모두 하이논리를 유지하는 기간동안 로우논리를 유지하는 제 1진위제어신호(CTL1)를 제 1출력라인(55)에 발생시킨다. 제 2NAND 게이트(ND2)는 제 2입력라인(53)으로부터 제 3NAND 게이트(INV3)를 경유한 제 2클럭신호(CLK2)와 제 1입력라인(51)상의 제 1클럭신호(CLK1)를 NAND 연산하여 제 2진위제어신호(CTL2)를 발생한다. 제 2진위제어신호(CTL2)는 제 1및 제 2클럭신호(CLK1, CLK2)가 하이논리와 로우논리를 각각 유지하는 기간동안 로우논리를 유지한다. 제 3NAND 게이트(ND3)는 제 1입력라인(51)으로부터 제 4NAND 게이트(INV4)를 경유한 제 1클럭신호(CLK1)와 제 2입력라인(53)상의 제 2클럭신호(CLK2)를 NAND 연산하여 제 3진위제어신호(CTL3)를 제 3출력라인(59)에 공급한다. 제 3진위제어신호(CTL3)는 제 1 및 제 2클럭신호(CLK1, CLK2)가 로우논리와 하이논리를 각각 유지하는 기간동안 로우논리를 유지한다. 제 4NAND 게이트(ND4)는 제 1 및 제 2입력라인(51, 53)으로부터의 제 1 및 제 2클럭신호(CLK1, CLK2)를 NAND 연산하여 제 4진위제어신호(CTL4)를 제 4출력라인(61)에 공급한다. 제 4진위제어신호(CTL4)는 제 1 및 제 2클럭신호(CLK1, CLK2)가 모두 하이논리를 유지하는 기간동안 로우논리를 가지게 된다.
또한, 단위 디코더는 제 1 내지 제 4출력라인(55, 57, 59, 61)에 각각 접속된 제 5 내지 제 8인버터(INV5 내지 INV8)를 추가로 구비한다. 이들 제 5 내지 제 8인버터들(INV5 내지 INV8) 각각은 제 1 내지 제 4출력라인(55, 57, 59, 61)으로부터의 진위제어신호(CTL)를 반전시킴으로서 제 5 내지 제 8출력라인(63, 65, 67, 69)에 제 1 내지 제 4보수제어신호(CTLB1 내지 CTLB4)를 각각 발생시킨다. 제 1보수제어신호(CTLB1)는 도 9에서와 같이 제 1 및 제 2클럭신호(CLK1, CLK2)가 모두 로우논리를 유지하는 기간동안 하이논리를 유지한다. 제 2보수제어신호(CTLB2)는 제 1 및 제 2클럭신호(CLK1, CLK2)가 하이논리와 로우논리를 각각 유지하는 기간동안 하이논리를 유지한다. 제 3진위제어신호(CTLB3)는 제 1 및 제 2클럭신호(CLK1, CLK2)가 로우논리와 하이논리를 각각 유지하는 기간동안 하이논리를 그리고 제 4진위제어신호(CTL4)는 제 1 및 제 2클럭신호(CLK1, CLK2)가 모두 하이논리를 유지하는 기간동안 하이논리를 각각 가지게 된다.
도 10은 본 발명의 또 다른 실시 예에 따른 디멀티플렉스모듈을 도시한다. 도 10에 있어서, 디멀티플렉서 모듈은 스타트클럭에 응답하는 쉬프트레지스터(70)와, 이 쉬프트레지스터(70)로부터 2n개의 제어신호를 입력하는 디멀티플렉서(72)로 구성된다. 쉬프트레지스터(70)는 스타트클럭에 응답하여 순차적으로 특정논리를 펄스를 가지는 n개의 진위제어신호와 순차적으로 기저논리를 가지는 n개의 보수제어신호를 디멀티플렉서(72)에 공급한다. 디멀티플렉서(72)는 쉬프트레지스터(70)로부터의 2n개의 제어신호에 응답하여 입력라인을 n개의 출력라인들중 어느 하나에 접속시킨다. 이 멀티플렉서(72)는 도 2의 디멀티플렉서와 같이 n개의 CMOS 트랜지스터로 구현된다.
도 11은 도 10에 도시된 쉬프트레지스터(70)의 제 1실시예를 상세하게 도시한다. 도 11에 있어서, 쉬프트레지스터(70)는 클럭입력단자에 중속 접속된 n개의 쉬프트셀들(SH1 내지 SHn)로 구비된다. n개의 쉬프트셀들(SH1 내지 SHn) 각각은 3개의 인버터(INV1 내지 INV3)로 이루어진 메모리형 지연라인(74)와, 하나의 AND 게이트(GD1) 및 인버터(INV4)로 구성되어 있다. n개의 쉬프트셀들(SH1 내지 SHn) 각각에 포함된 n개의 메모리형 지연라인들(74)는 클럭입력단자에 종속 접속되어 전단의 메모리형 지연라인(74)의 출력신호를 각각 스타트클럭의 폭 만큼씩 지연시키게 된다. 첫번째 쉬프트셀(SH1)에 포함된 AND 게이트(GD1)은 메모리형 지연라인(74)의 출력신호를 반전시킴으로써 제 1보수제어신호(CTLB1)를 발생하게 된다. 또한, 첫번째 쉬프트셀(SH1)에 포함된 인버터(INV4)는 AND 게이트(GD1)으로부터의 제 1보수제어신호(CTLB1)를 반전시킴으로써 제 1보수제어신호(CTLB1)와 상반된 위상을 가지는 제 1진위제어신호(CTL1)를 발생한다. 첫번째 쉬프트셀(SII1)을 제외한 나머지 쉬프트셀들(SH2 내지 SHn)에 각각 포함된 AND 연산함으로써 제 2 내지 제 n보수제어신호(CTLB2 내지 CTLBn)를 각각 발생하게 된다. 또한, 첫번째 쉬프트셀(SH1)에 포함된 인버터(INV4)와 마찬가지로 제 2 내지 제 n쉬프트셀들(SH2 내지 SHn) 각각에 포함된 인버터들(INV4)도 각각의 AND 게이트(GD1)으로부터의 보수제어신호(CTLB)를 반전시킴으로써 보수제어신호(CTLB)와 상반된 위상을 가지는 제 2 내지 제 n진위제어신호(CTL2 내지 CTLn)를 각각 발생하게 된다.
도 12은 도 10에 도시된 쉬프트레지스터(70)의 제 2실시예를 상세하게 도시한다. 도 12에 있어서, 쉬프트레지스터(70)는 제 1펄스입력라인(STRH)에 종속 접속되어진 n개의 진위의 쉬프트셀들(TSH1 내지 TSHn)과, 제 2펄스입력라인(STRL)에 종속 접속된 n개의 보수의 쉬프트들(CSH1 내지 CSHn)을 구비한다. 제 1펄스입력라인(STRH)에는 하이논리의 펄스를 가지는 진위의 스타트펄스가 공급되고, 제 2펄스입력라인(STRL)에는 진위의 스타트펄스와 상반된 위상을 가지는 보수의 스타트펄스가 공급되게 된다.
n개의 진위의 쉬프트셀들(TSH1 내지 TSHn) 각각은 3개의 인버터(INV5 내지 INV7)로 이루어진 메모리형 지연라인(76)와, 하나의 AND 게이트(GD2)로 구성되어 있다. n개의 진위의 쉬프트셀들(TSH1 내지 TSHn) 각각에 포함된 n개의 메모리형 지연라인들(76)는 제 1펄스입력단자(STRH)에 종속 접속되어 전단의 메모리형 지연라인(76)의 출력신호를 진위의 스타트펄스(STRH)의 폭 만큼씩 지연시키게 된다.
첫번째 진위의 쉬프트셀(TSH1)에 포함된 AND 게이트(GD2)은 메모리형 지연라인(76)의 출력신호와 제 1클럭입력단자(CK)로부터의 제 1클럭신호(CK)와 AND 연산함으로써 진위의 스타트펄스(STRH)와 동일한 위상을 가지는 제 1진위제어신호(CTL1)를 발생하게 된다. 첫번째 진위의 쉬프트셀(TSH1)을 제외한 나머지 진위의 쉬프트셀들(TSH2 내지 TSHn) 각각에 포함된 AND 게이트들(GD2)는 각각의 메모리형 지연라인(76)의 입력신호와 출력신호를 AND 연산함으로써 제 2 내지 제 n진위제어신호(CTL2 내지 CTLn)를 각각 발생하게 된다. 제 1내지 제 n진위제어신호(CTL1 내지 CTLn)는 도 13에서와 같이 진위의 스타트펄스(STRH)가 자신의 폭 만큼씩 순차적으로 쉬프트되는 것과 같이 파형을 가지게 된다.
한편, n개의 보수의 쉬프트셀들(CSH1 내지 CSHn) 각각은 3개의 인버터(INV8 내지 INV10)로 이루어진 메모리형 지연라인(78)와, 하나의 OR 게이트(GR1)로 구성되어 있다. n개의 보수의 쉬프트셀들(CSH1 내지 CSHn) 각각에 포함된 n개의 메모리형 지연라인들(78)는 제 2펄스입력단자(STRL)에 종속 접속되어 전단의 메모리형 지연라인(78)의 출력신호를 각각 제 2스타트펄스의 폭 만큼 지연시키게 된다. 첫번째 보수의 쉬프트셀(CSH1)에 포함된 OR 게이트(GR1)은 메모리형 지연라인(78)의 출력신호와 제 2클럭입력단자(CKB)로부터의 제 2클럭신호(CKB)와 OR 연산함으로써 보수의 스타트펄스(STRL)와 동일한 위상을 가지는 제 1보수제어신호(CTLB1)를 발생하게 된다. 첫번째 보수의 쉬프트셀(CSH1)을 제외한 나머지 보수의 쉬프트셀들(CSH2 내지 CSHn) 각각에 포함된 OR 게이트들(GR1)는 각각의 메모리형 지연라인(78)의 입력신호와 출력신호를 OR 연산함으로써 제 2 내지 제 n보수제어신호(CTLB2 내지 CTLBn)를 각각 발생하게 된다. 제 1 내지 제 n보수제어신호(CTLB1 내지 CTLBn)는 도 13에서와 같이 보수의 스타트펄스(STRL)가 자신의 폭만큼씩 순차적으로 쉬프트되는 것과 같이 파형을 가지게 된다.
상술한 바와 같이, 본 발명에 따른 디멀티플렉스모듈은 하나의 입력단자상의 신호를 n개를 출력단자들중 어느 한 단자로 출력하는 디멀티플렉서와 함께 디멀티플렉서에 필요한 2n개의 제어신호를 공급하는 제어수단을 하나의 모듈화한다. 이에 따라, 본 발명에 따른 디멀티플렉스모듈은 입력라인의 수와 배선구조를 간소화할 수 있음은 물론 신호의 지연을 최소화 할 수 있게 된다. 아울러 본 발명에 따른 디멀티플렉스모듈에서는 제어수단이 인버터를 이용하여 디멀티플렉서용 진위 및 보수의 제어신호들을 발생함으로써 제어용 입력라인의 수를 1/2로 할 수 있다. 다른 방법으로, 본 발명에 따른 디멀티플렉스모듈의 제어수단은 디코더를 이용하여 2n개의 제어신호를 생성함으로서 입력라인의 수를 log2 n또는 [log2 n]+1개로 줄일 수 있다.
또 다른 방법으로 본 발명에 따른 디멀티플렉스모듈의 제어수단은 스타트펄스를 쉬프트시키는 쉬프터를 이용하여 2n개의 제어신호를 발생함으로써 입력라인의 수를 2 또는 4개로 줄일 수 있다.
또한, 본 발명에 따른 액정표시장치는 디멀티플렉서와 제어수단이 일체화된 디멀티플렉스모듈을 이용함으로써 액정판넬의 배선구조가 간소화 되게 되고 아울러 액정판넬의 입력라인의 수가 최대 2 또는 4로 줄어들게 된다. 이에 따라, 본 발명에 따른 액정표시장치는 신호의 지연을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 일 예로, 본 발명에서는 1:n의 디멀티플렉서를 포함하는 디멀티플렉스모듈가 실시 예로서 설명되었으나, 당업자라면 누구다 1:n의 디멀티플렉서 대신 n:1의 멀티플렉서로 대치하여 멀티플렉스모듈이 구현될 수 있다는 것을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.

Claims (20)

  1. n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 하나의 입력단자를 n개의 출력단자중 어느 한 출력단자와 연결시키는 디멀티플렉서와,
    n개의 클럭신호에 응답하여 디멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비하는 것을 특징으로 하는 디멀티플렉스모듈.
  2. 제 1항에 있어서,
    상기 제어수단이 상기 n개의 클럭신호를 반전시키는 n개의 인버터들을 구비하는 것을 특징으로 하는 디멀티플렉스모듈.
  3. 제 1항에 있어서,
    상기 제어수단이,
    상기 n개의 클럭신호를 완충하고 완충된 n개의 클럭신호들을 상기 디멀티플렉서에 공급하는 완충수단과,
    상기 n개의 클럭신호를 반전시키고 반전된 n개의 클럭신호를 상기 디멀티플렉서에 공급하는 인버터수단을 구비하는 것을 특징으로 하는 디멀티플렉스모듈.
  4. 제 3항에 있어서,
    상기 완충수단에서 출력되는 상기 완충된 클럭신호들과 상기 인버터수단에서 출력되는 상기 반전된 클럭신호들 안정화시키는 논리안정화수단을 추가로 구비하는 것을 특징으로 하는 디멀티플렉스모듈.
  5. 제 4항에 있어서,
    상기 논리안정화수단이 상기 완충수단과 상기 인버터수단의 사이에 접속된 n개의 매트메모리를 구비하는 것을 특징으로 하는 디멀티플렉스모듈.
  6. n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 하나의 입력 단자를 n개의 출력단자중 어느 한 출력단자와 연결시키는 디멀티플렉서와,
    log2 n개의 클럭신호에 응답하여 상기 디멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비하는 것을 특징으로 하는 디멀티플렉스모듈.
  7. 제 6항에 있어서,
    상기 제어수단이 상기 log2 n개의 클럭신호들을 디코딩하는 디코더를 구비하는 것을 특징으로 하는 디멀티플렉스모듈.
  8. 제 6항에 있어서,
    상기 log2 n개의 클럭신호들이 폭에 있어서 2배씩의 길어지는 파형인 것을 특징으로 하는 디멀티플렉스모듈.
  9. n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 하나의 입력단자를 n개의 출력단자중 어느 한출력단자와 연결시키는 디멀티플렉서와,
    스타트펄스에 응답하여 멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비하는 것을 특징으로 하는 디멀티플렉스모듈.
  10. 제 9항에 있어서,
    상기 제어수단은 스타트펄스에 종속적으로 응답하는 n개의 쉬프트셀들을 구비하는 것을 특징으로 하는 디멀티플렉스모듈.
  11. n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 n개의 입력단자들중 어느 하나를 출력단자와 연결시키는 멀티플렉서와,
    n개의 클럭신호에 응답하여 상기 멀티플렉서에 공급될 n개의 전위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비하는 것을 특징으로 하는 멀티플렉스모듈.
  12. 제 11항에 있어서,
    상기 제어수단이 상기 n개의 클럭신호를 반전시키는 n개의 인버터들을 구비하는 것을 특징으로 하는 멀티플렉스모듈.
  13. 제 11항에 있어서,
    상기 제어수단이,
    상기 n개의 클럭신호를 완충하고 완충된 n개의 클럭신호들을 상기 멀티플렉서에 공급하는 완충수단과,
    상기 n개의 클럭신호를 반전시키고 반전된 n개의 클럭신호를 상기 멀티플렉서에 공급하는 인버터수단을 구비하는 것을 특징으로 하는 멀티플렉스모듈.
  14. 제 13항에 있어서,
    상기 완충수단에서 출력되는 상기 완충된 클럭신호들과 상기 인버터수단에서 출력되는 상기 반전된 클럭신호들을 안정화시키는 논리안정화수단을 추가로 구비하는 것을 특징으로 하는 멀티플렉스모듈.
  15. 제 14항에 있어서,
    상기 논리안정화수단이 상기 완충수단과 상기 인버터수단의 사이에 접속된 n개의 비트메모리를 구비하는 것을 특징으로 하는 멀티플렉스모듈.
  16. n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 n개의 입력단자중 어느 하나를 출력단자와 연결시키는 멀티플렉서와,
    log2 n개의 클럭신호에 응답하여 상기 멀티플렉서에 공급된 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비하는 것을 특징으로 하는 멀티플렉스모듈.
  17. 제 16항에 있어서,
    상기 제어수단이 상기 log2 n개의 클럭신호들을 디코딩하는 디코더를 구비하는 것을 특징으로 하는 디멀티플렉스모듈.
  18. 제 16항에 있어서,
    상기 log2 n개의 클럭신호들이 폭에 있어서 2배씩의 길어지는 파형인 것을 특징으로 하는 디멀티플렉스모듈.
  19. n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 n개의 출력단자 중 어느 하나를 출력단자와 연결시키는 디멀티플렉서와,
    스타트펄스에 응답하여 멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비하는 것을 특징으로 하는 디멀티플렉스모듈.
  20. 제 19항에 있어서,
    상기 제어수단은 스타트펄스에 종속적으로 응답하는 n개의 쉬프트셀들을 구비하는 것을 특징으로 하는 디멀티플렉스모듈.
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