KR19980053143A - 반도체 메모리 소자 및 그 제조방법 - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
스택 게이트형의 플래쉬 메모리 소자의 소거 효율과 프로그램 효율을 개선하기에 적당한 반도체 메모리 소자 및 그 제조방법에 대한 것이다. 위와 같은 반도체 메모리 소자는 기판과, 상기 기판상에 게이트 산화막을 구비한 부유게이트와, 상기 부유게이트상에 적층되어 형성된 제 1유전막과 제어게이트, 상기 부유게이트 양측면에 형성된 제 2유전막과, 상기 부유게이트 양측면의 상기 제 2유전막 측면에 형성된 제 1, 제 2반도체 측벽, 상기 부유게이트 양측의 상기 상기 기판에 형성된 불순물 영역, 상기 반도체 측벽 및 상기 불순물 영역과 콘택되어 형성된 배선층을 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자에 대한 것으로 특히 스택 게이트형의 플래쉬 메모리 소자의 소거와 프로그램 효율을 개선하기에 적당한 반도체 메모리 소자 및 그 제조방법에 대한 것이다.
이하 첨부 도면을 참조하여 종래의 반도체 메모리 소자를 설명하면 다음과 같다.
먼저 도 1은 종래의 반도체 메모리 소자의 단면을 나타낸 도면이고, 도 2a 내지 도 2e는 종래의 반도체 메모리 소자의 그 제조방법을 나타낸 공정단면도이다.
종래 반도체 메모리 소자는 도 1에 도시한 바와 같이 스택 게이트형 플래쉬 메모리 소자로써 기판(1)상에 터널 산화막(2a)과 부유게이트(3a)가 적층되어 형성되었고, 상기 부유게이트(3a) 전면에 인터폴리 유전막(4a)과 제어게이트(5a)가 적층되어 형성되었다. 그리고 제어게이트(5a)와 부유게이트(3a)의 양측면에 측벽절연막(8)이 형성되었고, 상기 부유게이트(3a) 일측의 소오스 영역에 저농도 소오스 영역(7)이 형성되었고, 부유게이트(3a) 양측 기판(1)에 고농도 소오스/드레인 영역(9)이 형성되었다. 또한 상기 고농도 소오스/드레인 영역(9)상에 콘택트홀을 갖는 층간절연막(10)이 전면에 형성되었으며 상기 고농도 소오스/드레인 영역(9)과 콘택되도록 배선층(11)이 형성되었다.
상기와 같은 구성을 갖는 종래의 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저 도 2a에 도시한 바와 같이 기판(1) 전면에 얇은 제 1산화막(2)을 형성하고 상기 제 1산화막(2) 상부에 부유게이트용 제 1폴리실리콘층(3)을 증착한다. 이후에 상기 제 1산화막(2)과 제 1폴리실리콘층(3)을 패터닝하여 얇은 터널 산화막(2a)과 부유게이트(3a)를 형성한다.
도 2b에 도시한 바와 같이 전면에 제 2산화막(4)과 제어게이트용 제 2폴리실리콘층(5)을 증착한다.
도 2c에 도시한 바와 같이 상기 부유게이트(3a)와 수직한 방향으로 제 2산화막(4)과 제 2폴리실리콘층(5)을 식각하여 인터폴리 유전막(4a)과 제어게이트(5a)를 형성한다. 그리고 이와 동시에 상기 터널 산화막(2a)과 부유게이트(3a)도 식각한다. 다음에 전면에 감광막(6)을 도포한 후 노광 및 현상공정으로 상기 부유게이트(3a)의 소오스 형성 영역이 드러나도록 선택적으로 감광막(6)을 패터닝한다. 그리고 상기 드러난 기판(1)에 저농도 소오스 불순물을 이온주입한 후 열확산시켜서 저농도 소오스 불순물(7)을 형성한다.
도 2d에 도시한 바와 같이 감광막(6)을 제거한 후 전면에 제 3산화막을 증착한다. 이후에 에치백으로 제 3산화막을 식각하여 제어게이트(5a)와 부유게이트(3a)의 측면에 측벽절연막(8)을 형성한다.
다음에 도 2d에 도시한 바와 같이 제어게이트(5a)와 부유게이트(3a)를 마스크로 드러난 기판(1)에 고농도 소오스/드레인 불순물을 주입하여 비대칭 구조의 소오스/드레인 영역(9)을 형성한다. 이후에 전면에 층간절연막(10)을 형성한다.
도 2e에 도시한 바와 같이 상기 층간절연막(10)을 이방성 식각하여 상기 소오스/드레인 영역(9)이 드러나도록 콘택홀을 형성하고 콘택홀에 전도성 금속으로 배선층(11)을 형성한다.
상기와 같은 종래 반도체 메모리 소자의 프로그램은 채널에서 만들어진 고온열전자를 부유게이트에 주입하는 과정에 의해 이루어지고 프로그램이 진행됨에 따라 부유게이트에 축적된 전자에 의해서 문턱전압이 높아지게 된다.
그리고 프로그래밍 효율은 주로 부유게이트에 유도되는 전압에 크게 좌우되고 또한 제어게이트의 인가전압에 대한 부유게이트의 유도전압의 비인 커플링비가 클수록 향상된다.
그리고 종래의 반도체 메모리 소자의 소거는 부유게이트(3a)에서 소오스 영역으로의 전자를 빼내는 과정으로써 부유게이트(3a)로 전자가 빠져나감으로써 셀의 문턱전압이 낮아진다. 그리고 이와 같은 소거 동작은 F-N 터널링에 의해서 부유게이트(3a)에서 소오스 영역으로 전자를 이동하므로써 이루어진다. 종래에는 소거 효율을 높이기 위해서 얇은 터널 산화막(2a)을 사용한다.
상기와 같은 본 발명 반도체 메모리 소자는 다음과 같은 문제가 있다.
첫째, 소거 효율의 개선을 위해서 터널링 산화막의 두께가 얇아져야 한다. 그러나 이는 부유게이트와 채널과의 정전용량을 증가시켜서 셀의 커플링비를 감소시켜 프로그램 효율이 낮아진다.
둘째, 터널 산화막이 얇아서 소거 동작을 10만번 이상 반복했을 때는 소거효율이 떨어진다. 이에따라 터널 산화막의 형성 공정 및 소자의 신뢰성 확보가 어려우며 또한 메모리 셀이 프로그램된 데이터가 낮은 드레인 전압에서도 소거될 수 있다.
셋째, 소거 동작을 위해서 소오스 영역에 인가되는 전압에 의해 소오스 졍션의 파괴가 일어나지 않도록 하기 위하여 소오스 영역을 깊게 확산시켜주어야 하므로 소자의 크기가 커지게 되어 집적도가 떨어진다.
넷째, 콘택 배선층과 부유게이트 간의 쇼트 방지를 위해 확보해야 하는 공정 마진에 의해 반도체 메모리 소자의 설계 및 그 공정에 어려움이 따른다.
본 발명은 상기의 문제를 해결하기 위하여 안출한 것으로 프로그램 동작과 소거 효율을 증대시키기에 적당한 반도체 메모리 소자 및 그 제조방법을 제공하는 데 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 단면을 나타낸 도면
도 2a 내지 2e는 종래의 반도체 메모리 소자 및 제조방법을 나타낸 공정단면도
도 3은 본 발명 반도체 메모리 소자의 평면도를 나타낸 도면
도 4는 도 3의 I-I선상의 본 발명 반도체 메모리 소자의 단면을 나타낸 도면
도 5a 내지 5g는 본 발명 반도체 메모리 소자 및 제조방법을 나타낸 공정단면도
*도면의 주요 부분에 대한 부호의 설명*
21:기판22:게이트 산화막
23:제 1폴리실리콘층23a:부유게이트
24:제 1인터폴리 유전막25:제 2폴리실리콘층
25a:제어게이트26:게이트 캡 절연막
27:제 1측벽절연막 28:제 2측벽절연막
29:감광막30:제 2인터폴리 유전막
31:제 3폴리실리콘층31a:제 1폴리실리콘 측벽
31b:제 2폴리실리콘 측벽 32:불순물 영역
33:층간절연막34:배선층
상기와 같은 목적을 달성하기 위한 반도체 메모리 소자는 기판과, 상기 기판상에 게이트 산화막을 구비한 부유게이트와, 상기 부유게이트상에 적층되어 형성된 제 1유전막과 제어게이트, 상기 부유게이트 양측면에 형성된 제 2유전막과, 상기 부유게이트 양측면의 상기 제 2유전막 측면에 형성된 제 1, 제 2반도체 측벽, 상기 부유게이트 양측의 상기 기판에 형성된 배선층을 포함하여 구성되는 것을 특징으로 한다.
또한 상기와 같이 구성되는 반도체 메모리 소자의 제조방법은 기판에 제 1절연막과 제 1반도체층을 증착후 패턴하는 공정과, 상기 제 1절연막과 상기 제 1반도체층에 수직하게 제 2절연막과 제 2반도체층을 형성하는 공정과, 상기 제 2반도체층의 양측면에 측벽절연막을 형성하는 공정과, 상기 측벽절연막과 상기 제 2반도체층을 마스크로 제 1반도체층과 제 1절연막을 식각하여 게이트 산화막과 부유게이트를 형성하는 공정과, 상기 부유게이트의 양측면에 제 2유전막을 형성하는 공정과, 상기 부유게이트의 상기 제 2유전막의 양측면에 제 1, 제 2반도체 측벽을 형성하는 공정과, 상기 부유게이트의 양측 기판에 불순물 영역을 형성하는 공정과, 상기 불순물 영역과 상기 반도체 측벽에 연결되도록 배선층을 형성하는 공정을 포함함을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명 반도체 메모리 소자 및 그 제조방법을 설명하면 다음과 같다.
도 3은 본 발명 반도체 메모리 소자의 평면도를 나타낸 도면이고, 도 4는 도 3의 I-I선상의 본 발명 반도체 메모리 소자의 단면을 나타낸 도면이며, 도 5a 내지 도 5g는 본 발명 반도체 메모리 소자의 제조방법을 나타낸 공정단면도이다.
본 발명에 따른 반도체 메모리 소자는 스택 게이트 플래쉬 메모리 셀에 대한 것으로 도 3과 도 4에 도시한 바와 같이 기판(21) 상의 소정 영역에 게이트 산화막(22)과 부유게이트(23a)가 적층된다. 그리고 상기 부유게이트(23a)상에 상기 부유게이트(23a) 보다 좁은 폭으로 1 인터폴리 유전막(24)과 제어게이트(25a)와 게이트 캡 절연막(26)이 차례로 적층된다.
이때 제 1인터폴리 유전막(24), 제어게이트(25a), 게이트 캡 절연막(26)은 부유게이트(23a) 상측에서 중앙 부위에 형성되지 않고 일측으로 약간 치우쳐서 형성된다.
즉, 제어게이트(25a)를 중심으로 제어게이트(25a)에 의해 노출되는 부유게이트(23a) 양측의 길이가 서로 다르도록 형성된다.
그리고 상기 제 1인터폴리 유전막(24)과 제어게이트(25a)와 게이트 캡 절연막(26) 양 측면 및 부유게이트(23a)상에 제 1, 제 2측벽절연막(27, 28)이 형성된다.
여기서 제 1측벽절연막(27)은 하측의 부유게이트(23a)를 완전히 커버하도록 형성되고, 제 2측벽절연막(28)은 부유게이트(23a)의 모서리 부분이 노출되도록 형성된다.
그리고 상기 부유게이트(23a) 양측면과 상기 부유게이트(23a)에 인접한 기판(21) 위에 걸쳐 제 2인터폴리 유전막(30)이 형성된다. 여기서 상기 제 2측벽절연막(27)에 의해 노출되었던 부유게이트(23a)의 모서리 부분에도 제 2인터폴리 유전막(30)이 형성된다.
상기 제 1, 제 2측벽절연막(27, 28) 및 제 2인터폴리 유전막(30) 측면에 제 1, 제 2폴리실리콘 측벽(31a, 31b)이 형성된다.
여기서 제 1폴리실리콘 측벽(31a) 보다 제 2폴리실리콘 측벽(31b)이 더 높게 형성된다.
그리고, 상기 부유게이트(23a) 양측의 기판(21)에는 불순물 영역(32)이 형성된다.
상기 부유게이트(23a) 및 제어게이트(25a)가 형성된 기판(21) 전면에 불순물 영역(32)과 그 불순물 영역(32)에 인접한 제 1, 제 2폴리실리콘 측벽(31a, 31b)에 콘택홀을 갖는 층간절연막(33)이 형성된다.
그리고 상기 콘택홀을 통해 불순물 영역과 인접한 폴리실리콘 측벽에 연결되도록 배선층(34)이 형성된다.
상기와 같이 구성된 본 발명 반도체 메모리 소자의 제조방법을 설명하면 다음과 같다.
먼저 도 5a에 도시한 바와 같이 P형 기판(21)에 비교적 두꺼운 게이트 산화막(22)과 제 1폴리실리콘층(23)을 증착한 후 상기 게이트 산화막(22)과 제 1폴리실리콘층(23)을 패터닝한다.
그리고 전면에 제 1인터폴리 유전막(24)과 제 2폴리실리콘층(25)과 게이트 캡 절연막(26)을 증착한다.
도 5b에 도시한 바와 같이 게이트 캡 절연막(26)과 제 2폴리실리콘층(25a)과 제 1인터폴리 유전막(24)을 상기의 게이트 산화막(22)과 제 1폴리실리콘층(23)과 수직하게 패터닝하여 1인터폴리 유전막(24)과 제어게이트(25a)와 게이트 캡 절연막(26)을 적층하여 형성한다.
도 5c에 도시한 바와 같이 HLD(High temperature Low Directric)를 증착한 후 에치백으로 제어게이트(25a)와 제어게이트(25a) 사이에만 남도록 에치백한다. 이후에 다시 같은 공정을 반복하여 제어게이트(25a)와 제어게이트(25a) 안쪽 측면에 이중의 제 2측벽절연막(28)을 형성한다.
그리고 BPSG나 질화막을 증착한 후 에치백으로 제어게이트(25a)의 바깥쪽 싸이드에만 남도록 측벽을 형성하고 이후에 다시 같은 작업을 반복하여 제어게이트(25a)의 바깥쪽 싸이드에 이중의 제 2측벽절연막(28)을 형성한다.
이후에 전면에 감광막(29)을 도포하고 제어게이트(25a)와 제어게이트(25a) 사이의 제 2측벽절연막(28) 상에 감광막(29)이 남도록 선택적으로 패터닝한 후 이방성 식각으로 제 1측벽절연막(27)을 제거한다. 이후에 감광막(29)을 제거한다.
도 5d에 도시한 바와 같이 게이트 캡 절연막(26)과 제 1측벽절연막(27) 및 제 2측벽절연막(28)을 마스크로 이용한 이방성 식각으로 제 1폴리실리콘층(23)을 패터닝하여 부유게이트(23a)을 형성한다.
도 5e에 도시한 바와 같이 이방성 식각으로 바깥쪽 제 2측벽절연막(28)을 제거하여 부유게이트(23a)의 모서리가 드러나도록 한다.
다음에 전면에 화학기상 증착법으로 부유게이트(23a) 측면에 제 2인터폴리 유전막(30)을 얇게 증착한다. 이후에 제 2인터폴리 유전막(30)상에 제 3폴리실리콘층(31)을 증착한다.
도 5f에 도시한 바와 같이 이방성 식각으로 부유게이트(23a) 양측면에 사이드 월을 형성하는 데 이때, 제 2폴리실리콘 측벽(31b)은 부유게이트(23a)의 드러난 모서리 부분을 완전히 감쌀수 있도록 형성하며 또한 제 1폴리실리콘 측벽(31a)은 각 셀사이를 연결시키지 않을 정도로 상기 제 2폴리실리콘 측벽(31b) 보다 작은 크기를 갖도록 형성한다.
이어서 전면에 드러난 기판(21)에 이온 주입을 하고 열확산 공정을 통하여 불순물 영역(32)을 형성한다.
도 5g에 도시한 바와 같이 전면에 층간절연막(33)을 증착한 후 이방성 식각으로 상기 제 1폴리실리콘 측벽(31a)과 제 2폴리실리콘 측벽(31b)이 드러나도록 콘택홀을 형성하고, 콘택홀 및 층간절연막(33)상에 알루미늄이나 텅스텐 또는 폴리실리콘과 같은 전도성 물질을 증착한 후 패터닝하여 배선층(34)을 형성한다. 이때 각각의 제 1폴리실리콘 측벽(31a)과 제 2폴리실리콘 측벽(31b)이 상기 배선층(34)과 연결되도록 형성한다.
이와 같은 과정을 통하여 본 발명에 따른 반도체 메모리 소자의 제조공정이 완료된다.
여기서 상기의 부유게이트(23a)의 하부에 얇은 터널 산화막을 형성하지 않고 비교적 두꺼운 게이트 산화막(22)을 사용하므로써 부유게이트(23a)와 채널 사이의 정전용량을 상대적으로 감소시켜서 커플링비(C/R:COUPLING RATIO)가 증가하게 된다.
그리고 부유게이트(23a) 일측의 불순물 영역(32)과 연결된 제 1폴리실리콘 측벽(31a)이 존재하고 이것은 프로그램 동작시 체널고온전자 주입을 위해서 상기의 부유게이트(23a) 일측의 불순물 영역(32)에 높은 정전압을 인가해야 하는데 이 정전압은 제 1폴리실리콘 측벽(31a)과 부유게이트(23a) 측벽의 제 2인터폴리 유전막(30)의 정전용량에 의해 유도된다. 이에따라 프로그램시 커플링비가 크게 증가하게 된다.
그리고 소거동작시 전자는 종래처럼 부유게이트(23a) 및 게이트 산화막(22)을 통하여 상기 부유게이트(23a) 타측의 불순물 영역(32)으로 빠져나가는 것이 아니라 부유게이트(23a) 측벽의 제 2인터폴리 유전막(30)을 통과해서 빠져나가게 된다.
이와 같은 소거동작이 일어나는 이유는 산화막과 폴리실리콘 계면의 성질에 의해서 전자가 게이트 산화막(22) 보다는 제 2인터폴리 유전막(30)을 통해서 이동 하기 쉽기 때문이고, 또한 부유게이트(23a)의 모서리에 전계가 집중되어서 이 모서리를 통하여 전자가 이동하기 때문이다.
그리고 여기서 제 2폴리실리콘 측벽(31b)은 소거 동작시 소거 전극 뿐만 아니라 각 소자의 소오스와 소오스를 연결하는 연결 라인 역할도 한다.
상기와 같은 본 발명 반도체 메모리 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 얇은 터널링 산화막 대신에 두꺼운 게이트 산화막을 사용하고, 또한 제 1폴리실리콘 측벽에 의해 증가된 커플링비에 의해 프로그램 효율이 향상된다. 따라서 프로그램시 제어게이트에 인가해야 하는 전압이 종래에 비해 높지 않아도 된다.
둘째, 소거 동작시 부유게이트에서 제 2폴리실리콘 측벽으로의 전자 터널링이 부유게이트에서 불순물 영역으로의 터널링에 비해 낮은 전압에서도 가능하므로 불순물 영역의 브레이크 다운 방지를 위해 깊은 졍션구조로 만들 필요가 없어지며, 드레인 졍션과 동일하게 만들 수 있으므로 불순물 영역을 형성하기 위한 공정을 단순화 시킬 수 있다. 그리고 불순물 영역을 셀로우(shallow) 구조로 만들 수 있으므로 유효채널 길이가 길어지고 이에따라 고집적 셀을 제작할 수 있으므로 메모리 셀의 집적도를 향상시킬 수 있다.
셋째, 프로그램과 소거 동작시 요구되는 전압이 종래의 소자에 비해 작아도 되므로 저전압 메모리 셀을 제작하기에 유리하다.
넷째, 터널링 산화막을 사용하지 않으므로 부유게이트 산화막의 공정이 용이해지고 산화막의 신뢰성이 향상될 뿐만 아니라 셀의 소거 동작시 셀이 게이트 인가 전압에 의해 프로그램되는 게이트 디스터브가 감소하여 전체적으로 소자의 신뢰성을 개선할 수 있다.
다섯째, 소거동작을 위한 공유 불순물 영역이 폴리실리콘 측벽과 이중 구조로 되어 있으므로 부유게이트 일측의 불순물 영역의 저항이 감소하여 읽기 동작의 속도가 빨라진다.
Claims (9)
- 기판과,상기 기판상에 게이트 산화막을 구비한 부유게이트와,상기 부유게이트상에 적층되어 형성된 제 1유전막과 제어게이트,상기 부유게이트 양측면에 형성된 제 2유전막과,상기 부유게이트 양측면의 상기 제 2유전막 측면에 형성된 제 1, 제 2반도체 측벽상기 부유게이트 양측의 상기 기판에 형성된 불순물 영역,상기 반도체 측벽 및 상기 불순물 영역과 콘택되어 형성된 배선층을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서, 상기 부유게이트상의 상기 제 2유전막 양측면의 상기 제 1, 제 2 반도체 측벽은 상기 부유게이트의 모서리를 완전히 감싸도록 형성됨을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서, 상기 제 1유전막과 상기 제어게이트는 상기 부유게이트상의 중앙에서 일측으로 약간 치우쳐서 형성됨을 특징으로 하는 반도체 메모리 소자.
- 기판에 제 1절연막과 제 1반도체층을 증착후 패턴하는 공정과,상기 제 1절연막과 상기 제 1반도체층에 수직하게 제 2절연막과 제 2반도체층을 형성하는 공정과,상기 제 2반도체층의 양측면에 측벽절연막을 형성하는 공정과,상기 측벽절연막과 상기 제 2반도체층을 마스크로 제 1반도체층과 제 1절연막을 식각하여 게이트 산화막과 부유게이트를 형성하는 공정과,상기 부유게이트의 양측면에 제 2유전막을 형성하는 공정과,상기 부유게이트의 상기 제 2유전막의 양측면에 제 1, 제 2반도체 측벽을 형성하는 공정과,상기 부유게이트의 양측 기판에 불순물 영역을 형성하는 공정과,상기 불순물 영역과 상기 반도체 측벽에 연결되도록 배선층을 형성하는 공정을 포함함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 4항에 있어서, 상기 제 2반도체층 양측면의 측벽절연막의 형성은 상기 제 2반도체층을 패터닝한 후에 이중의 측벽절연막으로 형성하는 공정과, 상기 제 2반도체층 측면의 이중의 측벽절연막 상기 제 2반도체층 일측의 바깥 부분의 측벽절연막 하나를 제거함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 4항과 제 5항에 있어서, 상기 제 2유전막을 형성하기 전에 상기 제 2반도체층 타측의 이중의 측벽절연막 중 하나를 제거하여 상기 부유게이트의 모서리가 드러나게 하는 공정을 포함함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 5항에 있어서, 상기 이중의 측벽절연막은 식각 속도가 서로다른 물질로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 7항에 있어서, 상기 이중의 측벽절연막 중 바깥쪽 측벽절연막은 BPSG나 질화막으로 형성하고, 안쪽의 측벽절연막은 HLD로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 4항에 있어서, 상기 반도체 측벽은 폴리실리콘으로 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301244B1 (ko) * | 1999-06-30 | 2001-11-01 | 박종섭 | 플래쉬 메모리 소자 제조 방법 |
| KR100385955B1 (ko) * | 2001-02-13 | 2003-06-02 | 삼성전자주식회사 | 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법 |
| KR20040046881A (ko) * | 2002-11-28 | 2004-06-05 | 삼성전자주식회사 | 저저항 제어게이트 전극을 갖는 플래쉬 메모리 셀 및 그제조방법 |
| KR100590380B1 (ko) * | 1999-12-28 | 2006-06-15 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW472398B (en) * | 1997-06-27 | 2002-01-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| JP3556079B2 (ja) * | 1997-10-02 | 2004-08-18 | 旭化成マイクロシステム株式会社 | 半導体装置の製造方法 |
| TW432719B (en) * | 1997-12-24 | 2001-05-01 | United Microelectronics Corp | Flash memory structure with split gate and source-side injection and its manufacturing |
| KR100277889B1 (ko) * | 1998-01-13 | 2001-02-01 | 김영환 | 플래쉬메모리셀의제조방법 |
| JP2000282923A (ja) * | 1999-03-31 | 2000-10-10 | Nissan Diesel Motor Co Ltd | 内燃機関の燃料噴射量制御装置 |
| US6472259B1 (en) | 1999-04-01 | 2002-10-29 | Asahi Kasei Microsystems Co., Ltd. | Method of manufacturing semiconductor device |
| US6337808B1 (en) | 1999-08-30 | 2002-01-08 | Micron Technology, Inc. | Memory circuit and method of using same |
| JP2001196476A (ja) * | 2000-01-07 | 2001-07-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100368322B1 (ko) * | 2000-06-26 | 2003-01-24 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
| US6642570B2 (en) * | 2001-05-09 | 2003-11-04 | Vanguard International Semiconductor Corp. | Structure of flash memory with high coupling ratio |
| US7192876B2 (en) | 2003-05-22 | 2007-03-20 | Freescale Semiconductor, Inc. | Transistor with independent gate structures |
| US7098502B2 (en) * | 2003-11-10 | 2006-08-29 | Freescale Semiconductor, Inc. | Transistor having three electrically isolated electrodes and method of formation |
| JP4640918B2 (ja) * | 2004-03-11 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| KR100598107B1 (ko) * | 2004-09-21 | 2006-07-07 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성 방법 |
| KR100706791B1 (ko) * | 2005-07-29 | 2007-04-12 | 삼성전자주식회사 | 비휘발성 기억 장치, 그 형성 방법 및 동작 방법 |
| US8445953B2 (en) * | 2009-07-08 | 2013-05-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for flash memory cells |
| CN104425386A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 快闪存储器及快闪存储器的制作方法 |
| US20150194434A1 (en) * | 2014-01-08 | 2015-07-09 | Ememory Technology Inc. | Memory device and methods of forming memory device and semiconductor device |
| US9859291B2 (en) * | 2015-08-03 | 2018-01-02 | Iotmemory Technology Inc. | Non-volatile memory and manufacturing method thereof |
| FR3069376B1 (fr) | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor comprenant une grille elargie |
| FR3069377B1 (fr) * | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor mos a double blocs de grille a tension de claquage augmentee |
| FR3069374B1 (fr) | 2017-07-21 | 2020-01-17 | Stmicroelectronics (Rousset) Sas | Transistor mos a effet bosse reduit |
| CN112086510B (zh) | 2019-06-13 | 2024-10-29 | 联华电子股份有限公司 | 存储器元件的结构 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775642A (en) * | 1987-02-02 | 1988-10-04 | Motorola, Inc. | Modified source/drain implants in a double-poly non-volatile memory process |
| KR940006094B1 (ko) * | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| US5108939A (en) * | 1990-10-16 | 1992-04-28 | National Semiconductor Corp. | Method of making a non-volatile memory cell utilizing polycrystalline silicon spacer tunnel region |
| FR2677481B1 (fr) * | 1991-06-07 | 1993-08-20 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire non volatile et cellule de memoire obtenue. |
| US5284784A (en) * | 1991-10-02 | 1994-02-08 | National Semiconductor Corporation | Buried bit-line source-side injection flash memory cell |
| JPH05129626A (ja) * | 1991-11-07 | 1993-05-25 | Fujitsu Ltd | 半導体記憶装置のセル構造 |
| US5618742A (en) * | 1992-01-22 | 1997-04-08 | Macronix Internatioal, Ltd. | Method of making flash EPROM with conductive sidewall spacer contacting floating gate |
| US5587332A (en) * | 1992-09-01 | 1996-12-24 | Vlsi Technology, Inc. | Method of making flash memory cell |
| JP2663863B2 (ja) * | 1994-04-19 | 1997-10-15 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5585293A (en) * | 1994-06-03 | 1996-12-17 | Motorola Inc. | Fabrication process for a 1-transistor EEPROM memory device capable of low-voltage operation |
| US5478767A (en) * | 1994-09-30 | 1995-12-26 | United Microelectronics Corporation | Method of making a flash EEPROM memory cell comprising polysilicon and textured oxide sidewall spacers |
| KR100221619B1 (ko) * | 1996-12-28 | 1999-09-15 | 구본준 | 플래쉬 메모리 셀의 제조방법 |
-
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-
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-
1999
- 1999-04-22 US US09/296,485 patent/US6222226B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301244B1 (ko) * | 1999-06-30 | 2001-11-01 | 박종섭 | 플래쉬 메모리 소자 제조 방법 |
| KR100590380B1 (ko) * | 1999-12-28 | 2006-06-15 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR100385955B1 (ko) * | 2001-02-13 | 2003-06-02 | 삼성전자주식회사 | 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법 |
| KR20040046881A (ko) * | 2002-11-28 | 2004-06-05 | 삼성전자주식회사 | 저저항 제어게이트 전극을 갖는 플래쉬 메모리 셀 및 그제조방법 |
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