KR19980044341A - Data communication channel processing device of synchronous transmission system - Google Patents
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Abstract
본 발명은 동기식 전송시스템에서 네트워크엘레먼트간의 데이터통신채널을 처리하는 장치에 관한 것이다. 이러한 데이터통신채널 처리장치는 주시스템간의 접속 DCC와 종속시스템과의 접속 DCC가 한 개의 DCC처리기에서 처리되도록 하고, 종속시스템과의 접속 DCC는 최대 접속수에서 처리가능한 접속을 제한하도록 하여 DCC처리기의 성능을 개선하고, 또한 DCC처리기 내부에서는 공통버스방식이 아닌 개별 버스방식으로 공유하는 메모리를 별도로 제공하여 DCC처리기의 성능을 향상시키는 것을 특징으로 한다.The present invention relates to an apparatus for processing a data communication channel between network elements in a synchronous transmission system. The data communication channel processing apparatus allows the connection DCC between the main system and the subordinate system to be processed in one DCC processor, and the connection DCC with the subordinate system limits the connections that can be handled at the maximum number of connections. In addition, the performance of the DCC processor is improved by providing a memory shared by the individual bus method instead of the common bus method in the DCC processor.
Description
본 발명은 동기식 전송시스템에 관한 것으로, 특히 네트워크엘레먼트간의 데이터통신채널을 처리하는 장치에 관한 것이다.The present invention relates to a synchronous transmission system, and more particularly, to an apparatus for processing a data communication channel between network elements.
동기식 전송시스템에서 네트워크엘레먼트(Network Element: 이하 NE라 칭함)와 네트워크간의 데이터 통신을 위한 데이터통신채널(Data Communication Channel: 이하 DCC라 칭함)에 대한 처리는 시스템 망관리의 제어에 필수적인 기능이다. 이러한 DCC처리는 주시스템간의 접속처리와, 종속시스템과의 접속처리로 나누어져 수행되는 것이 일반적이다.In a synchronous transmission system, processing of a network element (hereinafter referred to as NE) and a data communication channel (hereinafter referred to as DCC) for data communication between a network is an essential function for controlling system network management. Such DCC processing is generally carried out divided into connection processing between the main system and connection processing with the slave system.
예컨대, 통상의 동기식 전송시스템에는 주시스템간의 접속처리를 위한 처리기와 종속시스템과의 접속처리를 위한 처리기의 두 개의 처리기가 구비된다. 즉, 종래 기술에 따른 동기식 전송시스템에는 주시스템간의 DCC인 DCC-E(DCC East)와 DCC-W(DCC West)를 접속제어하는 주처리기와, 종속시스템과 접속되는 DCC인 DCC1∼DCCn 접속을 제어하는 부처리기가 구비되어 있다. 이와 같이 두 개의 처리기가 요구되기 때문에 두 개의 DCC처리기간의 통신을 위한 기능들이 부가적으로 제공되어야 한다. 이에 따라 결과적으로 시스템이 복잡해지고 크기가 커지며 기능구현에 따른 비용이 증가하는 문제점이 있다.For example, a typical synchronous transmission system is provided with two processors, a processor for connection processing between main systems and a processor for connection processing with slave systems. That is, in the synchronous transmission system according to the prior art, a main processor for connecting and controlling DCC-E (DCC East) and DCC-W (DCC West), which are DCCs between main systems, and DCC1 to DCN connections, which are DCCs connected to slave systems, are connected. A subprocessor for controlling is provided. As such two processors are required, additional functions for communication of two DCC processing periods must be provided. As a result, there is a problem that the system is complicated, the size is increased, and the cost of the function implementation is increased.
한편 종래 기술에 따른 동기식 전송시스템에서 각 처리기는 중앙처리장치(Central Processing Unit)와, DCC제어기들로 구성된다. 보다 구체적으로 말하면, 주처리기는 DCC-E 및 DCC-W에 각각 대응하는 두 개의 DCC제어기와, 하나의 CPU로 구성되며, 부처리기는 두 개 또는 네 개의 DCC제어기(통상 네 개로 사용되고 있는 추세임)와, 하나의 CPU로 구성된다. 이때 각 처리기의 내부 구성요소들인 CPU와 DCC제어기는 서로 동일한 메모리를 사용하고 동일한 버스를 사용하는 공통버스 방식을 취하고 있기 때문에 CPU의 성능이 최대로 발휘되지 못한다. 일예로, CPU가 버스마스터이면 DCC제어기는 CPU의 작업이 완료될 때까지 기다려야 하고, DCC제어기가 버스마스터이면 CPU가 기다려야 하기 때문에 시스템의 성능이 저하되는 문제점이 있다.Meanwhile, in the synchronous transmission system according to the prior art, each processor is composed of a central processing unit and a DCC controller. More specifically, the main processor is composed of two DCC controllers corresponding to DCC-E and DCC-W and one CPU, and the subprocessors are two or four DCC controllers (usually four being used. ) And one CPU. At this time, CPU and DCC controllers, which are internal components of each processor, use a common bus method using the same memory and the same bus, so that the CPU performance is not maximized. For example, if the CPU is a bus master, the DCC controller must wait until the CPU's work is completed. If the DCC controller is a bus master, the CPU must wait.
따라서 본 발명의 목적은 동기식 전송시스템에서 시스템의 성능을 개선하는 DCC처리장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a DCC processing apparatus for improving the performance of a system in a synchronous transmission system.
본 발명의 다른 목적은 동기식 전송시스템이 복잡해지고 크기가 커지는 것을 방지하는 DCC처리장치를 제공함에 있다.Another object of the present invention is to provide a DCC processing apparatus for preventing the synchronous transmission system from becoming complicated and large in size.
본 발명의 또다른 목적은 동기식 전송시스템을 보다 경제적으로 구현할 수 있는 DCC처리장치를 제공함에 있다.It is another object of the present invention to provide a DCC processing apparatus that can implement a synchronous transmission system more economically.
이러한 목적들을 달성하기 위한 본 발명은 주시스템간의 접속 DCC와 종속시스템과의 접속 DCC가 한 개의 DCC처리기에서 처리되도록 하고, 종속시스템과의 접속 DCC는 최대 접속수에서 처리가능한 접속을 제한하도록 하여 DCC처리기의 성능을 개선하고, 또한 DCC처리기 내부에서는 공통버스방식이 아닌 개별 버스방식으로 공유하는 메모리를 별도로 제공하여 DCC처리기의 성능을 향상시키는 DCC처리장치를 제안한다.In order to achieve these objects, the present invention provides a connection DCC between a main system and a connection DCC of a slave system to be processed in one DCC processor, and the connection DCC with a slave system limits a connection that can be handled at the maximum number of connections. This paper proposes a DCC processing apparatus that improves the performance of the DCC processor by improving the performance of the processor and providing a memory shared by the individual bus method instead of the common bus method in the DCC processor.
본 발명의 제1견지(aspect)에 따른 DCC처리장치는 주시스템간의 접속을 위한 제1DCC제어수단과, 종속시스템과의 접속을 위한 제2DCC제어수단을 하나의 보드내에 구비하고 있으며 이들의 접속동작을 제어하기 위한 CPU와 상기 DCC제어수단 각각을 제1공유메모리 및 제2공유메모리를 이용하여 접속하는 것을 특징으로 한다.The DCC processing apparatus according to the first aspect of the present invention includes a first DCC control means for connection between a main system and a second DCC control means for connection with a subordinate system in one board, and their connection operations. And a CPU for controlling the controller and the DCC control means, respectively, using a first shared memory and a second shared memory.
본 발명의 제2견지에 따른 DCC처리장치는 주시스템간의 접속을 위한 제1DCC제어수단과, 쌍으로 이루어진 제1종속시스템과 제2종속시스템과의 접속을 위한 제2DCC제어수단과, 상기 제1 및 제2DCC제어수단의 동작을 전반적으로 제어하는 CPU와, 상기 CPU와 상기 제1DCC제어수단을 서로 접속하는 제1공유메모리와, 상기 CPU와 상기 제2DCC를 서로 접속하는 제2공유메모리와, 상기 제2DCC제어수단과 상기 제1종속시스템 및 상기 제2종속시스템의 사이에 접속되어 상기 제2DCC제어수단을 상기 제1종속시스템 또는 상기 제2종속시스템에 선택적으로 접속하는 선택기로 이루어진다.According to a second aspect of the present invention, there is provided a DCC processing apparatus comprising: a first DCC control means for connection between a main system, a second DCC control means for connecting a paired first slave system and a second slave system; A CPU for controlling the overall operation of the second DCC control means, a first shared memory for connecting the CPU and the first DCC control means to each other, a second shared memory for connecting the CPU and the second DCC to each other, And a selector connected between the second DCC control means and the first slave system and the second slave system to selectively connect the second DCC control means to the first slave system or the second slave system.
상기 DCC처리장치는 CPU와 제1공유메모리 및 제2공유메모리의 사이를 소정 CPU버스를 통해 더 접속하고, 상기 제1공유메모리와 상기 제1DCC제어수단을 소정 제1로컬버스를 통해 더 접속하고, 상기 제2공유메모리와 상기 제2DCC제어수단을 소정 제2로컬버스를 통해 더 접속함으로써 CPU와 제1DCC제어수단과 제2DCC제어수단이 서로 독립적으로 동작되도록 한다.The DCC processing apparatus further connects the CPU, the first shared memory and the second shared memory through a predetermined CPU bus, further connects the first shared memory and the first DCC control means through a predetermined first local bus. Further, the second shared memory and the second DCC control means are further connected through a predetermined second local bus so that the CPU, the first DCC control means and the second DCC control means operate independently of each other.
하기에서 상기 제1DCC제어수단은 DCC제어기 141,142를 나타내고, 제2DCC제어수단은 131∼134를 나타낸다. 그리고 주시스템은 NE-EAST 161, NE-WEST 162를 나타내고, 종속시스템은 NE#1 내지 NE#8 111∼118을 나타낸다.In the following, the first DCC control means represents the DCC controllers 141 and 142, and the second DCC control means represents 131 to 134. The main system represents NE-EAST 161 and NE-WEST 162, and the subordinate systems represent NE # 1 to NE # 8 111-118.
도 1은 본 발명에 따른 데이터통신채널 처리장치의 구성을 보여주는 도면.1 is a view showing the configuration of a data communication channel processing apparatus according to the present invention.
도 2는 도 1에 도시된 데이터통신채널 처리기의 구성을 상세하게 보여주는 도면.2 is a view showing in detail the configuration of the data communication channel processor shown in FIG.
도 3은 도 2에 도시된 선택기의 구성을 상세하게 보여주는 도면.3 is a view showing in detail the configuration of the selector shown in FIG.
이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals are used as much as possible even if displayed on different drawings. In addition, in the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In addition, the terms to be described below are terms defined in consideration of functions in the present invention, which may vary according to the intention or custom of the user or chip designer, and the definitions should be made based on the contents throughout the present specification.
도 1은 본 발명에 따른 DCC처리장치의 구성을 보여주는 도면으로, 하나의 DCC처리기 130만이 포함되어 이루어진다. 이 DCC처리기 130은 주시스템 160과의 접속처리를 위한 DCC제어기 141,142를 포함하며, 종속시스템 NE#1 내지 NE#8 111∼118간의 접속처리를 위한 DCC제어기 131∼134를 포함한다. 즉 종래 기술에 따른 DCC처리장치와는 달리 하나의 DCC처리기 130만이 포함되며, 이 하나의 DCC처리기 130이 주시스템 160과의 접속처리 뿐만 아니라 종속시스템 110간의 접속처리도 수행하는 것을 특징으로 한다. 상기 DCC제어기 141,142는 주시스템인 NE-EAST 161, NE-WEST 162와의 접속처리를 각각 DCC-E 및 DCC-W를 통해 수행한다. 반면에 DCC제어기 131∼134는 DCC#1 내지 DCC#4 각각을 통해 NE#1 내지 NE#4 111∼114 각각과의 접속처리를 수행하거나 DCC#5 내지 DCC#8 각각을 통해 NE#5 내지 NE#8 115∼118 각각과의 접속처리를 수행한다. 상기 DCC제어기 131∼134의 처리동작은 도 2 및 도 3에서 보다 구체적으로 설명될 것이다. 그리고 상기 DCC처리기 130의 전체적인 동작은 CPU 151에 의해 제어된다.1 is a view illustrating a configuration of a DCC processing apparatus according to the present invention, and includes only one DCC processor 130. The DCC processor 130 includes DCC controllers 141 and 142 for connection processing with the main system 160, and DCC controllers 131 to 134 for connection processing between subordinate systems NE # 1 to NE # 8 111 to 118. That is, unlike the DCC processing apparatus according to the prior art, only one DCC processor 130 is included, and this DCC processor 130 is characterized in that not only the connection processing with the main system 160 but also the connection processing between the subordinate systems 110. The DCC controllers 141 and 142 perform connection processing with the main systems NE-EAST 161 and NE-WEST 162 through DCC-E and DCC-W, respectively. On the other hand, the DCC controllers 131 to 134 perform connection processing with each of NE # 1 to NE # 4 111 to 114 through DCC # 1 to DCC # 4, or NE # 5 to through DCC # 5 to DCC # 8, respectively. NE # 8 Performs connection processing with each of 115 to 118. The processing operations of the DCC controllers 131 to 134 will be described in more detail with reference to FIGS. 2 and 3. The overall operation of the DCC processor 130 is controlled by the CPU 151.
도 2는 도 1에 도시된 DCC처리기 130의 구성을 보다 상세하게 보여주는 도면으로, 도 1에 도시된 CPU 151과, DCC제어기 141,142, 그리고 DCC제어기 131∼134이 포함되어 있음을 알 수 있다. 또한 상기 DCC처리기 130은 버스제어회로 153,155와, 공유메모리 154,156과, 선택기 135∼138, 그리고 주변회로 152를 더 포함하여 이루어진다.FIG. 2 is a diagram illustrating the configuration of the DCC processor 130 shown in FIG. 1 in more detail. It can be seen that the CPU 151, the DCC controllers 141 and 142, and the DCC controllers 131 to 134 shown in FIG. 1 are included. The DCC processor 130 further includes bus control circuits 153 and 155, shared memories 154 and 156, selectors 135 to 138, and peripheral circuits 152.
상기 공유메모리 154는 CPU 151과 DCC제어기 141,142를 서로 접속시켜주며, 공유메모리 156은 CPU 151과 DCC제어기 131∼134를 서로 접속시켜 준다. 상기 CPU 151과 공유메모리 154 및 공유메모리 156은 각각 CPU버스 157을 통해 접속되며, 공유메모리 154와 DCC제어기 141,142는 제1로컬버스(local bus) 158을 통해 접속되며, 공유메모리 156과 DCC제어기 131∼134는 제2로컬버스 159를 통해 접속된다. 이때 제1로컬버스 158은 버스제어회로 153에 의해 제어되며, 제2로컬버스 159는 버스제어회로 155에 의해 제어된다. 이와 같이 본 발명에 따른 DCC처리기 130의 내부 동작은 버스를 서로 각각 독립적으로 사용하므로 각각의 동작은 별도로 동시에 이루어지게 된다. 즉, CPU가 마스터인 경우에 DCC제어기가 기다린다던가 DCC제어기가 마스터인 경우에 CPU가 기다린다던가 할 필요가 없다.The shared memory 154 connects the CPU 151 and the DCC controllers 141 and 142 to each other, and the shared memory 156 connects the CPU 151 and the DCC controllers 131 to 134 to each other. The CPU 151, the shared memory 154, and the shared memory 156 are connected through the CPU bus 157, respectively, and the shared memory 154 and the DCC controllers 141 and 142 are connected through the first local bus 158, and the shared memory 156 and the DCC controller 131 are respectively connected. ˜134 is connected via the second local bus 159. In this case, the first local bus 158 is controlled by the bus control circuit 153 and the second local bus 159 is controlled by the bus control circuit 155. As described above, since the internal operation of the DCC processor 130 according to the present invention uses the buses independently of each other, each operation is performed at the same time separately. That is, there is no need for the DCC controller to wait when the CPU is the master or the CPU to wait when the DCC controller is the master.
한편 DCC제어기 131∼134와 종속시스템 110의 사이에 접속된 선택기 135∼138 각각은 도 3에 도시된 바와 같이 구성되어 DCC제어기 131∼134 각각이 NE#1 내지 NE#4 111∼114 또는 NE#5 내지 NE#8 115∼118과의 접속동작을 수행하도록 한다.On the other hand, the selectors 135 to 138 connected between the DCC controllers 131 to 134 and the slave system 110 are configured as shown in FIG. 3 so that the DCC controllers 131 to 134 are each NE # 1 to NE # 4 111 to 114 or NE #. 5 to NE # 8 115 to 118 are connected.
도 3은 DCC제어기 131의 예를 보여주는 도면으로, 다른 나머지의 DCC제어기들 132∼134도 동일하게 구성된다는 사실에 유의하여야 한다.3 is a view showing an example of the DCC controller 131, it should be noted that the other remaining DCC controllers 132 to 134 are configured in the same manner.
도 3을 참조하면, DCC제어기 131은 NE#1 111의 송수신 접속동작에 대응하는 버퍼 B1,B2와, NE#5 115의 송수신 접속동작에 대응하는 버퍼 B3,B4와, 인버터 INV로 이루어진다. 상기 버퍼 B1,B2는 CPU 151로부터 제공되는 선택신호 SEL에 의해 제어되어 동작하며, 버퍼 B3,B4는 인버터 INV에 의해 반전된 선택신호 SEL에 의해 제어되어 동작한다. 예를 들어 버퍼 B1,B2가 로우레벨의 선택신호 SEL에서 동작한다면, 버퍼 B3,B4는 하이레벨의 선택신호 SEL에서 동작하게 된다. 그러므로 로우레벨의 선택신호 SEL이 인가되는 경우에는 버퍼 B1,B2가 동작하여 DCC제어기 131과 NE#1 111사이의 송수신동작이 수행된다. 이와 달리 하이레벨의 선택신호 SEL이 인가되는 경우에는 버퍼 B3,B4가 동작하여 DCC제어기 131과 NE#5 115사이의 송수신동작이 수행된다.Referring to FIG. 3, the DCC controller 131 includes buffers B1 and B2 corresponding to the transmission and reception connection operations of NE # 1 111, buffers B3 and B4 corresponding to the transmission and reception connection operations of NE # 5 115 and an inverter INV. The buffers B1 and B2 are controlled and operated by the selection signal SEL provided from the CPU 151, and the buffers B3 and B4 are controlled and operated by the selection signal SEL inverted by the inverter INV. For example, if the buffers B1 and B2 operate at the low level select signal SEL, the buffers B3 and B4 operate at the high level select signal SEL. Therefore, when the low-level selection signal SEL is applied, the buffers B1 and B2 operate to perform the transmission / reception operation between the DCC controller 131 and the NE # 1 111. In contrast, when the high-level selection signal SEL is applied, the buffers B3 and B4 operate to transmit and receive between the DCC controller 131 and NE # 5 115.
이러한 선택기의 동작은 전술한 바와 같이 DCC제어기 132∼134의 경우에도 동일하게 수행된다. 즉, DCC제어기 132는 NE#2 112 또는 NE#6 116과의 송수신동작을 수행하고, DCC제어기 133은 NE#3 113 또는 NE#7 117과의 송수신동작을 수행하고, DCC제어기 134는 NE#2 114 또는 NE#8 118과의 송수신동작을 수행한다. 이러한 선택기의 동작을 정리하면 하기의 표와 같다.As described above, the operation of the selector is similarly performed in the case of the DCC controllers 132 to 134. That is, the DCC controller 132 performs transmission / reception with NE # 2 112 or NE # 6 116, the DCC controller 133 performs transmission / reception with NE # 3 113 or NE # 7 117, and the DCC controller 134 performs NE # 2 Transmit / receive with 114 or NE # 8 118. The operation of such a selector is summarized in the following table.
상기 표에 나타낸 바와 같은 동작의 특징은 4개의 DCC제어기가 구비된 경우에 종래 기술에 따르면 각각의 DCC제어기가 하나의 NE에만 접속되어 전체적으로 4개의 NE에만 접속되던 것을 각각의 DCC제어기가 2개의 NE에 선택적으로 접속되도록 하여 결과적으로 8개의 NE에 접속될 수 있도록 하고 있다. 따라서 종속시스템과의 접속 DCC가 최대 접속수에서 처리가능한 접속을 제한하도록 하여 DCC처리기의 성능을 개선하는 효과가 있다.According to the prior art, each DCC controller is connected to only one NE, and only four NEs in total, according to the related art, when four DCC controllers are provided. To be selectively connected to, resulting in eight NE connections. Therefore, there is an effect of improving the performance of the DCC processor by limiting the number of connections that can be handled at the maximum number of connections.
상술한 바와 같이 본 발명은 전송시스템의 접속이 하나의 DCC처리기에 의해간결하게 이루어져 시스템의 신뢰성 향상을 기하고, 구성부품의 감소로 저가의 시스템을 구현하는 효과가 있다. 또한 선택기를 부가하고, 독립 버스구조를 사용하여 시스템의 성능을 향상시키는 효과가 있다.As described above, the present invention can simplify the connection of the transmission system by using a single DCC processor, thereby improving the reliability of the system and implementing the low cost system by reducing the components. In addition, it has the effect of improving the performance of the system by adding a selector and using an independent bus structure.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.
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