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KR102728314B1 - 3차원 반도체 메모리 장치 - Google Patents

3차원 반도체 메모리 장치 Download PDF

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KR102728314B1
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Abstract

3차원 반도체 메모리 장치가 제공된다. 이 장치는 제 1 방향으로 배치되는 제 1 연결 영역과 제 2 연결 영역, 및 이들 사이에 개재되는 셀 어레이 영역을 포함하는 기판; 및 상기 기판 상에 배치되는 제 1 블록 구조체를 포함하되, 상기 제 1 블록 구조체는 상기 셀 어레이 영역에서 제 1 폭을 가지고, 상기 제 1 블록 구조체는 상기 제 1 연결 영역에서 제 2 폭을 가지고, 상기 제 1 블록 구조체는 상기 제 2 연결 영역에서 제 3 폭을 가지고, 상기 제 1 폭, 상기 제 2 폭 및 상기 제 3 폭은 상기 제 1 방향과 교차하는 제 2 방향과 평행하고, 상기 제 1 폭은 상기 제 2 폭보다 작고 상기 제 3 폭보다 크다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor memory device}
본 발명은 3차원 반도체 장치에 관한 것으로서, 더욱 상세하게는 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 개념에 따른 3차원 반도체 메모리 장치는 제 1 방향으로 배치되는 제 1 연결 영역과 제 2 연결 영역, 및 이들 사이에 개재되는 셀 어레이 영역을 포함하는 기판; 및 상기 기판 상에 배치되는 제 1 블록 구조체를 포함하되, 상기 제 1 블록 구조체는 상기 셀 어레이 영역에서 제 1 폭을 가지고, 상기 제 1 블록 구조체는 상기 제 1 연결 영역에서 제 2 폭을 가지고, 상기 제 1 블록 구조체는 상기 제 2 연결 영역에서 제 3 폭을 가지고, 상기 제 1 폭, 상기 제 2 폭 및 상기 제 3 폭은 상기 제 1 방향과 교차하는 제 2 방향과 평행하고, 상기 제 1 폭은 상기 제 2 폭보다 작고 상기 제 3 폭보다 크다.
본 발명의 일 양태에 따른 3차원 반도체 메모리 장치는 기판 상에 배치되며 상기 제 1 방향으로 서로 이격된 제 1 블록 구조체, 제 2 블록 구조체 및 제 3 블록 구조체; 상기 제 1 블록 구조체와 상기 제 2 블록 구조체를 분리하는 제 1 블록 분리 영역; 및 상기 제 2 블록 구조체와 상기 제 3 블록 구조체를 분리하는 제 2 블록 분리 영역을 포함하되, 상기 제 1 블록 분리 영역은 상기 제 2 블록 분리 영역과 이격되며, 평면적 관점에서 상기 제 1 블록 분리 영역과 상기 제 2 블록 분리 영역 중 적어도 하나는 계단 형태를 이룬다.
본 발명의 다른 양태에 따른 3차원 반도체 메모리 장치는 제 1 방향으로 배치되는 제 1 연결 영역과 제 2 연결 영역, 및 이들 사이에 개재되는 셀 어레이 영역을 포함하는 기판; 및 상기 기판 상에 배치되는 제 1 블록 구조체를 포함하되, 상기 제 1 블록 구조체는 가장 아래에 배치되는 제 1 하부전극과 가장 위에 배치되는 제 1 상부 전극들을 포함하며, 상기 제 1 상부전극들은 상기 제 1 방향과 교차하는 제 2 방향으로 서로 이격되며 상기 제 1 방향으로 연장되는 라인 형태를 가지며, 상기 제 1 상부전극들은 각각 상기 제 2 방향과 평행한 제 1 폭을 가지고, 상기 제 1 연결 영역과 상기 제 2 연결 영역 중 하나에서 상기 제 1 하부전극은 상기 제 1 상부 전극들 중 가장 외곽에 위치하는 것의 측벽 보다 옆으로 돌출되는 돌출부를 포함하되, 상기 돌출부는 상기 제 2 방향에 평행한 제 2 폭을 가지고, 상기 제 2 폭은 상기 제 1 폭의 1~3배를 가진다.
본 발명의 또 다른 양태에 따른 3차원 반도체 메모리 장치는 제 1 방향으로 배치되는 제 1 연결 영역과 제 2 연결 영역, 및 이들 사이에 개재되는 셀 어레이 영역을 포함하는 기판; 및 상기 기판 상에 배치되며 상기 제 1 방향과 교차하는 제 2 방향으로 블록 분리 영역에 의해 서로 이격되는 제 1 블록 구조체와 제 2 블록 구조체를 포함하되, 상기 제 1 연결 영역과 상기 제 2 연결 영역 중 하나에서, 상기 블록 분리 영역은, 평면적 관점에서 단차진 형태, 사선 형태 또는 계단 형태를 가진다.
본 발명의 실시예들에 따르면, 블록 구조체들을 분리시키는 블록 분리 영역들이 서로 접하지 않고 이격되기에 블록 분리 영역들을 형서하기 위한 식각 공정에서 리세스(recess) 깊이를 제어하기가 보다 용이하다.
또한 연결 영역에서 블록 구조체의 블록 구조체의 폭을 변화시킨다. 이로써 패드 연결 영역들의 면적이 넓어져 콘택 플러그들 간의 브릿지를 방지하고 배선 자유도를 증가시킬 수 있다. 이로써 3차원 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
또한 스트링 선택 라인들의 개수보다 계단 분할 패턴의 개수를 늘릴 수 있다. 또한 블록 구조체들이 서로 맞물리는 구조로 배치될 수 있다. 이로써 반도체 메모리 장치의 전체 면적을 줄일 수 있어 고집적화에 보다 유리할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 평면도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 사시도이다.
도 6은 도 5의 3차원 반도체 메모리 장치에서 제 2 블록 구조체의 사시도이다.
도 7은 도 4의 3차원 반도체 메모리 장치에서 제 2 블록 구조체의 일부를 나타내는 평면도이다.
도 8a 내지 도 8d는 도 6의 3차원 반도체 메모리 장치의 일부 전극들의 구조를 나타낸다.
도 9는 도 7을 A-A’선으로 자른 단면도이다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
도 11a 내지 도 11d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단부들의 평면도들이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단부들의 평면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 콘택 플러그들 및 배선들을 포함하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트 라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 2를 참조하면, 셀 어레이 영역(CAR)은 복수 개의 셀 어레이 블록들(BLK1, BLK2, … , BLKn)을 포함할 수 있다. 셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 전극들을 포함하는 전극 구조체를 포함할 수 있다. 전극 구조체는 복수 개의 수직 구조체들(반도체 기둥들)과 결합하여 3차원적으로 배열된 메모리 셀들을 구성할 수 있다. 또한, 셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 메모리 셀들과 전기적으로 연결되는 비트 라인들을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 3을 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되며, 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 중 하나는 직렬 연결된 스트링 선택 트랜지스터들(SST21, SST11), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 제 21 스트링 선택 트랜지스터(SST21)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제 11 스트링 선택 트랜지스터(SST11)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 중 하나는 제 11 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다.
다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제 11 및 제 21 스트링 선택 트랜지스터들(SST11, SST21)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
실시예들에 따르면, 제 11 스트링 선택 트랜지스터(SST11)는 제 11 스트링 선택 라인(SSL11)에 의해 제어될 수 있으며, 제 21 스트링 선택 트랜지스터(SST21)는 제 21 스트링 선택 라인(SSL21)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 평면도이다. 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 사시도이다.
도 4 및 도 5를 참조하면, 기판(1)이 제공된다. 상기 기판(1)은 제 1 방향(X)으로 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2) 및 이들 사이에 배치되는 셀 어레이 영역(CAR)을 포함할 수 있다. 상기 기판(1) 상에 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 서로 이격된 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)이 배치될 수 있다. 상기 제 2 블록 구조체(BLS2)과 상기 제 4 블록 구조체(BLS4)은 각각 상기 제 1 블록 구조체(BLS1)과 상기 제 3 블록 구조체(BLS3)이 180도 회전된 구조를 가질 수 있다. 상기 제 2 블록 구조체(BLS2)과 상기 제 4 블록 구조체(BLS4)은 각각 상기 제 1 블록 구조체(BLS1)과 상기 제 3 블록 구조체(BLS3)과 맞물리도록 배치될 수 있다. 상기 제 2 블록 구조체(BLS2)는 상기 제 3 블록 구조체(BLS3)과 대칭되는 구조를 가질 수 있다.
상기 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4) 사이에는 각각 블록 분리 영역(SR1)이 존재할 수 있다. 상기 제 1 블록 구조체(BLS1)와 상기 제 2 블록 구조체(BLS2) 사이 그리고 상기 제 3 블록 구조체(BLS3)와 상기 제 4 블록 구조체(BLS4) 사이의 상기 블록 분리 영역(SR1)은 평면적으로 계단 형태를 가질 수 있다. 상기 제 2 블록 구조체(BLS2)와 상기 제 3 블록 구조체(BLS3) 사이의 상기 블록 분리 영역(SR1)은 평면적으로 일직선 형태를 가질 수 있다. 이웃하는 상기 블록 분리 영역(SR1)들은 상기 제 1 연결 영역(CNR1)으로부터 상기 제 2 연결 영역(CNR2)까지 서로 접하지 않고 이격될 수 있다. 이러한 구조는 상기 블록 분리 영역(SR1)을 형성하기 위한 식각 공정에서 리세스(recess) 깊이를 제어하기가 보다 용이하다.
도 4와는 다르게 만약 이웃하는 블록 분리 영역들(SR1)의 평면 형태가 꺾여 상기 제 1 연결 영역(CNR1) 또는 상기 제 2 연결 영역(CNR2)에서 서로 만나 (3개의 선이 만나는) 3중점 또는 (4개의 선이 만나는) 4중점이 존재하게 되면 상기 블록 분리 영역(SR1)을 형성하기 위한 식각 공정에서 리세스(recess) 깊이를 제어하기가 매우 어렵게 된다. 그러나 본 발명에서는 도 4의 구조처럼 이웃하는 상기 블록 분리 영역들(SR1)이 서로 이격되므로 이러한 문제를 해결할 수 있다.
계속해서, 도 4를 참조하면, 상기 제 2 블록 구조체(BLS2)는 상기 셀 어레이 영역(CAR)에서 상기 제 2 방향(Y)과 평행한 제 1 폭(W1)을 가질 수 있다. 상기 제 2 블록 구조체(BLS2)는 상기 제 1 연결 영역(CNR1)에서 상기 제 2 방향(Y)과 평행한 제 2 폭(W2)을 가질 수 있다. 상기 제 2 블록 구조체(BLS2)는 상기 제 2 연결 영역(CNR2)에서 상기 제 2 방향(Y)과 평행한 제 3 폭(W3)을 가질 수 있다. 상기 제 1 폭(W1)은 상기 제 2 폭(W2) 보다 작고 상기 제 3 폭(W3) 보다 클 수 있다. 상기 제 1 폭(W1)과 상기 제 3 폭(W3)의 합은 상기 제 1 폭(W1)의 약 두 배에 해당할 수 있다. 상기 제 2 블록 구조체(BLS2)에서 폭들의 관계는 상기 제 3 블록 구조체(BLS3)에서도 동일할 수 있다.
상기 제 1 블록 구조체(BLS1)는 상기 셀 어레이 영역(CAR)에서 상기 제 2 방향(Y)과 평행한 제 1 폭(W1)을 가질 수 있다. 상기 제 1 블록 구조체(BLS1)는 상기 제 1 연결 영역(CNR1)에서 상기 제 2 방향(Y)과 평행한 제 3 폭(W3)을 가질 수 있다. 상기 제 1 블록 구조체(BLS1)는 상기 제 2 연결 영역(CNR2)에서 상기 제 2 방향(Y)과 평행한 제 2 폭(W2)을 가질 수 있다. 상기 제 1 블록 구조체(BLS1)에서 폭들의 관계는 상기 제 4 블록 구조체(BLS4)에서도 동일할 수 있다.
상기 제 1 내지 제 4 블록 구조체들(BLS1~BLS4)은 각각 상기 제 1 연결 영역(CNR1)에서 상기 제 1 방향(X)과 평행한 제 1 길이(L1)를 가질 수 있다. 상기 제 1 내지 제 4 블록 구조체들(BLS1~BLS4)은 각각 상기 제 2 연결 영역(CNR2)에서 상기 제 1 방향(X)과 평행한 제 2 길이(L2)를 가질 수 있다. 상기 제 1 길이(L1)는 상기 제 2 길이(L2)와 같을 수 있다.
도 5를 참조하면, 평면적인 관점에서, 상기 제 1 연결 영역(CNR1)에서 상기 제 1 블록 구조체(BLS1)의 제 1 단부 측벽(S1a)은 상기 제 2 블록 구조체(BLS2)의 제 1 단부 측벽(S2a)과 정렬될 수 있다. 또한 평면적인 관점에서, 상기 제 2 연결 영역(CNR2)에서 상기 제 1 블록 구조체(BLS1)의 제 2 단부 측벽(S1b)은 상기 제 2 블록 구조체(BLS2)의 제 2 단부 측벽(S2b)과 정렬될 수 있다. 상기 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)은 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 계단 구조를 가질 수 있다. 이에 대해 보다 구체적으로 설명하기로 한다.
도 6은 도 5의 3차원 반도체 메모리 장치에서 제 2 블록 구조체의 사시도이다. 도 7은 도 4의 3차원 반도체 메모리 장치에서 제 2 블록 구조체의 일부를 나타내는 평면도이다. 도 8a 내지 도 8d는 도 6의 3차원 반도체 메모리 장치의 일부 전극들의 구조를 나타낸다. 도 8a 내지 도 8c에서는 제 2 연결 영역(CNR2)을 제외한 셀 어레이 영역(CAR)과 제 1 연결 영역(CNR1)에서 일부 전극들의 구조를 나타낸다.
도 6, 도 7 및 도 8a 내지 도 8d를 참조하면, 제 2 블록 구조체(BLS2)은 상기 기판(1) 상에 차례로 적층된 하부 적층체(10), 제 1 및 제 2 중간 적층체들(20a, 20b) 및 상부 적층체(30)을 포함할 수 있다.
상기 하부 적층체(10)는 수직적으로 적층된 복수개의 하부 전극들(10e, 10eb)을 포함할 수 있다. 상기 하부 전극들(10e, 10eb)은 상기 제 1 연결 영역(CNR1)에서 제 1 방향(X)과 상기 제 2 방향(Y) 모두에 대해 계단 구조를 가질 수 있다. 상기 하부 전극들(10e, 10eb)은 제 1 내지 제 5 하부 패드 영역들(LP1~LP5)을 가질 수 있다. 상기 제 1 내지 제 5 하부 패드 영역들(LP1~LP5)은 상기 제 1 방향(X)을 향해 그리고 상기 제 2 방향(Y)과 반대되는 방향을 향해 내려가는 계단 구조를 이룰 수 있다. 상기 제 1 내지 제 5 하부 패드 영역들(LP1~LP5)의 면적은 상기 기판(1)으로부터 수직적 거리가 증가할수록 감소할 수 있다. 즉, 가장 아래에 위치하는 제 5 하부 패드 영역(LP5)이 가장 넓은 면적을 가지며 가장 위에 위치하는 제 1 하부 패드 영역(LP1)이 가장 좁은 면적을 가질 수 있다. 상기 제 2 내지 제 5 하부 패드 영역들(LP2~LP5)은 평면적으로 'L'자 형태를 가질 수 있다. 도시하지는 않았지만, 상기 하부 적층체(10)과 상기 기판(1) 사이, 그리고 상기 하부 전극들(10e, 10eb) 사이에는 절연막(도 9의 ILD)이 개재되어 서로 수직적으로 이격될 수 있다.
상기 제 1 및 제 2 중간 적층체들(20a, 20b)은 상기 제 1 방향(X)으로 서로에 대해 오프셋될 수 있다. 상기 제 1 및 제 2 중간 적층체들(20a, 20b)은 각각 수직적으로 적층된 복수개의 중간 전극들(20e, 20eb)을 포함할 수 있다. 상기 중간 전극들(20e, 20eb)은 상기 제 1 연결 영역(CNR1)에서 상기 제 2 방향(Y)으로 계단 구조를 가질 수 있다. 상기 중간 전극들(20e, 20eb)은 제 1 내지 제 5 중간 패드 영역들(MP1~MP5)을 가질 수 있다. 상기 제 1 내지 제 5 중간 패드 영역들(MP1~MP5)은 상기 제 2 방향(Y)과 반대되는 방향을 향해 내려가는 계단 구조를 이룰 수 있다. 도시하지는 않았지만, 상기 하부 적층체(10)와 상기 제 1 및 제 2 중간 적층체들(20a, 20b) 사이, 그리고 상기 중간 전극들(20e) 사이에는 절연막(도 9의 ILD)이 개재되어 서로 수직적으로 이격될 수 있다.
상기 상부 적층체(30)는 서로 수직적으로 적층된 제 2 상부 전극들(30e2)과 제 1 상부 전극들(30e1)을 포함할 수 있다. 평면적인 관점에서 상기 제 1 상부 전극들(30e1)은 상기 제 2 방향(Y)으로 서로 이격된 라인 형태들을 가질 수 있다. 상기 제 1 상부 전극들(30e1)의 단부들은 상기 제 1 연결 영역(CNR1)과 상기 제 2 연결 영역(CNR2)에서 상기 제 1 방향(X)으로 서로 계단 형태를 이룰 수 있다. 예를 들면 상기 제 1 상부 전극들(30e1)은 상기 제 1 연결 영역(CNR1)에서 제 1 및 제 2 상부 패드 영역들(UP1, UP2)을 포함할 수 있다. 상기 제 2 상부 전극들(30e2)의 단부들은 상기 제 1 연결 영역(CNR1)과 상기 제 2 연결 영역(CNR2)에서 상기 제 1 방향(X)으로 서로 계단 형태를 이룰 수 있다.
상기 제 2 상부 전극들(30e2)은 상기 제 1 연결 영역(CNR1)에서 제 3 내지 제 5 상부 패드 영역들(UP3~UP5)을 포함할 수 있다. 상기 제 1 내지 제 5 상부 패드 영역들(UP1~UP5)은 상기 제 1 방향(X)을 향해 내려가는 계단 형태를 이룰 수 있다. 가장 아래에 위치하는 상기 제 5 상부 패드 영역(UP5)의 면적은 상기 제 1 내지 제 4 상부 패드 영역들(UP1~UP4)의 각각의 면적 보다 넓을 수 있다. 도시하지는 않았지만, 상기 제 2 중간 적층체(20b)와 상기 상부 적층체(30) 사이, 그리고 상기 제 1 및 제 2 상부 전극들(30e1, 30e2) 사이에는 절연막(도 9의 ILD)이 개재되어 서로 수직적으로 이격될 수 있다.
상기 제 1 연결 영역(CNR1)에서 상기 제 5 상부 패드 영역(UP5) 상에 더미 적층체(40)가 배치될 수 있다. 상기 더미 적층체(40)는 서로 수직적으로 적층된 더미 전극들(40e)을 포함할 수 있다. 상기 더미 전극들(40e)은 상기 제 1 방향(X)과 상기 제 2 방향(Y)에 대해 계단 구조를 가질 수 있다. 도시하지는 않았지만, 상기 제 5 상부 패드 영역(UP5)과 상기 더미 적층체(40) 사이 그리고 상기 더미 전극들(40e) 사이에는 절연막이 개재되어 서로 수직적으로 이격될 수 있다. 상기 더미 전극들(40e)에는 전압이 인가되지 않고 플로팅될 수 있다.
상기 더미 적층체(40)를 구성하는 상기 더미 전극들(40e)은 상기 제 1 연결 영역(CNR1)에서 상기 제 1 방향(X)으로 노출되며 서로 수직적으로 정렬되는 제 1 측벽들(SW1)을 가질 수 있다. 상기 제 2 중간 적층체(20b)를 구성하는 상기 중간 전극들(20e)은 상기 제 1 연결 영역(CNR1)에서 상기 제 1 방향(X)으로 노출되며 서로 수직적으로 정렬되는 제 2 측벽들(SW2)을 가질 수 있다. 상기 제 1 중간 적층체(20a)를 구성하는 상기 중간 전극들(20e)은 상기 제 1 연결 영역(CNR1)에서 상기 제 1 방향(X)으로 노출되며 서로 수직적으로 정렬되는 제 3 측벽들(SW3)을 가질 수 있다. 상기 제 1 내지 제 3 측벽들(SW1, SW2, SW3)은 서로 오프셋 될 수 있다.
상기 제 2 연결 영역(CNR2)에서 상기 제 2 중간 적층체(20b)의 상기 최하위 중간 전극(20eb)를 제외한 중간 전극들(20eb), 그리고 상기 제 2 상부 전극들(30e2) 중 최하위에 위치하는 것은 서로 수직적으로 정렬되는 제 4 측벽들(SW4)을 가질 수 있다. 상기 제 2 연결 영역(CNR2)에서 상기 제 1 중간 적층체(20a)에서 최하위 중간 전극(20eb)를 제외한 중간 전극들(20eb), 그리고 상기 제 2 중간 적층체(20b)의 상기 최하위 중간 전극(20eb)은 서로 수직적으로 정렬되는 제 5 측벽들(SW5)을 가질 수 있다. 상기 제 2 연결 영역(CNR2)에서 상기 하부 적층체(10)에서 최하위 하부 전극(10eb)을 제외한 하부전극들(10e), 그리고 상기 제 1 중간 적층체(20a)의 최하위 중간 전극(20eb)은 서로 수직적으로 정렬되는 제 6 측벽들(SW6)을 가질 수 있다.
상기 하부 적층체(10), 상기 제 1 및 제 2 중간 적층체들(20a, 20b) 및 상기 상부 적층체(30)는 각각 이들을 관통하며 상기 제 1 방향(X)으로 연장되는 컷(CUT) 영역(CTR1)을 포함할 수 있다. 상기 컷 영역(CTR1)은 상기 셀 어레이 영역(CAR)과 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)에 존재할 수 있다. 상기 컷 영역(CTR1)은 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 상기 제 2 블록 구조체(BLS2)의 가장자리까지 연장될 수 있다.
상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 상기 제 2 상부 전극들(30e2), 상기 중간 전극들(20e, 20eb) 및 상기 하부 전극들(10e, 10eb)에는 각각 전극 연결부(5)가 존재하여 상기 컷 영역(CTR1)에 의해 둘로 분리되는 것이 방지될 수 있다. 이로 인해 동일한 높이에서 상기 제 2 상부 전극들(30e2), 상기 중간 전극들(20e, 20eb) 및 상기 하부 전극들(10e, 10eb)은 각각 동일한 전위를 나타낼 수 있다. 상기 컷 영역(CTR1)은 상기 블록 분리 영역(SR1)과 이격될 수 있다.
도 6 및 도 8d를 참조하면, 상기 제 2 연결 영역(CNR2)에서 상기 최하위 하부 전극(10eb), 상기 최하위 중간 전극들(20eb)은 노출될 수 있다. 즉, 상기 최하위 하부 전극(10eb)은 보조 제 5 하부 패드 영역(LP5b)을 더 가질 수 있다. 상기 최하위 중간 전극들(20eb)은 보조 제 5 중간 패드 영역들(MP5b)을 더 가질 수 있다.
상기 제 5 하부 패드 영역(LP5b)에는 제 1 콘택 플러그(CT1)가 배치되고, 상기 보조 제 5 하부 패드 영역(LP5b)에는 제 2 콘택 플러그(CT2)가 배치될 수 있다. 상기 최하위 하부전극(10eb)는 도 3의 접지 선택 라인(GSL)에 대응될 수 있다. 상기 제 1 및 제 2 콘택 플러그들(CT1, CT2)에 의해 상기 최하위 하부전극(10eb)의 양단에 전압을 인가할 수 있으므로 상기 접지 선택 라인(GSL)의 전체에서 전압 강하 없이 균일한 전압이 인가되어 반도체 메모리 소자의 성능이 개선되고 신뢰성이 향상될 수 있다. 도시하지는 않았지만, 상기 제 5 하부 패드 영역(LP5b)과 상기 보조 제 5 하부 패드 영역(LP5b)를 제외한 다른 패드 연결 영역들 상에도 각각 전압을 인가하기 위한 콘택 플러그들이 배치될 수 있다.
본 발명에서 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 상기 상부 패드 영역들(UP1~UP5)의 개수보다 작을 수 있다. 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 상기 중간 패드 영역들(MP1~MP5)의 개수보다 작을 수 있다. 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 상기 하부 패드 영역들(LP1~LP5)의 개수보다 작을 수 있다. 본 예에서 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 4개이고, 상기 중간 패드 영역들(MP1~MP5)과 상기 하부 패드 영역들(LP1~LP5)의 개수들은 각각 5개이다. 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 최상층에 존재하는 스트링 선택 라인들의 개수(이하 SSL수)에 대응될 수 있다. 하나의 중간 구조체(20a 또는 20b)에서 상기 중간 패드 영역들(MP1~MP5)의 개수 또는 상기 하부 적층체(10)에서 상기 하부 패드 영역들(LP1~LP5)의 개수는 계단 분할 패턴(Stair dividing pattern, SDP)의 개수(이하 SDP수)에 대응될 수 있다. 상기 SDP수는 상기 SSL수보다 크되 상기 SSL수의 두 배 값 보다는 작을 수 있다. 즉, 상기 SSL수가 n개이면, 상기 SPD수는 n+1 이상 2n 미만일 수 있다. 상기 n은 2이상의 자연수 일 수 있다. 구체적인 예를 들면 도 6에서 상기 SSL수는 4이고 상기 SDP수는 5이지만, 이에 한정되지 않고, 상기 SDP수는 5~7일 수 있다.
본 발명에서는 상기 연결 영역들(CNR1, CNR2)에서 상기 블록 구조체들(BLS1~BLS4)의 폭을 변화시킬 수 있다. 즉, 상기 연결 영역들(CNR1, CNR2)에서 상기 블록 구조체들(BLS1~BLS4)의 단부들의 폭이 상기 셀 어레이 영역(CAR)에서의 폭보다 넓어질 수 있다. 이로써 상기 SSL수와 상관 없이 계단 분할 패턴을 위한 공간을 확보할 수 있다. 이로써 콘택 플러그들 간의 브릿지를 방지하고 배선 자유도를 증가시킬 수 있다.
또한 도시하지는 않았지만, 상기 패드 연결 영역들에는 이들을 관통하는 더미 수직 채널들이 배치되어 제조 공정 과정 중에 상기 블록 구조체들의 쓰러짐을 방지할 수 있다. 본 발명에서는 연결 영역에서 블록 구조체의 폭을 변화시켜 상기 패드 연결 영역들의 면적이 넓어질 수 있기에 상기 더미 수직 채널들의 배치하기에 보다 유리할 수 있다. 이로써 신뢰성이 향상된 3차원 반도체 메모리 장치를 제공할 수 있다.
또한 스트링 선택 라인들의 개수보다 계단 분할 패턴의 개수를 늘릴 수 있다. 또한 블록 구조체들이 서로 맞물리는 구조로 배치될 수 있다. 이로써 반도체 메모리 장치의 전체 면적을 줄일 수 있어 고집적화에 보다 유리할 수 있다. 예시적으로 도 6, 도 7 및 도 8a 내지 도 8d를 참조하여, 제 2 블록 구조체(BLS2)의 구체적인 구조에 대하여 설명하였으나, 도 5의 제 1, 제 3 및 제 4 블록 구조체들(BLS1, BLS3, BLS4)의 의 세부적인 구조도 이와 동일/유사할 수 있다. 도 5의 제 1, 제 3 및 제 4 블록 구조체들(BLS1, BLS3, BLS4)은 상기 제 2 블록 구조체(BLS2)와 대칭되거나 180도 회전된 구조를 가진다.
도 9는 도 7을 A-A'선으로 자른 단면도이다.
도 6, 도 7 및 도 9를 참조하면, 셀 어레이 영역(CAR)의 기판(1) 상에 제 3 방향(Z)으로 연장되는 복수 개의 수직 채널들(VS) 및 더미 수직 채널(DVS)이 배치될 수 있다. 복수 개의 수직 채널들(VS) 및 더미 수직 채널(DVS)은 앞서 설명된 하부 적층체(10), 제 1 및 제 2 중간 적층체(20a, 20b) 및 상부 적층체(30)를 관통할 수 있다. 상기 수직 채널들(VS)은 평면적 관점에서, 제 2 방향(Y)을 따라 지그재그 형태로 배열될 수 있다. 이웃하는 두 개의 제 1 상부 전극들(30e1) 사이에서 더미 수직 채널들(DVS)이 배치될 수 있다. 이웃하는 두 개의 제 1 상부 전극들(30e1) 사이에서 그리고 상기 더미 수직 채널들(DVS) 사이에는 분리 절연 패턴(50)이 배치될 수 있다.
상기 수직 채널들(VS) 및 더미 수직 채널들(DVS)은 실질적으로 동일한 물질들 및 구조를 가질 수 있다. 예를 들어, 상기 수직 채널들(VS) 및 더미 수직 채널들(DVS)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)를 가질 수 있다. 이와 달리, 상기 수직 채널들(VS) 및 더미 수직 채널들(DVS)은 원 기둥 형태를 가질 수도 있다. 상기 수직 채널들(VS)은 비트라인(BL)에 전기적으로 연결될 수 있다. 상기 더미 수직 채널들(DVS)은 상기 비트라인(BL)에 연결되지 않으며 전기적으로 플로팅될 수 있다.
소오스 영역(CSR)이 평면적 관점에서 전극들의 전극부들 사이의 기판(1) 내에 제공될 수 있다. 공통 소오스 영역들(CSR)은 기판(1) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 플러그(CSP)가 공통 소오스 영역(CSR)에 접속될 수 있으며, 공통 소오스 플러그(CSP)와 적층체들(10, 20a, 20b, 30) 사이에 측벽 절연 스페이서(SP)가 개재될 수 있다. 상기 공통 소오스 플러그(CSP)는 도 5의 블록 분리 영역(SR1)과 도 7의 컷 영역(CTR1) 안에 배치될 수 있다.
도 5 내지 도 9의 3차원 반도체 메모리 장치를 제조하는 개략적인 과정은 다음과 같다.
도 5 내지 도 9를 참조하면, 기판(1) 상에 절연막들(ILD)과 희생막들(미도시)을 교대로 적층하여 적층 구조체를 형성하고, 트리밍 공정과 식각 공정들을 반복하여 도 5에서처럼 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 계단 형태를 형성할 수 있다. 셀 어레이 영역(CAR)에서 상기 적층 구조체를 관통하는 수직 채널들(VS)과 더미 수직 채널들(DVS)을 형성할 수 있다. 식각 공정을 진행하여 적층 구조체를 분할하여 컷 영역들(CTR1)과 블록 분리 영역(SR1)들을 형성한다. 이때, 상기 블록 분리 영역(SR1)들은 서로 접하지 않으므로 상기 식각 공정에서 리세스(recess) 깊이를 제어하기가 보다 용이하다. 상기 컷 영역들(CTR1)과 상기 블록 분리 영역들(SR1)을 통해 상기 희생막들(미도시)을 도전 패턴들로 바꾸는 리플레이스먼트(replacement) 공정을 진행할 수 있다. 그리고 상기 컷 영역(CTR1)과 상기 블록 분리 영역(SR1) 안에 공통 소오스 플러그(CSP)와 측벽 절연 스페이서(SP)를 형성할 수 있다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
도 10a 내지 도 10c를 참조하면, 제 1 내지 제 6 블록 구조체들(BLS1~BLS6)은 제 2 방향(Y)으로 이격되어 배치된다. 제 2, 4, 6 블록 구조체들(BLS2, BLS4, BLS6)은 각각 제 1, 3, 5 블록 구조체들(BLS1, BLS3, BLS5)이 180도 회전된 구조를 가질 수 있다.
도 10a에서 상기 블록 분리 영역들(SR1)은 서로 교대로 배치되는 제 1 블록 분리 영역들(SR11)과 제 2 블록 분리 영역들(SR12)을 포함할 수 있다. 평면적으로 상기 제 1 블록 분리 영역들은(SR11)은 제 1 방향(X)으로 올라가는 계단 형태를 가질 수 있다. 상기 제 2 블록 분리 영역들(SR12)은 평면적으로 일직선 형태를 가질 수 있다.
또는 도 10b에서 상기 블록 분리 영역들(SR1)은 서로 교대로 배치되는 제 1 블록 분리 영역들(SR11), 제 2 블록 분리 영역들(SR12) 및 제 3 블록 분리 영역들(SR13)을 포함할 수 있다. 평면적으로 상기 제 1 블록 분리 영역들은(SR11)은 제 1 방향(X)으로 올라가는 계단 형태를 가질 수 있다. 상기 제 2 블록 분리 영역들(SR12)은 평면적으로 일직선 형태를 가질 수 있다. 평면적으로 상기 제 3 블록 분리 영역들은(SR13)은 제 1 방향(X)으로 내려가는 계단 형태를 가질 수 있다.
또는 도 10c에서 상기 블록 분리 영역들(SR1)은 서로 교대로 배치되는 제 1 블록 분리 영역들(SR11)과 제 2 블록 분리 영역들(SR12)을 포함할 수 있다. 평면적으로 상기 제 1 블록 분리 영역들은(SR11)은 제 1 방향(X)으로 올라가는 계단 형태를 가질 수 있다. 평면적으로 상기 제 1 블록 분리 영역들은(SR11)은 제 1 방향(X)으로 내려가는 계단 형태를 가질 수 있다.
그 외의 구조는 도 4 내지 도 9를 참조하여 설명한 바와 동일/유사할 수 있다.
도 11a 내지 도 11d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단부들의 평면도들이다. 도 11a 내지 도 11c는 도 10a 또는 도 10b에서 연결 영역(CNR1, CNR2)에서 블록 구조체들(BLS1~BLS6) 중 일부의 단부 평면도들에 해당할 수 있다.
도 11a 내지 도 11c를 참조하면, 평면적 관점에서 블록 분리 영역(SR1)은 단차진 형태를 가질 수 있다. j번째 블록 구조체(BLSj)의 최하위 하부전극(10eb)은 연결 영역(CNR1, CNR2)에서 평면적으로 제 2 방향(Y)으로 돌출되는 돌출부(10ebp)를 가질 수 있다. 상기 j번째 블록 구조체(BLSj)의 제 1 상부 전극(30e1)은 상기 제 2 방향(Y)에 평행한 제 4 폭(W4)을 가질 수 있고, 상기 돌출부(10ebp)는 상기 제 2 방향(Y)에 평행한 제 5 폭(W5)을 가질 수 있다. 상기 제 5 폭(W5)는 도 11a처럼 상기 제 4 폭(W4)과 거의 같거나, 도 11b처럼 상기 제 4 폭(W4)의 약 두 배에 해당하거나, 또는 도 11c처럼 상기 제 4 폭(W4)의 약 세 배에 해당할 수 있다. 즉, 상기 제 5 폭(W5)는 상기 제 4 폭(W4)의 1~3배일 수 있다. 상기 j번째 블록 구조체(BLSj)에 이웃하는 k번째 블록 구조체(BLSk)의 최하위 하부전극(10eb)는 평먼적으로 상기 돌출부(10ebp) 만큼 상기 제 2 방향(Y)으로 함몰될 수 있다.
도 11a 내지 도 11c에서 하나의 블록 구조체(BLSj)에 속하며 최상층에 위치하는 제 1 상부 전극(30e1)의 수, 즉 SSL수가 4이기에 상기 제 5 폭(W5)는 상기 제 4 폭(W4)의 1~3배일 수 있다. 만약 상기 SSL수가 4보다 큰 n(자연수)이라면, 상기 제 5 폭(W5)는 상기 제 4 폭(W4)의 1~(n-1)배일 수 있다.
또는 도 11d를 참조하면, j번째 블록 구조체(BLSj)의 최하위 하부전극(10eb)은 연결 영역(CNR1, CNR2)에서 평면적으로 제 2 방향(Y)으로 돌출되는 제 1 돌출부(10ebp1) 그리고 상기 제 2 방향(U)과 반대되는 방향으로 돌출되는 제 2 돌출부(10ebp2)를 가질 수 있다. 상기 제 1 및 제 2 돌출부들(10ebp1, 10ebp2)은 각각 제 5 폭을(W5)을 가질 수 있다. 상기 제 5 폭(W5)는 상기 제 4 폭(W4)과 거의 같을 수 있다. 상기 제 1 및 제 2 돌출부들(10ebp1, 10ebp2)에 의해, 상기 j번째 블록 구조체(BLSj)에 인접하는 i번째 블록 구조체(BLSi)와 k번째 블록 구조체(BLSk)의 최하위 하부전극(10eb)는 평면적 관점에서 제 2 방향(Y)으로 또는 상기 제 2 방향(Y)과 반대되는 방향으로 함몰될 수 있다.
도 11a 내지 도 11d에서 상기 블록 구조체들(BLSi, BLSj, BLSk)의 평면 형태들은 최하위 하부전극들(10eb)의 평면 형태와 동일/유사할 수 있다. 즉, 상기 돌출부들(10ebp, 10ebp1, 10ebp2)의 형태는 상기 블록 구조체들(BLSi, BLSj, BLSk) 전체로 전사될 수 있다. 또한 도 11a 내지 도 11d의 블록 분리 영역(SR1)의 형태가 상기 블록 구조체들(BLSi, BLSj, BLSk) 전체로 전사될 수 있다. 그 외의 구조는 도 4 내지 도 9를 참조하여 설명한 바와 동일/유사할 수 있다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단부들의 평면도들이다.
도 12a 및 도 12b를 참조하면, j번째 블록 구조체(BLSj)의 최하위 하부전극(10eb)은 제 1 방향(X)으로 나란히 배열되는 제 1 전극 부분(10eb1), 제 2 전극 부분(10eb2), 제 3 전극 부분(10eb3)을 가질 수 있다. 상기 제 1 전극 부분(10eb1)은 셀 어레이 영역(CAR)에 인접할 수 있으며 상기 제 1 폭(W1)을 가질 수 있다. 상기 제 3 전극 부분(10eb3)은 상기 제 1 전극 부분(10eb1)과 이격되며 상기 연결 영역들(CNR1, CNR2)의 단부에 인접할 수 있다. 상기 제 3 전극 부분(10eb3)은 상기 제 2 폭(W2)을 가질 수 있다. 상기 제 2 전극 부분(10eb2)은 상기 제 1 전극 부분(10eb1)과 상기 제 3 전극 부분(10eb3) 사이에서 이들을 연결할 수 있다. 평면적 관점에서 상기 제 2 전극 부분(10eb2)은 도 12a처럼 경사진 측벽(10ebs)을 가질 수 있다. 또는 평면적 관점에서 상기 제 2 전극 부분(10eb2)은 도 12b처럼 계단 형태의 측벽(10ebs)을 가질 수 있다. 이에 따라 평면적 관점에서 블록 분리 영역(SR1)은 사선 형태 또는 계단 형태를 가질 수 있다.
도 12a 및 도 12b에서 상기 블록 구조체들(BLSj, BLSk)의 평면 형태들은 최하위 하부전극들(10eb)의 평면 형태와 동일/유사할 수 있다. 즉, 상기 제 2 전극 부분(10eb2) 측벽(10ebs)의 형태는 상기 블록 구조체들(BLSi, BLSj, BLSk) 전체로 전사될 수 있다. 또한 도 12a 및 도 12b의 블록 분리 영역(SR1)의 형태가 상기 블록 구조체들(BLSj, BLSk) 전체로 전사될 수 있다. 그 외의 구조는 도 4 내지 도 9를 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 제 1 방향으로 배치되는 제 1 연결 영역과 제 2 연결 영역, 및 이들 사이에 개재되는 셀 어레이 영역을 포함하는 기판; 및
    상기 기판 상에 배치되는 제 1 블록 구조체를 포함하되,
    상기 제 1 블록 구조체는 상기 셀 어레이 영역에서 제 1 폭을 가지고,
    상기 제 1 블록 구조체는 상기 제 1 연결 영역에서 제 2 폭을 가지고,
    상기 제 1 블록 구조체는 상기 제 2 연결 영역에서 제 3 폭을 가지고,
    상기 제 1 폭, 상기 제 2 폭 및 상기 제 3 폭은 상기 제 1 방향과 교차하는 제 2 방향과 평행하고,
    상기 제 1 폭은 상기 제 2 폭보다 작고 상기 제 3 폭보다 크고,
    상기 제 1 블록 구조체는:
    상기 기판 상에 수직적으로 적층된 복수개의 하부 전극들을 포함하는 하부 적층체; 및
    상기 하부 적층체 상에 수직적으로 적층된 복수개의 중간 전극들을 포함하되, 상기 하부 적층체를 노출시키는 중간 적층체들을 포함하되,
    상기 제 1 방향으로 상기 중간 적층체들은 서로에 대해 오프셋되는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 방향으로 상기 제 1 블록 구조체와 이격된 제 2 블록 구조체 및 제 3 블록 구조체,
    상기 제 1 블록 구조체와 상기 제 2 블록 구조체를 분리하는 제 1 블록 분리 영역; 및
    상기 제 2 블록 구조체와 상기 제 3 블록 구조체를 분리하는 제 2 블록 분리 영역을 포함하되,
    상기 제 1 블록 분리 영역은 상기 제 2 블록 분리 영역과 이격되는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 2 방향으로 상기 제 1 블록 구조체와 이격되는 제 2 블록 구조체를 더 포함하되,
    상기 제 2 블록 구조체는 상기 제 1 블록 구조체와 대칭되거나 상기 제 1 블록 구조체가 180도 회전된 형태를 가지는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    평면적인 관점에서,
    상기 제 1 연결 영역에서 상기 제 1 블록 구조체의 일 단부 측벽은 상기 제 2 블록 구조체의 일 단부 측벽과 정렬되고,
    상기 제 2 연결 영역에서 상기 제 1 블록 구조체의 다른 단부 측벽은 상기 제 2 블록 구조체의 다른 단부 측벽과 정렬되는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 2 방향으로 상기 제 1 블록 구조체와 이격되는 제 2 블록 구조체를 더 포함하되,
    상기 제 2 블록 구조체는 상기 셀 어레이 영역에서 상기 제 1 폭을 가지고,
    상기 제 2 블록 구조체는 상기 제 1 연결 영역에서 상기 제 3 폭을 가지고,
    상기 제 2 블록 구조체는 상기 제 2 연결 영역에서 제 2 폭을 가지는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 2 폭과 상기 제 3 폭의 합은 상기 제 1 폭의 두 배에 해당하는 3차원 반도체 메모리 장치.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 중간 적층체들 각각에서, 상기 중간 전극들은 상기 제 1 방향으로 노출되되 서로 수직적으로 정렬되는 일측벽들을 포함하는 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 1 블록 구조체는 복수개의 상기 중간 적층체들 상에 배치되는 상부 적층체를 포함하며,
    상기 상부 적층체는 상기 제 2 방향으로 이격되며 같은 높이에 위치하는 상부 전극들을 n개 포함하고, 상기 n은 2 이상의 자연수이고,
    상기 중간 적층체들 중 어느 하나를 구성하는 상기 중간 전극들의 단부들은 상기 제 2 방향으로 계단 구조를 이루되,
    상기 계단 구조를 이루는 상기 중간 전극들의 개수는 상기 n보다 크되 상기 n의 두 배 값 보다는 작은 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 하부 적층체를 구성하는 상기 하부 전극들은 상기 제 1 연결 영역에서 계단 형태를 이루고,
    상기 하부전극들 중에 가장 낮은 하부 전극은 상기 제 1 연결 영역과 상기 제 2 연결 영역에서 모두 노출되며,
    상기 3차원 반도체 메모리 장치는:
    상기 제 1 연결 영역에서 상기 가장 낮은 하부 전극과 접하는 제 1 콘택 플러그; 및
    상기 제 2 연결 영역에서 상기 가장 낮은 하부 전극과 접하는 제 2 콘택 플러그를 더 포함하는 3차원 반도체 메모리 장치.
  11. 제 1 방향으로 배치되는 제 1 연결 영역과 제 2 연결 영역, 및 이들 사이에 개재되는 셀 어레이 영역을 포함하는 기판; 및
    상기 기판 상에 배치되는 제 1 블록 구조체를 포함하되,
    상기 제 1 블록 구조체는 상기 셀 어레이 영역에서 제 1 폭을 가지고,
    상기 제 1 블록 구조체는 상기 제 1 연결 영역에서 제 2 폭을 가지고,
    상기 제 1 블록 구조체는 상기 제 2 연결 영역에서 제 3 폭을 가지고,
    상기 제 1 폭, 상기 제 2 폭 및 상기 제 3 폭은 상기 제 1 방향과 교차하는 제 2 방향과 평행하고,
    상기 제 1 폭은 상기 제 2 폭보다 작고 상기 제 3 폭보다 크고,
    상기 제 1 블록 구조체는 가장 아래에 배치되는 제 1 하부전극을 포함하되,
    상기 제 1 연결 영역에서 상기 제 1 하부전극은 상기 셀 어레이 영역에 인접한 제 1 전극 부분, 상기 제 1 전극 부분과 이격된 제 2 전극 부분, 상기 제 1 전극 부분과 상기 제 2 전극 부분을 연결하는 제 3 전극 부분을 포함하되,
    상기 제 1 전극 부분은 상기 제 1 폭을 가지고, 상기 제 2 전극 부분은 상기 제 2 폭을 가지는 3차원 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    평면적 관점에서 상기 제 3 전극 부분의 측면은 사선 또는 계단 형태의 프로파일을 가지는 3차원 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제 1 연결 영역에서 상기 중간 적층체 상에 배치되는 더미 적층체를 더 포함하되,
    상기 더미 적층체는 수직적으로 적층된 더미 전극들을 포함하고,
    상기 더미 전극들은 계단 구조를 이루는 3차원 반도체 메모리 장치.
  14. 제 1 항에 있어서,
    상기 제 1 연결 영역에서 상기 제 1 블록 구조체는 상기 제 1 방향에 평행한 제 1 길이를 가지고,
    상기 제 2 연결 영역에서 상기 제 1 블록 구조체는 상기 제 1 방향에 평행한 제 2 길이를 가지고,
    상기 제 1 길이는 상기 제 2 길이와 같은 3차원 반도체 메모리 장치.
  15. 기판 상에 배치되며 제 1 방향으로 서로 이격된 제 1 블록 구조체, 제 2 블록 구조체 및 제 3 블록 구조체;
    상기 제 1 블록 구조체와 상기 제 2 블록 구조체를 분리하는 제 1 블록 분리 영역; 및
    상기 제 2 블록 구조체와 상기 제 3 블록 구조체를 분리하는 제 2 블록 분리 영역을 포함하되,
    상기 제 1 블록 분리 영역은 상기 제 2 블록 분리 영역과 이격되며,
    평면적 관점에서 상기 제 1 블록 분리 영역과 상기 제 2 블록 분리 영역 중 적어도 하나는 계단 형태를 이루고,
    상기 제 1 블록 구조체는:
    상기 기판 상에 수직적으로 적층된 복수개의 하부 전극들을 포함하는 하부 적층체; 및
    상기 하부 적층체 상에 수직적으로 적층된 복수개의 중간 전극들을 포함하고 상기 하부 적층체를 노출시키는 중간 적층체들을 포함하되,
    상기 제 1 방향으로 상기 중간 적층체들은 서로에 대해 오프셋되는 3차원 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 기판은 상기 제 1 방향과 교차하는 제 2 방향으로 배열되는 제 1 연결 영역과 제 2 연결 영역, 및 이들 사이에 개재되는 셀 어레이 영역을 포함하며,
    상기 셀 어레이 영역에서 상기 제 2 블록 구조체는 제 1 폭을 가지고,
    상기 제 1 연결 영역에서 상기 제 2 블록 구조체는 제 2 폭을 가지고,
    상기 제 2 연결 영역에서, 상기 제 2 블록 구조체는 제 3 폭을 가지고,
    상기 제 1 폭, 상기 제 2 폭 및 상기 제 3 폭은 상기 제 2 방향과 평행하고,
    상기 제 1 폭은 상기 제 2 폭보다 작고 상기 제 3 폭보다 큰 3차원 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제 1 블록 구조체 또는 상기 제 3 블록 구조체는 상기 제 2 블록 구조체와 대칭되거나 상기 제 2 블록 구조체가 180도 회전된 형태를 가지는 3차원 반도체 메모리 장치.
  18. 제 1 방향으로 배치되는 제 1 연결 영역과 제 2 연결 영역, 및 이들 사이에 개재되는 셀 어레이 영역을 포함하는 기판; 및
    상기 기판 상에 배치되는 제 1 블록 구조체를 포함하되,
    상기 제 1 블록 구조체는 가장 아래에 배치되는 제 1 하부전극과 가장 위에 배치되는 제 1 상부 전극들을 포함하며,
    상기 제 1 상부전극들은 상기 제 1 방향과 교차하는 제 2 방향으로 서로 이격되며 상기 제 1 방향으로 연장되는 라인 형태를 가지며,
    상기 제 1 상부전극들은 각각 상기 제 2 방향과 평행한 제 1 폭을 가지고,
    상기 제 1 연결 영역과 상기 제 2 연결 영역 중 하나에서 상기 제 1 하부전극은 상기 제 1 상부 전극들 중 가장 외곽에 위치하는 것의 측벽 보다 옆으로 돌출되는 돌출부를 포함하되,
    상기 돌출부는 상기 제 2 방향에 평행한 제 2 폭을 가지고,
    상기 제 2 폭은 상기 제 1 폭의 1~3배를 가지는 3차원 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 셀 어레이 영역에서 상기 제 1 블록 구조체는 제 3 폭을 가지고,
    상기 제 1 연결 영역과 상기 제 2 연결 영역 중 상기 하나에서, 상기 제 1 블록 구조체는 제 4 폭을 가지고,
    상기 제 1 연결 영역과 상기 제 2 연결 영역 중 다른 하나에서, 상기 제 1 블록 구조체는 제 5 폭을 가지고,
    상기 제 3 폭, 상기 제 4 폭 및 상기 제 5 폭은 상기 제 2 방향과 평행하고,
    상기 제 3 폭은 상기 제 5 폭보다 크고 상기 제 4 폭보다 작은 3차원 반도체 메모리 장치.
  20. 제 1 방향으로 배치되는 제 1 연결 영역과 제 2 연결 영역, 및 이들 사이에 개재되는 셀 어레이 영역을 포함하는 기판; 및
    상기 기판 상에 배치되며 상기 제 1 방향과 교차하는 제 2 방향으로 블록 분리 영역에 의해 서로 이격되는 제 1 블록 구조체와 제 2 블록 구조체를 포함하되,
    상기 제 1 연결 영역과 상기 제 2 연결 영역 중 하나에서, 상기 블록 분리 영역은, 평면적 관점에서 단차진 형태, 사선 형태 또는 계단 형태를 가지고,
    상기 제 1 블록 구조체는:
    상기 기판 상에 수직적으로 적층된 복수개의 하부 전극들을 포함하는 하부 적층체; 및
    상기 하부 적층체 상에 수직적으로 적층된 복수개의 중간 전극들을 포함하고 상기 하부 적층체를 노출시키는 중간 적층체들을 포함하되,
    상기 제 1 방향으로 상기 중간 적층체들은 서로에 대해 오프셋되는 3차원 반도체 메모리 장치.

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CN202010337804.6A CN112234064A (zh) 2019-07-15 2020-04-26 三维半导体存储器装置
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102697629B1 (ko) 2019-07-18 2024-08-26 삼성전자주식회사 게이트 영역 및 절연 영역을 갖는 적층 구조물을 포함하는 반도체 소자
KR102689656B1 (ko) 2019-12-10 2024-07-30 삼성전자주식회사 반도체 소자
JP2022134659A (ja) * 2021-03-03 2022-09-15 キオクシア株式会社 半導体記憶装置
JP2022146608A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 半導体記憶装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027181A (ja) 2012-07-27 2014-02-06 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192569A (ja) 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20130088348A (ko) 2012-01-31 2013-08-08 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자
US8865535B2 (en) 2012-04-13 2014-10-21 Sandisk Technologies Inc. Fabricating 3D non-volatile storage with transistor decoding structure
KR20160013756A (ko) * 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 연결구조물, 반도체 장치 및 그 제조 방법
US9455267B2 (en) 2014-09-19 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device having nonlinear control gate electrodes and method of making thereof
KR20160096309A (ko) 2015-02-05 2016-08-16 에스케이하이닉스 주식회사 3차원 비휘발성 반도체 장치
US9728548B2 (en) 2015-11-16 2017-08-08 Micron Technology, Inc. Vertical memory blocks and related devices and methods
KR102649372B1 (ko) * 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US9917093B2 (en) 2016-06-28 2018-03-13 Sandisk Technologies Llc Inter-plane offset in backside contact via structures for a three-dimensional memory device
KR102741613B1 (ko) * 2016-12-21 2024-12-16 삼성전자주식회사 3차원 반도체 메모리 장치
KR102508918B1 (ko) * 2016-12-22 2023-03-10 삼성전자주식회사 수직형 반도체 소자
KR102716773B1 (ko) * 2016-12-22 2024-10-15 에스케이하이닉스 주식회사 전자 장치 및 그 형성 방법
KR102472339B1 (ko) * 2017-08-07 2022-12-01 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102587973B1 (ko) * 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102618492B1 (ko) * 2018-05-18 2023-12-28 삼성전자주식회사 3차원 반도체 소자
KR102641739B1 (ko) * 2018-06-22 2024-02-29 삼성전자주식회사 3차원 반도체 메모리 장치
KR102736178B1 (ko) * 2019-01-15 2024-12-02 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027181A (ja) 2012-07-27 2014-02-06 Toshiba Corp 半導体装置及びその製造方法

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