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KR102713891B1 - 반도체 장치 - Google Patents

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KR102713891B1
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송승민
정수진
배동일
서봉석
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삼성전자주식회사
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Abstract

반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 기판 상에, 제1 방향으로 연장되는 제1 측벽과 제2 측벽을 포함하는 활성 영역, 및 활성 영역 상의 에피택셜 패턴을 포함하고, 에피택셜 패턴은 활성 영역의 제1 측벽으로부터 연장되는 제1 에피 측벽과, 활성 영역의 제2 측벽으로부터 연장되는 제2 에피 측벽을 포함하고, 제1 에피 측벽은 제1 에피 하부 측벽과, 제1 에피 상부 측벽과, 제1 에피 하부 측벽 및 제1 에피 상부 측벽을 연결하는 제1 에피 연결 측벽을 포함하고, 제2 에피 측벽은 제2 에피 하부 측벽과, 제2 에피 상부 측벽과, 제2 에피 하부 측벽 및 제2 에피 상부 측벽을 연결하는 제2 에피 연결 측벽을 포함하고, 활성 영역으로부터 멀어짐에 따라, 제1 에피 상부 측벽 및 제2 에피 상부 측벽 사이의 거리는 감소하고, 제1 에피 하부 측벽 및 제2 에피 하부 측벽은 각각 기판의 상면과 나란하게 연장되는 부분을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 게이트 올 어라운드(gate all around) 구조를 갖는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디를 둘러싸도록 게이트를 형성하는 게이트 올 어라운드 구조가 제안되었다.
이러한 게이트 올 어라운드 구조는 3차원의 채널을 이용하기 때문에, 스케일링이 용이하다. 또한, 게이트의 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 게이트 올 어라운드 구조를 갖는 트랜지스터에서, 에피택셜 패턴의 모양을 조절함으로써, 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 제1 방향으로 연장되는 제1 측벽과 제2 측벽을 포함하는 활성 영역, 및 활성 영역 상의 에피택셜 패턴을 포함하고, 에피택셜 패턴은 활성 영역의 제1 측벽으로부터 연장되는 제1 에피 측벽과, 활성 영역의 제2 측벽으로부터 연장되는 제2 에피 측벽을 포함하고, 제1 에피 측벽은 제1 에피 하부 측벽과, 제1 에피 상부 측벽과, 제1 에피 하부 측벽 및 제1 에피 상부 측벽을 연결하는 제1 에피 연결 측벽을 포함하고, 제2 에피 측벽은 제2 에피 하부 측벽과, 제2 에피 상부 측벽과, 제2 에피 하부 측벽 및 제2 에피 상부 측벽을 연결하는 제2 에피 연결 측벽을 포함하고, 활성 영역으로부터 멀어짐에 따라, 제1 에피 상부 측벽 및 제2 에피 상부 측벽 사이의 거리는 감소하고, 제1 에피 하부 측벽 및 제2 에피 하부 측벽은 각각 기판의 상면과 나란하게 연장되는 부분을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 방향으로 연장되는 제1 측벽과 제2 측벽을 포함하는 활성 영역, 및 활성 영역 상의 에피택셜 패턴을 포함하고, 에피택셜 패턴은 활성 영역의 제1 측벽으로부터 연장되는 제1 에피 측벽과, 활성 영역의 제2 측벽으로부터 연장되는 제2 에피 측벽을 포함하고, 제1 에피 측벽은 제1 에피 하부 측벽과, 제1 에피 상부 측벽과, 제1 에피 하부 측벽 및 제1 에피 상부 측벽을 연결하는 제1 에피 연결 측벽을 포함하고, 제2 에피 측벽은 제2 에피 하부 측벽과, 제2 에피 상부 측벽과, 제2 에피 하부 측벽 및 제2 에피 상부 측벽을 연결하는 제2 에피 연결 측벽을 포함하고, 제1 에피 상부 측벽 및 상기 제2 에피 상부 측벽은 제1 결정면 그룹에 포함된 결정면으로 이뤄지고, 제1 에피 연결 측벽 및 상기 제2 에피 연결 측벽은 상기 제1 결정면 그룹과 다른 제2 결정면 그룹에 포함된 결정면으로 이뤄진다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판의 제1 영역에서, 제1 방향으로 연장되는 제1 측벽과 제2 측벽을 포함하는 제1 활성 영역, 기판의 제2 영역에서, 제2 방향으로 연장되는 제3 측벽과 제4 측벽을 포함하는 제2 활성 영역, 제1 활성 영역 상의 제1 에피택셜 패턴, 및 제2 활성 영역 상의 제2 에피택셜 패턴을 포함하고, 제1 에피택셜 패턴은 제1 활성 영역의 제1 측벽으로부터 연장되는 제1 에피 측벽과, 제1 활성 영역의 제2 측벽으로부터 연장되는 제2 에피 측벽을 포함하고, 제1 에피 측벽은 제1 에피 하부 측벽과, 제1 에피 상부 측벽과, 제1 에피 하부 측벽 및 제1 에피 상부 측벽을 연결하는 제1 에피 연결 측벽을 포함하고, 제2 에피 측벽은 제2 에피 하부 측벽과, 제2 에피 상부 측벽과, 제2 에피 하부 측벽 및 제2 에피 상부 측벽을 연결하는 제2 에피 연결 측벽을 포함하고, 제2 에피택셜 패턴은 제2 활성 영역의 제3 측벽으로부터 연장되는 제3 에피 측벽과, 제2 활성 영역의 제4 측벽으로부터 연장되는 제4 에피 측벽을 포함하고, 제3 에피 측벽은 제3 에피 하부 측벽과, 제3 에피 하부 측벽과 직접 연결되는 제3 에피 상부 측벽을 포함하고, 제4 에피 측벽은 제4 에피 하부 측벽과, 상기 제4 에피 하부 측벽과 직접 연결되는 제4 에피 상부 측벽을 포함하고, 제1 내지 제4 에피 상부 측벽과, 상기 제3 에피 하부 측벽과, 상기 제4 에피 하부 측벽은 제1 결정면 그룹에 포함된 결정면으로 이뤄지고, 제1 에피 하부 측벽 및 상기 제2 에피 하부 측벽은 제2 결정면 그룹에 포함된 결정면으로 이뤄진다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2 내지 도 4는 각각 도 1의 A - A, B - B 및 C - C를 따라 절단한 단면도이다.
도 5a 내지 도 5d는 도 1의 나노 시트를 B - B을 따라서 절단한 다양한 단면도들이다.
도 6a 내지 도 6c와, 도 7은 도 1의 나노 시트를 A - A를 따라서 절단한 다양한 단면도들이다.
도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10a 내지 도 10d는 각각 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 20은 도 19의 D - D를 따라 절단한 단면도이다.
도 21은 도 19의 E - E를 따라 절단한 단면도이다.
도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 나노 와이어 형상 또는 나노 시트 형상의 채널 영역을 포함하는 게이트 올 어라운드 트랜지스터(GAA FET)을 도시하였지만, 이에 제한되는 것은 아니다.
도 1 내지 도 7을 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2 내지 도 4는 각각 도 1의 A - A, B - B 및 C - C를 따라 절단한 단면도이다. 도 5a 내지 도 5d는 도 1의 나노 시트를 B - B을 따라서 절단한 다양한 단면도들이다. 도 6a 내지 도 6c와, 도 7은 도 1의 나노 시트를 A - A를 따라서 절단한 다양한 단면도들이다. 설명의 편의성을 위해, 도 1에서는 층간 절연막(190)은 도시하지 않았다.
도 1 내지 도 4를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110), 제1 나노 시트(115_1, 115_2), 제1 게이트 구조체(120_1, 120_2) 및 제1 에피택셜 패턴(150)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(110)은 기판(100)의 상면 상에 배치될 수 있다. 제1 핀형 패턴(110)는 제1 방향(X1)으로 길게 연장될 수 있다. 제1 핀형 패턴(110)은 서로 마주 보는 제1 핀 측벽(110a)과, 제2 핀 측벽(110b)을 포함할 수 있다. 제1 핀형 패턴의 제1 핀 측벽(110a)과, 제1 핀형 패턴의 제2 핀 측벽(110b)은 제1 방향(X1)으로 연장될 수 있다. 제1 핀형 패턴의 제1 핀 측벽(110a)과, 제1 핀형 패턴의 제2 핀 측벽(110b)은 제1 핀형 패턴(110)의 장변을 정의할 수 있다.
제1 핀형 패턴(110)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴(110)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다. 또한, 제1 핀형 패턴(110)은 활성 영역일 수도 있다. 즉, 핀 측벽은 활성 영역의 측벽일 수도 있다.
또한, 도 3 및 도 4에서, 제1 핀형 패턴(110)은 단일막으로 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 핀형 패턴(110)의 상면 부분은 실리콘과 다른 물질을 포함하는 층이 배치되어 있을 수도 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴의 제1 핀 측벽(110a) 및 제1 핀형 패턴의 제2 핀 측벽(110b)의 적어도 일부를 덮을 수 있다. 제1 핀형 패턴(110)은 필드 절연막(105)에 의해 정의될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다. 또한, 필드 절연막(105)은 제1 핀형 패턴(110) 및 필드 절연막(105) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다. 필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 필드 절연막(105)은 제1 핀형 패턴의 제1 핀 측벽(110a) 및 제1 핀형 패턴의 제2 핀 측벽(110b)은 전체적으로 덮을 수 있다.
제1 나노 시트(115_1, 115_2)는 기판(100) 상에 형성될 수 있다. 제1 나노 시트(115_1, 115_2)는 제1 핀형 패턴(110) 상에 배치될 수 있다. 제1 나노 시트(115_1, 115_2)는 기판(100)의 두께 방향으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다. 복수의 제1 나노 시트(115_1, 115_2)는 제1 핀형 패턴(110) 상에 순차적으로 배치될 수 있다.
도 2 및 도 3에서, 기판(100)의 두께 방향으로 배치된 제1 나노 시트(115_1, 115_2)는 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
서로 간에 이격된 제1 나노 시트(115_1, 115_2)는 제1 핀형 패턴(110)의 상면을 따라 제1 방향(X1)으로 배열될 수 있다. 제1 방향(X1)으로 이격된 제1 나노 시트(115_1, 115_2) 사이에 제1 에피택셜 패턴(150)이 배치될 수 있다.
제1 핀형 패턴(110)과 제1 나노 시트(115_1, 115_2)는 제1 핀형 패턴(110)과 제1 나노 시트(115_1, 115_2)를 포함하는 핀 구조체의 일부를 선택적으로 제거하여 형성될 수 있으므로, 제1 나노 시트(115_1, 115_2)의 제2 방향(Y1)으로의 폭은 제1 핀형 패턴(110)의 제2 방향(Y1)으로의 폭과 같거나 작을 수 있다.
제1 나노 시트(115_1, 115_2)는 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 나노 시트(115_1, 115_2)은 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
제1 나노 시트(115_1, 115_2)는 제1 나노 시트(115_1, 115_2)를 포함하는 각각의 트랜지스터의 채널 영역으로 사용될 수 있다. 기판(100)의 두께 방향으로 적층된 각각의 제1 나노 시트(115_1, 115_2)는 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. 다르게 설명하면, 제1 핀형 패턴(110)에 가장 인접한 제1 나노 시트(115_1, 115_2)와, 제1 핀형 패턴(110)에 다음으로 인접한 제1 나노 시트(115_1, 115_2)는 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
또한, 제1 나노 시트(115_1, 115_2)는 제1 핀형 패턴(110)과 동일한 물질을 포함할 수도 있고, 제1 핀형 패턴(110)과 다른 물질을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 나노 시트(115_1, 115_2)는 PMOS 트랜지스터의 채널 영역으로 사용될 수 있다.
제1 게이트 구조체(120_1, 120_2)는 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 구조체(120_1, 120_2)는 제1 핀형 패턴(110)과 교차할 수 있다. 제1 게이트 구조체(120_1, 120_2)는 제1 방향(X1)으로 이격된 각각의 제1 나노 시트(115_1, 115_2)과 교차할 수 있다. 제1 게이트 구조체(120_1, 120_2)는 제1 방향(X1)으로 이격된 각각의 제1 나노 시트(115_1, 115_2)를 감쌀 수 있다.
제1 게이트 구조체(120_1, 120_2)는 제1 게이트 전극(125), 제1 게이트 절연막(130) 및 제1 게이트 스페이서(140)를 포함할 수 있다.
제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 스페이서(140)는 제1 나노 시트(115_1, 115_2)와 교차할 수 있다. 제1 게이트 스페이서(140)는 제1 나노 시트(115_1, 115_2)와 교차하는 제1 게이트 트렌치(140t)를 정의할 수 있다. 제1 게이트 스페이서(140)는 제1 방향(X1)으로 연장된 제1 나노 시트(115_1, 115_2)의 양 종단에 위치할 수 있다. 제1 게이트 스페이서(140)는 제1 나노 시트(115_1, 115_2)의 양측에서, 서로 마주보며 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 나노 시트(115_1, 115_2)가 통과하는 관통부를 포함할 수 있다.
각각의 제1 나노 시트(115_1, 115_2)는 제1 게이트 스페이서(140)를 통과할 수 있다. 제1 게이트 스페이서(140)는 각각의 제1 나노 시트(115_1, 115_2)의 종단의 둘레와 전체적으로 접촉할 수 있다.
제1 게이트 스페이서(140)는 제1 내측 스페이서(142)와 제1 외측 스페이서(141)를 포함할 수 있다. 제1 내측 스페이서(142)는 제1 핀형 패턴(110) 및 제1 나노 시트(115_1, 115_2) 사이와, 각각의 제1 나노 시트(115_1, 115_2) 사이에 배치될 수 있다.
제1 내측 스페이서(142)는 각각의 제1 나노 시트(115_1, 115_2)와 수직으로 중첩되는 위치에 형성될 수 있다. 제1 나노 시트(115_1, 115_2)과 중첩되지 않는 필드 절연막(105) 상에는 제1 내측 스페이서(142)가 형성되지 않을 수 있다. 즉, 필드 절연막(105)의 상면 상에는 제1 외측 스페이서(141)가 형성될 수 있다. 제1 나노 시트(115_1, 115_2) 중 최상단에 배치된 제1 나노 시트(115_1, 115_2) 상에는 제1 외측 스페이서(141)가 위치할 수 있다.
제1 외측 스페이서(141)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 내측 스페이서(142)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 도 2에서, 제1 외측 스페이서(141)과 제1 내측 스페이서(142)는 서로 동일한 물질일 수도 있고, 서로 다른 물질일 수도 있다.
제1 게이트 절연막(130)은 각각의 제1 나노 시트(115_1, 115_2)의 둘레를 따라 형성될 수 있다. 제1 게이트 절연막(130)은 각각의 제1 나노 시트(115_1, 115_2)을 감쌀 수 있다. 제1 게이트 절연막(130)은 필드 절연막(105)의 상면 및 제1 핀형 패턴(110) 상에도 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 스페이서(140)의 내측벽을 따라서 연장될 수 있다.
제1 게이트 절연막(130)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면과, 각각의 제1 나노 시트(115_1, 115_2)의 둘레를 따라 연장될 수 있다.
도시되지 않았지만, 제1 게이트 절연막(130) 및 각각의 제1 나노 시트(115_1, 115_2) 사이와, 제1 게이트 절연막(130)과 제1 핀형 패턴(110) 사이에 계면막(interfacial layer)이 형성될 수도 있다. 덧붙여, 계면막의 형성 방법에 따라, 계면막은 제1 게이트 절연막(130)의 프로파일과 동일하게 형성될 수도 있다.
제1 게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 게이트 전극(125)은 기판(100) 및 제1 핀형 패턴(110)과 이격되어 형성되는 제1 나노 시트(115_1, 115_2)와 교차할 수 있다. 제1 게이트 전극(125)은 각각의 제1 나노 시트(115_1, 115_2)의 둘레를 감쌀 수 있다. 제1 게이트 전극(125)은 제1 나노 시트(115_1, 115_2) 및 제1 핀형 패턴(110) 사이의 이격된 공간에도 형성될 수 있다. 제1 게이트 전극(125)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다. 제1 게이트 전극(125)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 게이트 전극(125)은 제1 게이트 트렌치(140t)를 채워, 제2 방향(Y1)으로 연장될 수 있다.
제1 게이트 전극(125) 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(125)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 게이트 전극(125)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 에피택셜 패턴(150)는 서로 인접하는 제1 게이트 구조체(120_1, 120_2) 사이에 형성될 수 있다. 제1 에피택셜 패턴(150)는 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 에피택셜 패턴(150)은 에피택셜 성장(epitaxial growth) 공정을 통해 형성될 수 있다.
제1 나노 시트(115_1, 115_2)가 제1 에피택셜 패턴(150)의 양측에 배치될 수 있다. 제1 에피택셜 패턴(150)은 제1 나노 시트(115_1, 115_2)와 연결될 수 있다.
제1 에피택셜 패턴(150)은 제1 나노 시트(115_1, 115_2)를 채널 영역으로 사용하는 소오스/드레인에 포함될 수 있다. 예를 들어, 제1 나노 시트(115_1, 115_2)는 PMOS 트랜지스터의 채널 영역으로 사용될 수 있으므로, 제1 에피택셜 패턴(150)은 PMOS 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 에피택셜 패턴(150)은 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 나노 시트(115_1, 115_2)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제1 에피택셜 패턴(150)은 도핑된 p형 도펀트(dopant)를 포함할 수 있다. 제1 에피택셜 패턴(150)은 예를 들어, B, In, Ga, 및 Al 중 적어도 하나를 포함할 수 있다. 또한, 경우에 따라, 제1 에피택셜 패턴(150)은 p형 불순물이 채널 영역으로 확산되는 것을 방지하기 위해 탄소(C)를 포함할 수 있다.
도 4에서, 제1 에피택셜 패턴(150)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 에피택셜 패턴(150)는 제1 핀형 패턴(110)으로부터 연장되는 제1 에피 측벽(151s)과, 제2 에피 측벽(152s)을 포함할 수 있다. 제1 에피 측벽(151s)은 제1 핀형 패턴의 제1 핀 측벽(110a)으로부터 연장될 수 있다. 제2 에피 측벽(152s)은 제1 핀형 패턴의 제2 핀 측벽(110b)으로부터 연장될 수 있다.
제1 에피 측벽(151s)은 제1 에피 하부 측벽(151sl)과, 제1 에피 연결 측벽(151sc)과, 제1 에피 상부 측벽(151su)을 포함할 수 있다. 제1 에피 하부 측벽(151sl)과, 제1 에피 연결 측벽(151sc)과, 제1 에피 상부 측벽(151su)은 제1 핀형 패턴의 제1 핀 측벽(110a)으로부터 순차적으로 위치될 수 있다.
제1 에피 하부 측벽(151sl)은 제1 핀형 패턴의 제1 핀 측벽(110a)으로부터 연장될 수 있다. 제1 에피 하부 측벽(151sl)은 제1 핀형 패턴의 제1 핀 측벽(110a)과 연결될 수 있다. 제1 에피 연결 측벽(151sc)은 제1 에피 하부 측벽(151sl)과, 제1 에피 상부 측벽(151su)을 연결할 수 있다.
제2 에피 측벽(152s)은 제2 에피 하부 측벽(152sl)과, 제2 에피 연결 측벽(152sc)과, 제2 에피 상부 측벽(152su)을 포함할 수 있다. 제2 에피 하부 측벽(152sl)과, 제2 에피 연결 측벽(152sc)과, 제2 에피 상부 측벽(152su)은 제1 핀형 패턴의 제2 핀 측벽(110b)으로부터 순차적으로 위치될 수 있다.
제2 에피 하부 측벽(152sl)은 제1 핀형 패턴의 제2 핀 측벽(110b)으로부터 연장될 수 있다. 제2 에피 하부 측벽(152sl)은 제1 핀형 패턴의 제1 핀 측벽(110a)과 연결될 수 있다. 제2 에피 연결 측벽(152sc)은 제2 에피 하부 측벽(152sl)과, 제2 에피 상부 측벽(152su)을 연결할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 에피 연결 측벽(151sc)은 제1 에피 하부 측벽(151sl) 및 제1 에피 상부 측벽(151su)과 직접 연결될 수 있다. 제2 에피 연결 측벽(152sc)은 제2 에피 하부 측벽(152sl) 및 제2 에피 상부 측벽(152su)과 직접 연결될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)과 필드 절연막이 만나는 부분에서, 제1 핀형 패턴(110)의 상면은 필드 절연막(105)의 상면과 동일한 높이에 위치할 수 있다. 제1 에피 측벽(151s) 및 제2 에피 측벽(152s)은 필드 절연막(105)에 의해 덮이지 않을 수 있다.
제1 에피택셜 패턴(150)은 제1 에피 측벽(151s) 및 제2 에피 측벽(152s)을 연결하는 제1 에피 상면(150ts)과, 제1 에피 하면(150bs)을 포함할 수 있다.
제1 에피 하면(150bs)은 제1 에피 하부 측벽(151sl)과 제2 에피 하부 측벽(152sl) 사이에 위치될 수 있다. 제1 에피 하면(150bs)은 제1 에피 하부 측벽(151sl)과 제2 에피 하부 측벽(152sl)을 연결할 수 있다. 제1 에피 하면(150bs)은 제1 핀형 패턴(110)의 상면과 연결될 수 있다. 제1 에피 하면(150bs)은 제1 핀형 패턴(110)의 상면과 마주볼 수 있다. 제1 에피 하면(150bs)은 제1 핀형 패턴(110)의 상면과 수직적으로 중첩되는 부분일 수 있다.
제1 에피 상면(150ts)은 제1 에피 상부 측벽(151su)과 제2 에피 상부 측벽(152su) 사이에 위치될 수 있다. 제1 에피 상면(150ts)은 제1 에피 상부 측벽(151su)과 제2 에피 상부 측벽(152su)을 연결할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 에피 상면(150ts)은 제1 에피 상부 측벽(151su) 및 제2 에피 상부 측벽(152su)과 직접 연결될 수 있다.
제1 에피 상부 측벽(151su) 및 제2 에피 상부 측벽(152su)은 기판(100)의 상면에 대해 경사를 갖는 경사면일 수 있다. 제1 에피 상부 측벽(151su) 및 제2 에피 상부 측벽(152su) 사이의 거리는 제1 핀형 패턴(110)으로 멀어짐에 따라 감소할 수 있다. 예를 들어, 제1 에피 상부 측벽(151su) 및 제2 에피 상부 측벽(152su)은 각각 제1 결정면(crystal plane) 그룹에 포함된 결정면으로 이뤄질 수 있다. 제1 에피 하부 측벽(151sl) 및 제2 에피 하부 측벽(152sl)은 기판(100)의 상면에 대해 경사를 갖는 경사면일 수 있다. 제1 에피 하부 측벽(151sl) 및 제2 에피 하부 측벽(152sl) 사이의 거리는 제1 핀형 패턴(110)으로 멀어짐에 따라 증가할 수 있다. 예를 들어, 제1 에피 하부 측벽(151sl) 및 제2 에피 하부 측벽(152sl)은 각각 제2 결정면 그룹에 포함된 결정면으로 이뤄질 수 있다. 제1 에피 연결 측벽(151sc) 및 제2 에피 연결 측벽(152sc)은 기판(100)의 두께 방향과 나란할 수 있다. 제1 에피 연결 측벽(151sc) 및 제2 에피 연결 측벽(152sc) 사이의 거리는 제1 핀형 패턴(110)에서 멀어짐에 따라 일정할 수 있다. 예를 들어, 제1 에피 연결 측벽(151sc) 및 제2 에피 연결 측벽(152sc)은 각각 제3 결정면 그룹에 포함된 결정면으로 이뤄질 수 있다. 제1 에피 상면(150ts)은 제4 결정면 그룹에 포함된 결정면으로 이뤄질 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 결정면 그룹은 제2 결정면 그룹과 동일할 수 있다. 제1 결정면 그룹은 제3 결정면 그룹 및 제4 결정면 그룹과 다를 수 있다.
제1 결정면 그룹은 {111} 결정면 그룹일 수 있다. 예를 들어, 제1 결정면 그룹은 (1 1 1) 면, (1 1 -1) 면, (1 -1 1) 면, (1 -1 -1) 면, (-1 1 1) 면, (-1 1 -1) 면, (-1 -1 1) 면 및 (-1 -1 -1) 면 중 하나일 수 있다.
제3 결정면 그룹은 {110} 결정면 그룹일 수 있다. 예를 들어, 제3 결정면 그룹은 (1 1 0) 면, (1 -1 0) 면, (-1 1 0) 면, (-1 -1 0) 면, (1 0 1) 면, (1 0 -1) 면, (-1 0 1) 면, (-1 0 -1) 면, (0 1 1) 면, (0 1 -1) 면, (0 -1 1) 면 및 (0 -1 -1) 면 중 하나일 수 있다.
제4 결정면 그룹은 {100} 결정면 그룹일 수 있다. 제4 결정면 그룹은 예를 들어, (1 0 0) 면, (-1 0 0) 면, (0 1 0) 면, (0 -1 0) 면, (0 0 1) 면, (0 0 -1) 면 중 하나일 수 있다. {100} 결정면 그룹은 기판(100)의 상면과 나란한 결정면일 수 있다.
도 4에서, 제1 핀형 패턴(110)의 상면은 제1 에피 상면(150ts)과 나란한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
층간 절연막(190)은 제1 에피택셜 패턴(150) 상에 형성될 수 있다. 층간 절연막(190)은 제1 게이트 스페이서(140)의 측벽을 감쌀 수 있다. 층간 절연막(190)은 하부 층간 절연막(191)과 상부 층간 절연막(192)을 포함할 수 있다. 상부 층간 절연막(192)은 제1 게이트 스페이서(140)의 상면 및 제1 게이트 전극(125)의 상면 상에 형성될 수 있다. 하부 층간 절연막(191) 및 상부 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 5a 내지 도 5d를 이용하여, 제1 나노 시트(115_1)의 횡단면에 대해서 설명한다.
도 5a에서, 제1 나노 시트(115_1)의 횡단면(115s)은 직선(115m)과 곡면(115n)의 조합으로 이루어진 도형일 수 있다. 제1 나노 시트(115_1)의 횡단면(115s)은 예를 들어, 모서리가 둥근 사각형일 수 있다. 제1 나노 시트(115_1)의 횡단면(115s)에서, 제1 나노 시트(115_1)의 폭(L1)과 제1 나노 시트(115_1)의 높이(L2)는 서로 다를 수 있다. 예를 들어, 제1 나노 시트(115_1)의 횡단면(115s)은 모서리가 둥근 직사각형일 수 있지만, 이에 제한되는 것은 아니다.
도 5a와 달리 도 5b에서, 제1 나노 시트(115_1)의 횡단면(115s)에서, 제1 나노 시트(115_1)의 폭(L1)과 제1 나노 시트(115_1)의 높이(L2)는 서로 동일할 수 있다. 예를 들어, 제1 나노 시트(115_1)의 횡단면(115s)은 모서리가 둥근 정사각형일 수 있지만, 이에 제한되는 것은 아니다. 도 5a와 달리 도 5c에서, 제1 나노 시트(115_1)의 횡단면(115s)에서, 서로 마주보는 제1 나노 시트(115_1)의 일변의 폭(L11)과 제1 나노 시트(115_1)의 타변의 폭(L12)은 서로 다를 수 있다. 예를 들어, 제1 나노 시트(115_1)의 횡단면(115s)은 모서리가 둥근 사다리꼴일 수 있지만, 이에 제한되는 것은 아니다. 도 5a와 달리 도 5d에서, 제1 나노 시트(115_1)의 횡단면(115s)는 곡선(115n)의 조합으로 이루어진 도형일 수 있다.
도 5a 내지 도 5c에서 도시된 것과 달리, 제1 나노 시트(115_1)의 횡단면(115s)은 직선의 조합으로 이루어진 도형 중의 하나일 수도 있다. 제1 나노 시트(115_1)의 횡단면(115s)은 모서리가 둥글지 않은 사각형일 수도 있다.
도 6a 내지 도 6c를 이용하여, 제1 나노 시트(115_1)의 종단면에 대해서 설명한다.
도 6a에서, 제1 에피택셜 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 나노 시트(115_1)의 두께는 실질적으로 동일할 수 있다. 예를 들어, 제1 에피택셜 패턴(150)과 인접한 제1 나노 시트(115_1)의 종단 부분의 두께(t1_a)는 제1 나노 시트(115_1)의 가운데 부분의 두께(t1_b)와 실질적으로 동일할 수 있다.
도 6b에서, 제1 에피택셜 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 나노 시트(115_1)의 두께는 감소할 수 있다. 예를 들어, 제1 에피택셜 패턴(150)과 인접한 제1 나노 시트(115_1)의 종단 부분의 두께(t1_a)는 제1 나노 시트(115_1)의 가운데 부분의 두께(t1_b)보다 두꺼울 수 있다. 도 6c에서, 제1 에피택셜 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 나노 시트(115_1)의 두께는 증가할 수 있다. 예를 들어, 제1 에피택셜 패턴(150)과 인접한 제1 나노 시트(115_1)의 종단 부분의 두께(t1_a)는 제1 나노 시트(115_1)의 가운데 부분의 두께(t1_b)보다 얇을 수 있다. 도 6b 및 도 6c에서, 제1 에피택셜 패턴(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 나노 시트(115_1)의 두께는 연속적으로 변할 수 있다.
도 7을 이용하여, 제1 나노 시트(115_1)의 종단면에 대해서 설명한다.
제1 나노 시트(115_1)는 트리밍된 시트 패턴일 수 있다. 제1 나노 시트(115_1)은 제1 부분(115a)과 제2 부분(115b)을 포함할 수 있다. 제1 나노 시트의 제2 부분(115b)는 제1 나노 시트의 제1 부분(115a)을 중심으로 양측에 배치될 수 있다. 제1 나노 시트의 제2 부분(115b)은 제1 게이트 스페이서(140)와 중첩되는 부분일 수 있고, 제1 나노 시트의 제1 부분(115a)은 제1 게이트 절연막(130) 및 제1 게이트 전극(125)과 중첩되는 부분일 수 있다.
제1 나노 시트의 제2 부분(115b)의 두께(t1_c)는 제1 나노 시트의 제1 부분(115a)의 두께(t1_d)보다 크다.
도 7에서 도시된 것과 달리, 제1 나노 시트의 제2 부분(115b)과 제1 나노 시트의 제1 부분(115a)의 연결부분이 라운딩될 수 있음은 물론이다. 또한, 도 7에서, 제1 나노 시트의 제1 부분(115a)의 폭은 위치에 상관없이 일정한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 나노 시트의 제1 부분(115a)의 폭은 도 6b 또는 도 6c와 같이 변할 수 있음은 물론이다.
도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 에피 상부 측벽(151su) 및 제2 에피 상부 측벽(152su)은 제1 에피 하부 측벽(151sl) 및 제2 에피 하부 측벽(152sl)과 다른 결정면 그룹에 포함된 결정면으로 이뤄질 수 있다. 제1 에피 하부 측벽(151sl) 및 제2 에피 하부 측벽(152sl)은 각각 기판(100)의 상면과 나란할 수 있다.
다르게 설명하면, 제1 에피 상부 측벽(151su) 및 제2 에피 상부 측벽(152su)이 제1 결정면 그룹에 포함된 결정면으로 이뤄지고, 제1 에피 하부 측벽(151sl) 및 제2 에피 하부 측벽(152sl)이 제2 결정면 그룹에 포함된 결정면으로 이뤄질 때, 제1 결정면 그룹은 제2 결정면 그룹과 다를 수 있다.
예를 들어, 제1 결정면 그룹은 {1 1 1} 결정면 그룹이고, 제2 결정면 그룹은 {1 0 0} 결정면 그룹일 수 있다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 에피 연결 측벽(151sc) 및 제2 에피 연결 측벽(152sc)은 결정면이 드러나는 패싯(facet)이 아닐 수 있다.
예를 들어, 제1 에피 연결 측벽(151sc) 및 제2 에피 연결 측벽(152sc)은 곡면일 수 있다, 제1 에피 상부 측벽(151su) 및 제1 에피 하부 측벽(151sl)은 곡면인 제1 에피 연결 측벽(151sc)에 의해 연결될 수 있다. 제2 에피 상부 측벽(152su) 및 제2 에피 하부 측벽(152sl)은 곡면인 제2 에피 연결 측벽(152sc)에 의해 연결될 수 있다.
도 10a 내지 도 10d는 각각 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10a 내지 도 10d를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 에피 측벽(151s)의 일부 및 제2 에피 측벽(152s)의 일부는 필드 절연막(105)에 의해 덮일 수 있다.
제1 에피 하부 측벽(151sl)은 제1 에피 하부 측벽의 제1 부분(151sl1)과, 제1 에피 하부 측벽의 제2 부분(151sl2)을 포함할 수 있다. 제1 에피 하부 측벽의 제2 부분(151sl2)은 제1 핀형 패턴의 제1 핀 측벽(110a)으로부터 연장되는 부분일 수 있다. 제1 에피 하부 측벽의 제1 부분(151sl1)은 제1 에피 하부 측벽의 제2 부분(151sl2)과 제1 에피 연결 측벽(151sc) 사이에 위치할 수 있다. 제1 에피 하부 측벽의 제2 부분(151sl2)은 필드 절연막(105)에 의해 덮이는 부분일 수 있다. 제1 에피 하부 측벽의 제1 부분(151sl1)은 필드 절연막(105)의 상면보다 위로 연장된 부분일 수 있다.
제2 에피 하부 측벽(152sl)은 제2 에피 하부 측벽의 제1 부분(152sl1)과, 제2 에피 하부 측벽의 제2 부분(152sl2)을 포함할 수 있다. 제2 에피 하부 측벽의 제2 부분(152sl2)은 제1 핀형 패턴의 제2 핀 측벽(110b)으로부터 연장되는 부분일 수 있다. 제2 에피 하부 측벽의 제1 부분(152sl1)은 제2 에피 하부 측벽의 제2 부분(152sl2)과 제2 에피 연결 측벽(152sc) 사이에 위치할 수 있다. 제2 에피 하부 측벽의 제2 부분(152sl2)은 필드 절연막(105)에 의해 덮이는 부분일 수 있다. 제2 에피 하부 측벽의 제1 부분(152sl1)은 필드 절연막(105)의 상면보다 위로 연장된 부분일 수 있다.
도 10a에서, 제1 에피 하부 측벽의 제1 부분(151sl1) 및 제2 에피 하부 측벽의 제1 부분(152sl1)은 기판(100)의 상면에 대해 경사를 갖는 경사면일 수 있다. 예를 들어, 제1 에피 하부 측벽의 제1 부분(151sl1) 및 제2 에피 하부 측벽의 제1 부분(152sl1)은 {1 1 1} 결정면 그룹에 포함된 결정면으로 이뤄질 수 있다. 제1 에피 하부 측벽의 제1 부분(151sl1) 및 제2 에피 하부 측벽의 제1 부분(152sl1)을 이루는 결정면 그룹은 제1 에피 상부 측벽(151su) 및 제2 에피 상부 측벽(152su)을 이루는 결정면 그룹과 동일할 수 있다.
도 10b 내지 도 10d에서, 제1 에피 하부 측벽의 제1 부분(151sl1) 및 제2 에피 하부 측벽의 제1 부분(152sl1)은 기판(100)의 상면과 나란할 수 있다. 제1 에피 하부 측벽(151sl) 및 제2 에피 하부 측벽(152sl)은 각각 기판(100)의 상면과 나란하게 연장되는 부분을 포함할 수 있다. 예를 들어, 제1 에피 하부 측벽의 제1 부분(151sl1) 및 제2 에피 하부 측벽의 제1 부분(152sl1)은 {1 0 0} 결정면 그룹에 포함된 결정면으로 이뤄질 수 있다. 제1 에피 하부 측벽의 제1 부분(151sl1) 및 제2 에피 하부 측벽의 제1 부분(152sl1)을 이루는 결정면 그룹은 제1 에피 상부 측벽(151su) 및 제2 에피 상부 측벽(152su)을 이루는 결정면 그룹과 다를 수 있다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴의 제1 핀 측벽(110a)의 일부 및 제1 핀형 패턴의 제2 핀 측벽(110b)의 일부는 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
필드 절연막(105)은 제1 핀형 패턴의 제1 핀 측벽(110a)의 일부 및 제1 핀형 패턴의 제2 핀 측벽(110b)의 일부를 덮지 않는다. 제1 에피택셜 패턴(150)은 필드 절연막(105)이 덮지 않는 제1 핀형 패턴의 제1 핀 측벽(110a)의 일부 및 제1 핀형 패턴의 제2 핀 측벽(110b)의 일부를 덮을 수 있다.
제1 에피 측벽(151s)은 제1 핀형 패턴의 제1 핀 측벽(110a)과 필드 절연막(105)이 만나는 지점으로부터 위로 연장될 수 있다. 제2 에피 측벽(152s)은 제1 핀형 패턴의 제2 핀 측벽(110b)과 필드 절연막(105)이 만나는 지점으로부터 위로 연장될 수 있다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 에피 연결 측벽(151sc)과 제1 에피 하부 측벽(151sl)이 연결되는 지점과, 제1 에피 연결 측벽(151sc)과 제1 에피 상부 측벽(151su)이 연결되는 지점은 라운딩된 모양을 가질 수 있다.
제2 에피 연결 측벽(152sc)과 제2 에피 하부 측벽(152sl)이 연결되는 지점과, 제2 에피 연결 측벽(152sc)과 제2 에피 상부 측벽(152su)이 연결되는 지점은 라운딩된 모양을 가질 수 있다.
제1 에피 상면(150ts)과 제1 에피 상부 측벽(151su)이 연결되는 지점과, 제1 에피 상면(150ts)과 제2 에피 상부 측벽(152su)이 연결되는 지점은 라운딩된 모양을 가질 수 있다.
도 13은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴의 제1 핀 측벽(110a) 및 제1 핀형 패턴의 제2 핀 측벽(110b)에 배치되는 제1 에피 스페이서(110f)를 더 포함할 수 있다.
제1 에피 스페이서(110f)의 상면은 제1 핀형 패턴의 제1 핀 측벽(110a)과 필드 절연막(105)이 만나는 지점보다 낮거나 같은 수 있다. 제1 에피 스페이서(110f)의 상면은 제1 핀형 패턴의 제2 핀 측벽(110b)과 필드 절연막(105)이 만나는 지점보다 낮거나 같은 수 있다.
제1 에피 스페이서(110f)는 필드 절연막(105) 상에 배치될 수 있다. 제1 에피 스페이서(110f)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 에피 측벽(151s)의 일부 및 제2 에피 측벽(152s)의 일부는 제1 에피 스페이서(110f)에 의해 덮일 수 있다.
제1 에피 스페이서(110f)의 상면은 제1 핀형 패턴의 제1 핀 측벽(110a)과 필드 절연막(105)이 만나는 지점보다 높다. 제1 에피 스페이서(110f)의 상면은 제1 핀형 패턴의 제2 핀 측벽(110b)과 필드 절연막(105)이 만나는 지점보다 높다.
제1 에피 하부 측벽(151sl)은 제1 에피 하부 측벽의 제1 부분(151sl1)과, 제1 에피 하부 측벽의 제2 부분(151sl2)을 포함할 수 있다. 제1 에피 하부 측벽의 제2 부분(151sl2)은 제1 핀형 패턴의 제1 핀 측벽(110a)으로부터 연장되는 부분일 수 있다. 제1 에피 하부 측벽의 제1 부분(151sl1)은 제1 에피 하부 측벽의 제2 부분(151sl2)과 제1 에피 연결 측벽(151sc) 사이에 위치할 수 있다. 제1 에피 하부 측벽의 제2 부분(151sl2)은 제1 에피 스페이서(110f)에 의해 덮이는 부분일 수 있다. 제1 에피 하부 측벽의 제1 부분(151sl1)은 제1 에피 스페이서(110f)의 상면보다 위로 연장된 부분일 수 있다.
제2 에피 하부 측벽(152sl)은 제2 에피 하부 측벽의 제1 부분(152sl1)과, 제2 에피 하부 측벽의 제2 부분(152sl2)을 포함할 수 있다. 제2 에피 하부 측벽의 제2 부분(152sl2)은 제1 핀형 패턴의 제2 핀 측벽(110b)으로부터 연장되는 부분일 수 있다. 제2 에피 하부 측벽의 제1 부분(152sl1)은 제2 에피 하부 측벽의 제2 부분(152sl2)과 제2 에피 연결 측벽(152sc) 사이에 위치할 수 있다. 제2 에피 하부 측벽의 제2 부분(152sl2)은 제1 에피 스페이서(110f)에 의해 덮이는 부분일 수 있다. 제2 에피 하부 측벽의 제1 부분(152sl1)은 제1 에피 스페이서(110f)의 상면보다 위로 연장된 부분일 수 있다.
일 예로, 제1 에피 하부 측벽의 제1 부분(151sl1) 및 제2 에피 하부 측벽의 제1 부분(152sl1)은 {1 1 1} 결정면 그룹에 포함된 결정면으로 이뤄질 수 있다. 제1 에피 하부 측벽의 제1 부분(151sl1) 및 제2 에피 하부 측벽의 제1 부분(152sl1)을 이루는 결정면 그룹은 제1 에피 상부 측벽(151su) 및 제2 에피 상부 측벽(152su)을 이루는 결정면 그룹과 동일할 수 있다.
도시된 것과 달리, 제1 에피 하부 측벽의 제1 부분(151sl1) 및 제2 에피 하부 측벽의 제1 부분(152sl1)은 {1 0 0} 결정면 그룹에 포함된 결정면으로 이뤄질 수 있다. 제1 에피 하부 측벽의 제1 부분(151sl1) 및 제2 에피 하부 측벽의 제1 부분(152sl1)을 이루는 결정면 그룹은 제1 에피 상부 측벽(151su) 및 제2 에피 상부 측벽(152su)을 이루는 결정면 그룹과 다를 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 도 1 내지 도 14를 통해 설명된 다양한 모양을 갖는 제1 에피택셜 패턴(150) 중 서로 다른 모양을 갖는 제1 에피택셜 패턴(150)이 기판(100)의 서로 다른 부분에 각각 배치될 수 있다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)은 매립 절연막(102) 상에 배치될 수 있다. 제1 핀형 패턴(110)은 매립 절연막(102)에 포함된 절연 패턴 상에 배치될 수 있다.
다르게 설명하면, 기판(100)은 베이스 기판(101)과, 베이스 기판(101) 상에 매립 절연막(102)을 포함할 수 있다. 베이스 기판(101)은 반도체 물질을 포함할 수 있다. 매립 절연막(102)은 절연 물질, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2) 중 적어도 하나를 포함할 수 있다.
예를 들어, 기판(100)은 SOI 기판 또는 SGOI 기판일 수 있지만, 이에 제한되는 것은 아니다.
도 16 및 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 에피택셜 패턴(150)과 연결되는 컨택(195)을 더 포함할 수 있다.
컨택(195)는 상부 층간 절연막(192)을 관통하고, 하부 층간 절연막(191) 내에 형성될 수 있다. 컨택(195)는 제1 에피택셜 패턴(150) 상에 형성될 수 있다. 컨택(195)이 형성되는 동안, 제1 에피택셜 패턴(150)의 일부는 식각될 수 있다. 컨택(195)는 제1 에피택셜 패턴(50)이 식각된 부분 내로 만입될 수 있다.
컨택(195)는 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 텅스텐(W), 코발트(Co), 루테늄(Ru), 몰리브덴(Mo), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 도핑된 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 도시된 것과 달리, 컨택(195)과 제1 에피택셜 패턴(150) 사이에, 실리사이드막이 형성될 수도 있다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(120_1, 120_2)는 캡핑 패턴(145)을 더 포함할 수 있다.
제1 게이트 전극(125)은 제1 게이트 트렌치(140t)의 일부를 채울 수 있다. 캡핑 패턴(145)은 제1 게이트 전극(125) 상에 형성될 수 있다. 캡핑 패턴(145)은 제1 게이트 전극(125)이 형성되고 남은 제1 게이트 트렌치(140t)의 나머지를 채울 수 있다.
도 18에서, 제1 게이트 절연막(130)은 제1 게이트 스페이서(140) 및 캡핑 패턴(145) 사이에 형성되지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 18에서, 캡핑 패턴(145)은 제1 게이트 스페이서(140)의 내측벽 사이에 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 게이트 스페이서(140)의 상면도 제1 게이트 전극(125)과 같이 하부 층간 절연막(191)의 상면보다 아래로 리세스되어 있을 수 있다. 이와 같은 경우, 캡핑 패턴(145)은 제1 게이트 스페이서(140)의 상면 및 제1 게이트 전극(125)의 상면 상에 형성될 수 있다.
캡핑 패턴(145)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면 상에 놓일 수 있다. 캡핑 패턴(145)은 예를 들어, 하부 층간 절연막(191)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 20은 도 19의 D - D를 따라 절단한 단면도이다. 도 21은 도 19의 E - E를 따라 절단한 단면도이다.
도 19의 제1 영역(I)에 도시된 제1 핀형 패턴(110), 제1 게이트 구조체(120_1, 120_2), 제1 나노 시트(115_1, 115_2) 및 제1 에피택셜 패턴(150)는 제1 핀형 패턴(110)의 폭(W1)에 관한 부분을 제외하고, 도 1 내지 도 14를 이용하여 설명한 것과 실질적으로 동일할 수 있다. 따라서, 도 19 내지 도 21에 관한 설명은 제2 영역(II)에 도시된 내용을 중심으로 설명한다.
덧붙여, 도 19의 A - A를 따라 절단한 단면도는 도 2와 실질적으로 동일하다. 도 19의 C - C를 따라 절단한 단면도는 도 4, 도 8 내지 도 14에 나타낸 도면 중 하나와 실질적으로 동일할 수 있다.
도 19 내지 도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제1 나노 시트(115_1, 115_2), 제1 나노 시트(215_1, 215_2), 제1 게이트 구조체(120_1, 120_2), 제2 게이트 구조체(220_1, 220_2), 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)은 로직 영역 또는 I/O 영역 중 하나일 수 있다. 제2 영역(II)은 SRAM 영역일 수 있다.
제1 핀형 패턴(110), 제1 나노 시트(115_1, 115_2), 제1 게이트 구조체(120_1, 120_2) 및 제1 에피택셜 패턴(150)은 제1 영역(I)에 배치될 수 있다. 제2 핀형 패턴(210), 제2 나노 시트(215_1, 215_2), 제2 게이트 구조체(220_1, 220_2) 및 제2 에피택셜 패턴(250)는 제2 영역(II)에 배치될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 나노 시트(115_1, 115_2)와, 제2 나노 시트(215_1, 215_2)는 각각 PMOS의 채널 영역으로 사용될 수 있다.
제2 핀형 패턴(210)은 기판(100)으로부터 돌출되어 있을 수 있다. 제2 핀형 패턴(210)는 제3 방향(X2)으로 길게 연장될 수 있다.
제2 핀형 패턴(210)은 서로 마주 보는 제1 핀 측벽(210a)과, 제2 핀 측벽(210b)을 포함할 수 있다. 제2 핀형 패턴의 제1 핀 측벽(210a)과, 제2 핀형 패턴의 제2 핀 측벽(210b)은 제3 방향(X2)으로 연장될 수 있다. 제2 핀형 패턴의 제1 핀 측벽(210a)과, 제2 핀형 패턴의 제2 핀 측벽(210b)은 제2 핀형 패턴(210)의 장변을 정의할 수 있다.
제2 핀형 패턴(210)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제2 핀형 패턴(210)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
필드 절연막(105)은 제2 핀형 패턴의 제1 핀 측벽(210a) 및 제2 핀형 패턴의 제2 핀 측벽(210b)의 적어도 일부를 감쌀 수 있다. 예를 들어, 필드 절연막(105)은 제2 핀형 패턴의 제1 핀 측벽(210a) 및 제2 핀형 패턴의 제2 핀 측벽(210b)은 전체적으로 덮을 수 있다.
제2 나노 시트(215_1, 215_2)는 제2 핀형 패턴(210) 상에 배치될 수 있다. 제2 나노 시트(215_1, 215_2)는 기판(100)의 두께 방향으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다. 복수의 제2 나노 시트(215_1, 215_2)는 제2 핀형 패턴(210) 상에 순차적으로 배치될 수 있다.
서로 간에 이격된 제2 나노 시트(215_1, 215_2)는 제2 핀형 패턴(210)의 상면을 따라 제3 방향(X2)으로 배열될 수 있다. 제3 방향(X2)으로 이격된 제2 나노 시트(215_1, 215_2) 사이에 제2 에피택셜 패턴(250)이 배치될 수 있다.
제2 핀형 패턴(210)과 제2 나노 시트(215_1, 215_2)는 제2 핀형 패턴(210)과 제2 나노 시트(215_1, 215_2)를 포함하는 핀 구조체의 일부를 선택적으로 제거하여 형성될 수 있으므로, 제2 나노 시트(215_1, 215_2)의 제4 방향(Y2)으로의 폭은 제2 핀형 패턴(210)의 제4 방향(Y2)으로의 폭(W2)과 같거나 작을 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 제2 방향으로의 폭(W1)은 제2 핀형 패턴(210)의 제4 방향(W2)으로의 폭(W2)보다 크다. 또한, 제1 나노 시트(115_1, 115_2)의 제2 방향(Y1)으로의 폭은 제2 나노 시트(215_1, 215_2)의 제4 방향(Y2)으로의 폭보다 크다. 예를 들어, 제1 방향(X1)은 제2 방향(Y1)과 직교하고, 제3 방향(X2)은 제4 방향(Y2)과 직교할 수 있다.
제2 나노 시트(215_1, 215_2)는 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제2 나노 시트(215_1, 215_2)은 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
제2 게이트 구조체(220_1, 220_2)는 제4 방향(Y2)으로 연장될 수 있다. 제2 게이트 구조체(220_1, 220_2)는 제2 핀형 패턴(210)과 교차할 수 있다. 제2 게이트 구조체(220_1, 220_2)는 제3 방향(X2)으로 이격된 각각의 제2 나노 시트(215_1, 215_2)과 교차할 수 있다. 제2 게이트 구조체(220_1, 220_2)는 제3 방향(X2)으로 이격된 각각의 제2 나노 시트(215_1, 215_2)를 감쌀 수 있다.
제2 게이트 구조체(220_1, 220_2)는 제2 게이트 전극(225), 제2 게이트 절연막(230) 및 제2 게이트 스페이서(240)를 포함할 수 있다.
제2 게이트 스페이서(240)는 제4 방향(Y2)으로 연장될 수 있다. 제2 게이트 스페이서(240)는 제2 나노 시트(215_1, 215_2)와 교차하는 제2 게이트 트렌치(240t)를 정의할 수 있다. 제2 게이트 스페이서(240)는 제2 내측 스페이서(242)와 제2 외측 스페이서(241)를 포함할 수 있다.
제2 게이트 절연막(230)은 각각의 제2 나노 시트(215_1, 215_2)의 둘레를 따라 형성될 수 있다. 제2 게이트 절연막(230)은 각각의 제2 나노 시트(215_1, 215_2)을 감쌀 수 있다.
제2 게이트 전극(225)은 기판(100) 및 제2 핀형 패턴(210)과 이격되어 형성되는 제2 나노 시트(215_1, 215_2)와 교차할 수 있다. 제2 게이트 전극(225)은 각각의 제2 나노 시트(215_1, 215_2)의 둘레를 감쌀 수 있다. 제2 게이트 전극(225)은 제2 나노 시트(215_1, 215_2) 및 제2 핀형 패턴(210) 사이의 이격된 공간에도 형성될 수 있다.
제2 에피택셜 패턴(250)는 서로 인접하는 제2 게이트 구조체(220_1, 220_2) 사이에 형성될 수 있다. 제2 에피택셜 패턴(250)는 제2 핀형 패턴(210) 상에 형성될 수 있다. 제2 에피택셜 패턴(250)은 에피택셜 성장(epitaxial growth) 공정을 통해 형성될 수 있다.
제2 나노 시트(215_1, 215_2)가 제2 에피택셜 패턴(250)의 양측에 배치될 수 있다. 제2 에피택셜 패턴(250)은 제2 나노 시트(215_1, 215_2)와 연결될 수 있다.
제2 에피택셜 패턴(250)은 제2 나노 시트(215_1, 215_2)를 채널 영역으로 사용하는 소오스/드레인에 포함될 수 있다. 예를 들어, 제2 나노 시트(215_1, 215_2)는 PMOS 트랜지스터의 채널 영역으로 사용될 수 있으므로, 제2 에피택셜 패턴(250)은 PMOS 트랜지스터의 소오스/드레인에 포함될 수 있다.
제2 에피택셜 패턴(250)는 제2 핀형 패턴(210)으로부터 연장되는 제3 에피 측벽(251s)과, 제4 에피 측벽(252s)을 포함할 수 있다. 제3 에피 측벽(251s)은 제2 핀형 패턴의 제1 핀 측벽(210a)으로부터 연장될 수 있다. 제4 에피 측벽(252s)은 제2 핀형 패턴의 제2 핀 측벽(210b)으로부터 연장될 수 있다.
제3 에피 측벽(251s)은 제3 에피 하부 측벽(251sl)과, 제3 에피 상부 측벽(251su)을 포함할 수 있다. 제3 에피 하부 측벽(251sl)과, 제3 에피 상부 측벽(251su)은 제2 핀형 패턴의 제1 핀 측벽(210a)으로부터 순차적으로 위치될 수 있다.
제3 에피 하부 측벽(251sl)은 제2 핀형 패턴의 제1 핀 측벽(210a)으로부터 연장될 수 있다. 제3 에피 하부 측벽(251sl)은 제2 핀형 패턴의 제1 핀 측벽(210a)과 연결될 수 있다.
제4 에피 측벽(252s)은 제4 에피 하부 측벽(252sl)과, 제4 에피 상부 측벽(252su)을 포함할 수 있다. 제4 에피 하부 측벽(252sl)과, 제4 에피 상부 측벽(252su)은 제2 핀형 패턴의 제2 핀 측벽(210b)으로부터 순차적으로 위치될 수 있다.
제4 에피 하부 측벽(252sl)은 제2 핀형 패턴의 제2 핀 측벽(210b)으로부터 연장될 수 있다. 제4 에피 하부 측벽(252sl)은 제2 핀형 패턴의 제1 핀 측벽(210a)과 연결될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제3 에피 하부 측벽(251sl)은 제3 에피 상부 측벽(251su)과 직접 연결될 수 있다. 제4 에피 하부 측벽(252sl)은 제4 에피 상부 측벽(252su)과 직접 연결될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 핀형 패턴(210)과 필드 절연막이 만나는 부분에서, 제2 핀형 패턴(210)의 상면은 필드 절연막(105)의 상면과 동일한 높이에 위치할 수 있다.
제3 에피 측벽(251s) 및 제4 에피 측벽(252s)은 필드 절연막(105)에 의해 덮이지 않을 수 있다.
제2 에피택셜 패턴(250)은 제3 에피 측벽(251s) 및 제4 에피 측벽(252s)을 연결하는 제2 에피 하면(250bs)을 포함할 수 있다.
제2 에피 하면(250bs)은 제3 에피 하부 측벽(251sl)과 제4 에피 하부 측벽(252sl) 사이에 위치될 수 있다. 제2 에피 하면(250bs)은 제3 에피 하부 측벽(251sl)과 제4 에피 하부 측벽(252sl)을 연결할 수 있다. 제2 에피 하면(250bs)은 제2 핀형 패턴(210)의 상면과 연결될 수 있다. 제2 에피 하면(250bs)은 제2 핀형 패턴(210)의 상면과 마주볼 수 있다. 제2 에피 하면(250bs)은 제2 핀형 패턴(210)의 상면과 수직적으로 중첩되는 부분일 수 있다.
제3 에피 상부 측벽(251su) 및 제4 에피 상부 측벽(252su)은 각각 제5 결정면 그룹에 포함된 결정면으로 이뤄질 수 있다. 제3 에피 하부 측벽(251sl) 및 제4 에피 하부 측벽(252sl)은 각각 제6 결정면 그룹에 포함된 결정면으로 이뤄질 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제5 결정면 그룹은 제6 결정면 그룹과 동일할 수 있다. 예를 들어, 제5 결정면 그룹은 {1 1 1} 결정면 그룹일 수 있다.
제1 에피택셜 패턴(150)과 달리, 제2 에피택셜 패턴(250)은 {1 1 0} 결정면 그룹에 포함된 결정면을 포함하는 에피 연결 측벽을 포함하지 않을 수 있다. 제2 에피택셜 패턴(250)은 {1 0 0} 결정면 그룹에 포함된 결정면을 포함하는 에피 상면을 포함하지 않을 수 있다.
제2 에피택셜 패턴(250)과 비교하면, 제1 에피택셜 패턴(150)의 제1 에피 측벽(151s) 및 제2 에피 측벽(152s)은 비포화(non-saturation)된 결정면을 포함할 수 있다.
도시된 것과 달리, 제3 에피 상부 측벽(251su)과 제3 에피 하부 측벽(251sl)이 연결되는 지점과, 제4 에피 상부 측벽(252su)과 제4 에피 하부 측벽(252sl)이 연결되는 지점은 라운딩된 모양을 가질 수 있다. 제3 에피 상부 측벽(251su)과 제4 에피 상부 측벽(252su)이 연결되는 지점은 라운딩된 모양을 가질 수 있다.
이와 같은 모양은 제3 에피 측벽(251s) 및 제4 에피 측벽(252s)이 비포화된 결정면을 포함하기 때문에 보이는 형상은 아니다. 제2 에피택셜 패턴(250)이 형성되는 과정에서 제2 에피택셜 패턴(250)의 모서리 부분이 트리밍되어 나타나는 형상일 수 있다.
도시된 것과 달리, 기판(100)은 반도체 베이스 기판 상의 매립 절연막을 포함하는 SOI 기판 또는 SGOI 기판 중 하나일 수 있다.
도시된 것과 달리, 제1 게이트 구조체(120_1, 120_2) 및 제2 게이트 구조체(220_1, 220_2)는 각각 게이트 전극 상에 형성된 캡핑 패턴(도 18의 145)을 더 포함할 수 있다.
도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 19 내지 도 21을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 22를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제3 에피 측벽(251s)의 일부 및 제4 에피 측벽(252s)의 일부는 필드 절연막(105)에 의해 덮일 수 있다.
제3 에피 하부 측벽(251sl)은 제3 에피 하부 측벽의 제1 부분(251sl1)과, 제3 에피 하부 측벽의 제2 부분(251sl2)을 포함할 수 있다. 제3 에피 하부 측벽의 제2 부분(251sl2)은 제2 핀형 패턴의 제1 핀 측벽(210a)으로부터 연장되는 부분일 수 있다. 제3 에피 하부 측벽의 제1 부분(251sl1)은 제3 에피 하부 측벽의 제2 부분(151sl2)과 제3 에피 상부 측벽(251su) 사이에 위치할 수 있다.
제3 에피 하부 측벽의 제2 부분(251sl2)은 필드 절연막(105)에 의해 덮이는 부분일 수 있다. 제3 에피 하부 측벽의 제1 부분(251sl1)은 필드 절연막(105)의 상면보다 위로 연장된 부분일 수 있다.
제4 에피 하부 측벽(252sl)은 제4 에피 하부 측벽의 제1 부분(252sl1)과, 제4 에피 하부 측벽의 제2 부분(252sl2)을 포함할 수 있다. 제4 에피 하부 측벽의 제2 부분(252sl2)은 제2 핀형 패턴의 제2 핀 측벽(210b)으로부터 연장되는 부분일 수 있다. 제4 에피 하부 측벽의 제1 부분(252sl1)은 제4 에피 하부 측벽의 제2 부분(252sl2)과 제2 에피 상부 측벽(152su) 사이에 위치할 수 있다.
제4 에피 하부 측벽의 제2 부분(252sl2)은 필드 절연막(105)에 의해 덮이는 부분일 수 있다. 제4 에피 하부 측벽의 제1 부분(252sl1)은 필드 절연막(105)의 상면보다 위로 연장된 부분일 수 있다.
예를 들어, 제3 에피 하부 측벽의 제1 부분(251sl1) 및 제4 에피 하부 측벽의 제1 부분(252sl1)은 {1 1 1} 결정면 그룹에 포함된 결정면으로 이뤄질 수 있다.
제3 에피 하부 측벽의 제1 부분(251sl1) 및 제4 에피 하부 측벽의 제1 부분(252sl1)을 이루는 결정면 그룹은 제3 에피 상부 측벽(251su) 및 제4 에피 상부 측벽(252su)을 이루는 결정면 그룹과 동일할 수 있다.
도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 19 내지 도 21을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 23을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 필드 절연막(105) 상의 제2 에피 스페이서(210f)를 더 포함할 수 있다. 제2 에피 스페이서(210f)의 일부는 제2 핀형 패턴의 제1 핀 측벽(210a) 및 제2 핀형 패턴의 제2 핀 측벽(210b)에 배치될 수 있다.
제3 에피 하부 측벽의 제2 부분(251sl2)은 제2 에피 스페이서(210f)에 의해 덮이는 부분일 수 있다. 제3 에피 하부 측벽의 제1 부분(251sl1)은 제2 에피 스페이서(210f)의 상면보다 위로 연장된 부분일 수 있다.
제4 에피 하부 측벽의 제2 부분(252sl2)은 제2 에피 스페이서(210f)에 의해 덮이는 부분일 수 있다. 제4 에피 하부 측벽의 제1 부분(252sl1)은 제2 에피 스페이서(210f)의 상면보다 위로 연장된 부분일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210: 핀형 패턴 115, 215: 나노 시트
150, 250: 에피택셜 패턴

Claims (20)

  1. 기판의 제1 영역에서, 제1 방향으로 연장되는 제1 측벽과 제2 측벽을 포함하는 제1 활성 영역;
    상기 기판의 제2 영역에서, 제2 방향으로 연장되는 제3 측벽과 제4 측벽을 포함하는 제2 활성 영역;
    상기 제1 활성 영역 상의 제1 에피택셜 패턴; 및
    상기 제2 활성 영역 상의 제2 에피택셜 패턴을 포함하고,
    상기 제1 에피택셜 패턴은 상기 제1 활성 영역의 제1 측벽으로부터 연장되는 제1 에피 측벽과, 상기 제1 활성 영역의 제2 측벽으로부터 연장되는 제2 에피 측벽을 포함하고,
    상기 제1 에피 측벽은 제1 에피 하부 측벽과, 제1 에피 상부 측벽과, 상기 제1 에피 하부 측벽 및 상기 제1 에피 상부 측벽을 연결하는 제1 에피 연결 측벽을 포함하고,
    상기 제2 에피 측벽은 제2 에피 하부 측벽과, 제2 에피 상부 측벽과, 상기 제2 에피 하부 측벽 및 상기 제2 에피 상부 측벽을 연결하는 제2 에피 연결 측벽을 포함하고,
    상기 제2 에피택셜 패턴은 상기 제2 활성 영역의 제3 측벽으로부터 연장되는 제3 에피 측벽과, 상기 제2 활성 영역의 제4 측벽으로부터 연장되는 제4 에피 측벽을 포함하고,
    상기 제3 에피 측벽은 제3 에피 하부 측벽과, 상기 제3 에피 하부 측벽과 직접 연결되는 제3 에피 상부 측벽을 포함하고,
    상기 제4 에피 측벽은 제4 에피 하부 측벽과, 상기 제4 에피 하부 측벽과 직접 연결되는 제4 에피 상부 측벽을 포함하고,
    상기 제1 내지 제4 에피 상부 측벽과, 상기 제3 에피 하부 측벽과, 상기 제4 에피 하부 측벽은 제1 결정면 그룹에 포함된 결정면으로 이뤄지고,
    상기 제1 에피 하부 측벽 및 상기 제2 에피 하부 측벽은 제2 결정면 그룹에 포함된 결정면으로 이뤄지고,
    상기 제1 결정면 그룹은 {111} 결정면 그룹이고,
    상기 제2 결정면 그룹은 {111} 결정면 그룹 또는 {100} 결정면 그룹 중 하나이고,
    상기 제1 영역 및 상기 제2 영역은 각각 PMOS 영역인 반도체 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 에피 연결 측벽 및 상기 제2 에피 연결 측벽은 각각 상기 제1 결정면 그룹 및 상기 제2 결정면 그룹과 다른 제3 결정면 그룹에 포함된 결정면으로 이뤄진 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 방향과 직교하는 제3 방향으로 상기 제1 활성 영역의 폭은 상기 제2 방향과 직교하는 제4 방향으로 상기 제2 활성 영역의 폭보다 큰 반도체 장치.
  5. 삭제
  6. 제1 항에 있어서,
    상기 제1 방향과 교차하는 제3 방향에서, 상기 제1 에피 상부 측벽 및 상기 제2 에피 상부 측벽 사이의 거리는 상기 제1 방향 및 상기 제3 방향에 수직인 제4 방향으로, 상기 제1 활성 영역으로부터 멀어짐에 따라 감소하고,
    상기 제2 방향과 교차하는 제5 방향에서, 상기 제3 에피 상부 측벽 및 상기 제4 에피 상부 측벽 사이의 거리는 상기 제2 방향 및 상기 제5 방향에 수직인 제6 방향으로, 상기 제2 활성 영역으로부터 멀어짐에 따라 감소하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 에피 하부 측벽 및 상기 제2 에피 하부 측벽은 상기 기판의 상면과 평행한 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 활성 영역은 상기 제1 측벽과 상기 제2 측벽을 연결하는 플래너(planar) 상면을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 에피 연결 측벽 및 상기 제2 에피 연결 측벽은 제3 결정면 그룹에 포함된 결정면으로 이루어지고,
    상기 제3 결정면 그룹은 {110} 결정면 그룹인 반도체 장치.
  10. 삭제
  11. 삭제
  12. 삭제
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